JP2015060918A - 半導体装置 - Google Patents

Abstract

【課題】コンタクトプラグと隣接するビット線との間に発生するリーク電流を抑制する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、上端部の径寸法が下端部の径寸法よりも大きい第１コンタクトプラグ６と、第１コンタクトプラグ６を覆う第１絶縁膜４と、下端部が第１コンタクトプラグ６の上端部に接合され、上端部の径寸法が下端部の径寸法よりも小さい第２コンタクトプラグ９と、第２コンタクトプラグ９を覆う第２絶縁膜７と、下端部に第２コンタクトプラグ９の上端部が接合された配線層１３と、配線層１３を覆う第３絶縁膜１０、１１と、第１コンタクトプラグ６の上端部のうちの第２コンタクトプラグ９の下端部で覆われない部分に形成された段差６ａを備えた。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

不揮発性半導体記憶装置において、メモリセル領域内では複数のビット線が所定の間隔をおいて配置されている。この複数のビット線にはコンタクトプラグが接続されている。
上記構成の場合、コンタクトプラグとビット線の接合部分において、リソグラフィの合わせずれなどにより、コンタクトプラグが本来接合するビット線に隣接するビット線と、上記コンタクトプラグとの間の距離が短くなることがある。また、コンタクトプラグ同士もリソグラフィの合わせずれなどにより、コンタクトプラグ間の距離が短くなる場合がある。このように、コンタクトプラグと隣接するビット線との間の距離などが短くなると、リーク電流が大きくなるおそれがある。

特開２０１０−９２９８７号公報

そこで、コンタクトプラグと隣接するビット線との間に発生するリーク電流を抑制することができる半導体装置を提供する。

本実施形態の半導体装置は、半導体基板と、上端部の径寸法が下端部の径寸法よりも大きい第１コンタクトプラグと、前記半導体基板の上に形成され、前記第１コンタクトプラグを覆う第１絶縁膜とを備える。そして、下端部が前記第１コンタクトプラグの上端部に接合され、上端部の径寸法が下端部の径寸法よりも小さい第２コンタクトプラグと、前記第１絶縁膜及び前記第１コンタクトプラグの上に形成され、前記第２コンタクトプラグを覆う第２絶縁膜とを備える。更に、下端部に前記第２コンタクトプラグの上端部が接合された配線層と、前記第２絶縁膜及び前記第２コンタクトプラグの上に形成され、前記配線層を覆う第３絶縁膜とを備える。そして、前記第１コンタクトプラグの上端部のうちの前記第２コンタクトプラグの下端部で覆われない部分に形成された段差を備えた。

本実施形態の他の半導体装置は、半導体基板と、上端部の径寸法が下端部の径寸法よりも大きい第１コンタクトプラグと、前記半導体基板の上に形成され、前記第１コンタクトプラグを覆う第１絶縁膜とを備える。そして、下端部が前記第１コンタクトプラグの上端部に接合され、上端部の径寸法が下端部の径寸法よりも大きい第３コンタクトプラグと、前記第１絶縁膜及び前記第１コンタクトプラグの上に形成され、前記第３コンタクトプラグを覆う第２絶縁膜とを備える。更に、下端部に前記第３コンタクトプラグの上端部が接合された配線層と、前記第２絶縁膜及び前記第３コンタクトプラグの上に形成され、前記配線層を覆う第３絶縁膜とを備える。そして、前記第３コンタクトプラグの上端部の径寸法を前記配線層の配線幅寸法よりも大きくし、前記第３コンタクトプラグの上端部の外周の少なくとも一部にエアーギャップを形成した。

本実施形態の他の半導体装置は、半導体基板と、前記半導体基板の上に形成された第１コンタクトプラグと、前記第１コンタクトプラグを覆う第１絶縁膜と、下端部が前記第１コンタクトプラグの上端部に接合される第４コンタクトプラグとを備える。そして、前記第１絶縁膜及び前記第１コンタクトプラグの上に形成されると共に、少なくとも前記第４コンタクトプラグの一部の側面を覆う第２絶縁膜と、下端部に前記第４コンタクトプラグの上端部が接合された配線層とを備える。更に、前記第２絶縁膜及び前記第４コンタクトプラグの上に形成された第３絶縁膜を備え、前記第４コンタクトプラグの一方の側面と前記配線層の一方の側面とを同一の平面とした平面を少なくとも１つ形成した。

第１実施形態の半導体装置の構造を示す断面図の一例 半導体装置の下層部分を示す平面図の一例 半導体装置の他の下層部分を示す平面図の一例 図３中のＢ−Ｂ線に沿う断面図の一例 製造工程の一段階における図１相当図 （ａ）は製造工程の一段階における図１相当図、（ｂ）は製造工程の一段階における図４相当図 製造工程の一段階における半導体装置の平面図の一例 （ａ）は製造工程の一段階における図１相当図、（ｂ）は製造工程の一段階における図４相当図 製造工程の一段階における半導体装置の平面図の一例 （ａ）は製造工程の一段階における半導体装置の構造を示す断面図、（ｂ）は製造工程の一段階における半導体装置の平面図の一例 （ａ）は製造工程の一段階における図１相当図、（ｂ）は製造工程の一段階における図４相当図 製造工程の一段階における半導体装置の平面図の一例 （ａ）は製造工程の一段階における図１相当図、（ｂ）は製造工程の一段階における図４相当図 製造工程の一段階における半導体装置の平面図の一例 第２実施形態の実施例１を示す図１相当図 図２相当図 第２実施形態の実施例２を示す図１５相当図 図１６相当図 第２実施形態の実施例３を示す図１７相当図 製造工程の一段階における図１５相当図 製造工程の一段階における図１５相当図 製造工程の一段階における図１５相当図 製造工程の一段階における図１５相当図 （ａ）は製造工程の一段階における図１６相当図、（ｂ）は製造工程の一段階における図１５相当図 製造工程の一段階における図１５相当図 （ａ）は製造工程の一段階における図１８相当図、（ｂ）は製造工程の一段階における図１７相当図 製造工程の一段階における図１７相当図 製造工程の一段階における図１７相当図 （ａ）は第３実施形態を示す図２相当図、（ｂ）は第３実施形態を示す図１相当図 製造工程の一段階における図２９（ｂ）相当図 製造工程の一段階における図２９（ｂ）相当図 製造工程の一段階における図２９（ｂ）相当図 製造工程の一段階における図２９（ｂ）相当図 製造工程の一段階における図２９（ｂ）相当図 第３実施形態の変形実施例を示す図２９（ｂ）相当図 第４実施形態を示す図２９（ｂ）相当図 製造工程の一段階における図３６相当図 製造工程の一段階における図３６相当図 製造工程の一段階における図３６相当図 製造工程の一段階における図３６相当図 製造工程の一段階における図３６相当図 第５実施形態を示す図２９（ｂ）相当図 製造工程の一段階における図４２相当図 製造工程の一段階における図４２相当図 製造工程の一段階における図４２相当図 製造工程の一段階における図４２相当図 製造工程の一段階における図４２相当図 製造工程の一段階における図４２相当図 第６実施形態を示す図４２相当図 製造工程の一段階における図４９相当図 製造工程の一段階における図４９相当図 製造工程の一段階における図４９相当図 製造工程の一段階における図４９相当図 製造工程の一段階における図４９相当図 製造工程の一段階における図４９相当図

以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

（第１実施形態）
例えばＮＡＮＤ型フラッシュメモリ装置に適用した第１実施形態について、図１ないし図１４を参照して説明する。まず、図１は、ＮＡＮＤ型フラッシュメモリ装置のビット線コンタクト部分の構造を模式的に示す断面図の一例である。

図１に示すように、半導体基板（例えばシリコン基板）１は、その表層部が素子分離領域２によって素子領域３に分離形成される。素子分離領域２は、半導体基板１の表層部に所定間隔で形成したトレンチ（素子分離溝）の内部にシリコン酸化膜などの素子分離絶縁膜を埋込み形成して構成される。素子領域３の表層には、ドレイン領域としての拡散領域（図示しない）が形成される。半導体基板１の上面上には、図示しないが選択ゲートトランジスタ及びメモリセルトランジスタの各ゲート電極がゲート絶縁膜を介して積層形成される。なお、図１に示す部分は、上記各ゲート電極の積層構造が予め形成され、その後のエッチング処理により除去された部分を示す。

半導体基板１の上面上には、第１絶縁膜としてのシリコン酸化膜４が所定膜厚で形成される。このシリコン酸化膜４には、その上面から下面まで貫通する下部コンタクトホール５が形成される。この下部コンタクトホール５は、半導体基板１の素子領域３を１個おきに露出させるように形成される（即ち、下部コンタクトホール５は、素子領域３上にいわゆる２連千鳥状に配置される）。尚、下部コンタクトホール５を、いわゆる３連千鳥状に配置しても良い。下部コンタクトホール５は、上端開口部の径寸法（横断面積）が下端開口部の径寸法（横断面積）よりも大きくなるように、即ち、順テーパ形状に形成される。

下部コンタクトホール５内には、チタン／窒化チタン（Ｔｉ／ＴｉＮ）などのバリアメタルを介してタングステン（Ｗ）などの導電性材料が埋め込まれることにより、第１コンタクトプラグとしての下部コンタクトプラグ６（ビット線コンタクトＣＢ）が形成される。下部コンタクトプラグ６は、上端部の径寸法（横断面積）が下端部の径寸法（横断面積）よりも大きくなるように、即ち、順テーパ形状に形成される。

シリコン酸化膜４の上面上には、第２絶縁膜としてのシリコン酸化膜７が所定膜厚で形成される。シリコン酸化膜７には、下部コンタクトプラグ６の上に位置して上部コンタクトプラグ（ビット線ヴィアプラグＶ１）９がシリコン酸化膜７の上面から下面まで貫通するように形成される。上部コンタクトプラグ９は、上端部の径寸法（横断面積）が下端部の径寸法（横断面積）よりも小さくなるように、即ち、逆テーパ形状に形成される（図１、図３参照）。上部コンタクトプラグ９はタングステン（Ｗ）などの導電性材料で構成される。上部コンタクトプラグ９の下端部は、下部コンタクトプラグ６の上端部に接合される。ここで、１つのコンタクトプラグ６に対して１つのコンタクトプラグ９が配置されている。図２に示すように、コンタクトプラグ９はコンタクトプラグ６と同様に、２連千鳥状に配置される。ここで、コンタクトプラグ６とコンタクトプラグ９は合わせずれが生じる場合があり、上面視した場合にコンタクトプラグ６とコンタクトプラグ９の位置が一致しない場合がある。ここで、下部コンタクトプラグ６の上部のうちの、上部コンタクトプラグ９からはみ出した部分には、段差６ａが形成されている。

シリコン酸化膜７の上面上には、第３絶縁膜としてのＳｉＮ膜１０及びシリコン酸化膜１１が形成される。ＳｉＮ膜１０及びシリコン酸化膜１１には、その上面から下面まで貫通するようにビット線ＢＬ形成用の溝１２が形成される。溝１２は、図２に示すように、Ｘ方向（ビット線方向：素子分離領域２、素子領域３が延伸する方向）に延伸し、Ｙ方向に一定の間隔を持って配置されている。溝１２内には、銅（Ｃｕ）などの導電性材料が埋め込まれることにより、配線層１３（ビット線ＢＬ）が形成される。この配線層１３の下端部に、上部コンタクトプラグ９の上端が接合している。シリコン酸化膜１１及び配線層１３の上には、層間絶縁膜（ＳｉＮ膜１４）が形成される。上記構成の場合、上部コンタクトプラグ９は等間隔に配置されると共に、配線層１３は等間隔に配置される。尚、図２は、配線層１３の上面の層部分のレイアウトパターンを模式的に示す平面図の一例である。

次に、本実施形態の詳細な説明をする。図３は、上部コンタクトプラグ９と下部コンタクトプラグ６の関係を説明する上面視した場合のレイアウトパターンを模式的に示す平面図の一例である。尚、図１は、図３中のＡ−Ａ線に沿う方向の断面図である。図４は、図３中のＢ−Ｂ線に沿う方向の断面図である。また、図３において、便宜上、配線層１３の表示を省略している。

図３及び図４に示すように、本実施形態では、上部コンタクトプラグ９の下部９ｓの径寸法が大きくなっているため、ＸＹ軸斜め方向において、隣接する下部コンタクトプラグ６または隣接する上部コンタクトプラグ９との距離が近くなっている。この位置で、下部コンタクトプラグ６と隣接する上部コンタクトプラグ９の距離が近くなっている部分には、エアーギャップ１５が形成されている。なお、「ＸＹ軸斜め方向において隣接する」をＸＹ隣接と称する場合がある。

ここで、エアーギャップ１５の上端部は、上部コンタクトプラグ９の上面よりも低い位置にある。また、エアーギャップ１５の下部は下部コンタクトプラグ６の上面よりも低い位置にある。

次に、上記した構成の製造工程について、図５ないし図１４を参照して説明する。図５に示すように、半導体基板１に素子分離領域２を形成することで素子領域３を分離し、その後、シリコン酸化膜４をＣＶＤ法により堆積する。そして、シリコン酸化膜４をＲＩＥ（Reactive Ion Etching）等により異方性エッチングし、下部コンタクトホール５を形成する。

この後、下部コンタクトホール５内に下部コンタクトプラグ６を埋込む。この場合、下部コンタクトホール５の内面に沿って導電性材料としてチタン／窒化チタンなどのバリアメタルを形成し、当該バリアメタルの内側にタングステン（Ｗ）などを埋込む。次いで、シリコン酸化膜４の上面上に堆積したタングステンをＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、シリコン酸化膜４の上面を露出させる。これにより、図５に示す構造が形成される。

次に、図６に示すように、シリコン酸化膜４及び下部コンタクトプラグ６の上面上にタングステン膜１６を所定膜厚で成膜する。続いて、タングステン膜１６の上に、ハードマスクとしてのＳｉＮ膜１７及びアモルファスＳｉ膜１８を成膜する。この後、フォトレジストを塗布し、露光現像することにより、フォトレジストをパターニングし、レジストマスクパターン１９を形成する。この場合、レジストマスクパターン１８は、図７（ａ）に示すように、フォトリソグラフィにより大きめに形成した後、図７（ｂ）に示すように、ディスカム等で縮小する。尚、図６（ａ）は図７（ｂ）中のＡ−Ａ線に沿う断面図、図６（ｂ）は図７（ｂ）中のＢ−Ｂ線に沿う断面図である。

この後、図８に示すように、レジストマスクパターン１９及びハードマスクをマスクとしてタングステン膜１６を、ＲＩＥ法を用いて加工し、上部コンタクトプラグ９を形成する。この場合、上部コンタクトプラグ９がテーパー形状となるように加工し、更に、上部コンタクトプラグ９の上部が細くなるように加工する。これにより、ＸＹ隣接した上部コンタクトプラグ９同士、及び、上部コンタクトプラグ９の上部とＹ方向に隣接する配線層１３との距離を十分広く確保することができる（図１参照）。また、上記ＲＩＥにより、下部コンタクトプラグ６の上部のうちの上部コンタクトプラグ９の下部からはみ出した部分が掘り込まれるように加工される。これにより、下部コンタクトプラグ６の上部に段差６ａが形成される。段差６ａは、オーバーエッチングを利用することにより形成することも可能である。ここで、上面視した場合に、合わせずれによって下部コンタクトプラグ６の上部とＸＹ隣接する上部コンタクトプラグ９の下部とが近づいたとしても、段差６ａにより下部コンタクトプラグ６の上部とＸＹ隣接する上部コンタクトプラグ９の下部の半導体基板の主平面と垂直方向の距離が大きくなる。その結果、下部コンタクトプラグ６の上部とＸＹ隣接する上部コンタクトプラグ９の下部の間の距離を広く確保することができる（図８（ｂ）及び図９参照）。尚、図８（ａ）は図９中のＡ−Ａ線に沿う断面図、図８（ｂ）は図９中のＢ−Ｂ線に沿う断面図である。

ここで、周辺回路領域における上部コンタクトプラグと下部コンタクトプラグの関係を説明する。図１０（ｂ）は周辺回路領域における平面図の１例であり、図１０（ａ）は図１０（ｂ）のＳＳ線に沿った断面図である。図１０（ａ）に示す、導体層６−Ｓは下部コンタクトプラグ６と同じ材料で形成されている。また、上部コンタクトプラグ９−Ｓは上部コンタクトプラグ９と同じ工程で形成され、同じ材料を有している。図１０（ａ）に示すように、周辺回路の導体層６−Ｓも、上記ＲＩＥにより、上部コンタクトプラグ９−Ｓで覆われていない部分は、掘り込まれて落ち込む。この場合、周辺回路の導体層６−Ｓの膜厚は例えば１００ｎｍ程度あるから、上記ＲＩＥにより例えば２０ｎｍ程度落ち込んだとしても、周辺回路の導体層Ｍ０は十分の膜厚が残る。その結果、導体層６−Ｓの抵抗は殆ど高くならず問題とはならない。

次に、図１１及び図１２に示すように、シリコン酸化膜７を成膜する。この場合、カバレッジの悪い材料を使うことによって、ＸＹ隣接する上部コンタクトプラグ９同士の下部にエアーギャップ１５が形成される（図１１（ｂ）及び図１２参照）。このとき、エアーギャップ１５の上端は上部コンタクトプラグ９の上面よりも低い位置にある。そのため、後の工程の配線層１３のダマシン加工などでエアーギャップ１５の上部が開口する可能性は小さい。また、Ｙ方向に隣接する下部コンタクトプラグ６間の段差６ａにはエアーギャップ１５は形成されない。Ｙ方向に隣接する上部コンタクトプラグ９同士の間が広いためである。なお、Ｙ方向に隣接する上部コンタクトプラグ９同士の間においても段差６ａ部分にのみエアーギャップ１５が形成される場合もある。この場合、エアーギャップ１５の大きさは、ＸＹ隣接間よりもＹ方向隣接間の方が小さくなる。

次いで、図１３および図１４に示すように、ＣＭＰ法を用いてシリコン酸化膜７（及びＳｉＮ膜１７）を平坦化して、上部コンタクトプラグ９の上面を露出させる。この後は、周知のプロセスにより、ＳｉＮ膜１０、シリコン酸化膜１１を形成し、ダマシンプロセスにより上部コンタクトプラグ９に接続する配線層１３（ダマシン配線）を形成し、シリコン酸化膜１１及び配線層１３の上にＳｉＮ膜１４を形成する（図１参照）。

上記した構成の本実施形態によれば、上部コンタクトプラグ９を逆テーパー形状に作成したので、上部コンタクトプラグ９とＹ方向に隣接する配線層１３と間の距離が大きくなり、両者の間の耐圧を向上させることができる。その結果、リーク電流を抑制することができる。

また、上部コンタクトプラグ９の下部が大きくなるため、上部コンタクトプラグ９の下端部とＸＹ隣接する下部コンタクトプラグ６の上端部との距離が近くなってしまう。しかしながら、下部コンタクトプラグ６の上面に上部コンタクトプラグ９と自己整合的に段部６ａを形成した。その結果、上部コンタクトプラグ９とＸＹ隣接する下部コンタクトプラグ６の間において半導体基板の主平面と垂直方向に距離を確保できるため、耐圧を向上させることができる。

また、上記実施形態においては、段差６ａ部分にエアーギャップ１５を形成したので、耐圧を向上させることができる。ここで、ＸＹ隣接する下部コンタクトプラグ６はＹ方向に隣接する配線層１３（ビット線）に接続される。この構成の場合、Ｙ方向に隣接するビット線１３は不揮発性半導体記憶装置の配線の中で最も短い距離で配置される場合が多い。すなわち、段差６ａにエアーギャップを形成することにより、Ｙ方向に隣接するビット線１３同士の寄生容量を小さくすることができる。その結果、不揮発性半導体記憶装置の動作を高速化することができる。

また、エアーギャップ１５の下部は下部コンタクトプラグ６の上面よりも低い位置にある。その結果、上部コンタクトプラグ９とＸＹ隣接する上部コンタクトプラグ６の寄生容量を小さくすることができる。

また、エアーギャップ１５はＹ方向に隣接する上部コンタクトプラグ９の間には形成されない。その結果、後の工程でＣＭＰ法を用いる場合、ＣＭＰ法により機械的な耐性を向上でき、パターン倒れを防止することができる。

（第２実施形態）
図１５ないし図２８は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。この第２実施形態では、上部コンタクトプラグ２０（第３コンタクトプラグ）の上端部の外周にエアーギャップ２１を形成している。以下、第２実施形態について、具体的に説明する。

まず、第２実施形態の実施例１では、図１５及び図１６に示すように、上部コンタクトプラグ２０の上端部の短径寸法ｄ１（Ｙ方向における径寸法）が、配線層１３の下端部の幅寸法ｄ２（Ｙ方向における幅寸法）よりも大きい。ここで、第２絶縁膜としてのシリコン酸化膜２４に形成された上部コンタクトホール２５の内面には、スペーサ２６として例えばＳｉＣＮ膜が形成されている。このスペーサ２６の内側にタングステン（Ｗ）などの導電性材料を埋め込み上部コンタクトプラグ２０を形成している。また、配線層１３は、溝１２の内面に形成されたＴｉなどのバリアメタル２２と、溝１２内に埋め込まれたＣｕなどの導電材料２３とを有する。

また、下方に上部コンタクトプラグ２０が形成されていない配線層１３の下面は、Ｙ方向に隣接する上部コンタクトプラグ２０の下面よりも低い位置にある。
図１５に示すように、Ｙ方向において、上部コンタクトプラグ２０の上部の両側部及び両側部に接するスペーサ２６が、配線層１３の下部の両側部から突出する形状となっている。このように上部コンタクトプラグ２０の上部の両側部が突出する場合は、配線層１３の溝１２を形成する際のリソグラフィの合わせずれが比較的小さい場合である。

そして、図１５及び図１６に示すように、配線層１３から突出したスペーサ２６の上に、エアーギャップ２１が形成されている。この構成の場合、エアーギャップ２１は、配線層１３の下部と、この配線層１３にＹ方向に隣接する上部コンタクトプラグ２０の上端部の両側部（突出部分）との間に配設されている。また、エアーギャップ１５の上端は上部コンタクトプラグ２０の上端とほぼ同じ位置にある。また、エアーギャップ１５の上端は隣接する配線層１３の下面よりも高い位置にある。また、エアーギャップ１５の下端は隣接する配線層１３の下面よりも低い位置にある。

また、第２実施形態の実施例２について、図１７及び図１８を参照して説明する。実施例２では、図１８に示すように、Ｙ方向において上部コンタクトプラグ２０の上端部の一方（右方）の側部が、配線層１３の下端部の側部から突出している。そして、図１７及び図１８に示すように、配線層１３から突出したスペーサ２６の上に、エアーギャップ２１が形成されている。この構成の場合、エアーギャップ２１は、配線層１３の下部と、この配線層１３にＹ方向に隣接する上部コンタクトプラグ２０の上部の一方の側部（突出部分）との間に配設されている。尚、Ｙ方向において、上部コンタクトプラグ２０の上端部の他方の側部に形成されたスペーサ２６−２の上方には配線層１３が形成されている。ここで、スペーサ２６−２の上面は、上部コンタクトプラグ２０の上面よりも低い。ここで、シリコン酸化膜２４、スペーサ２６−２の上部及びコンタクトプラグ２０に囲まれた空間２１−２が形成される。この空間２１−２には、バリアメタル２２が接するように形成されている。

更にまた、第２実施形態の実施例３について、図１９を参照して説明する。実施例３は、上記した実施例２とほぼ同じ構成であり、異なる点は、空間２１−２内の上部にバリアメタル２２が埋め込まれ、空間２１−２内の下部にエアーギャップ２１−３が形成されていることである。

次に、上記した構成の中の実施例１の製造方法について、図２０ないし図２５を参照して説明する。図２０に示すように、周知のプロセスにより、シリコン酸化膜２４を加工して上部コンタクトホール２５を形成する。尚、上記シリコン酸化膜２４は、第１実施形態の図５に示す構成、即ち、シリコン酸化膜７及び下部コンタクトプラグ６の上に形成される。そして、上部コンタクトホール２５は、下部コンタクトプラグ６の上面を露出させるように形成されている。

この後、図２１に示すように、上部コンタクトホール２５の穴径を小さくするために、上部コンタクトホール２５の内面にスペーサ２６として例えばＳｉＣＮ膜を形成する。続いて、スペーサ２６の異方性エッチングを行ない、下部コンタクトプラグ６の上面を露出させる。尚、上記ＳｉＣＮ膜２６は、シリコン酸化膜２４とウエットエッチングの選択比のある膜（シリコン酸化膜２４に比べてウエットエッチングのエッチングレートが大きい膜）であれば良く、他の膜でも良い。

次いで、図２２に示すように、上部コンタクトホール２５内にタングステンなどの導電材料２３を埋め込む。その後、ＣＭＰ法を用いて平坦化して、シリコン酸化膜２４の上面を露出させ、上部コンタクトホール２５内に上部コンタクトプラグ２０を形成する。なお、上部コンタクトプラグ２０の上面とスペーサ２６の上面はほぼ一致している。これにより、図２２に示す構成が形成される。

続いて、図２３に示すように、シリコン酸化膜２４、ＳｉＣＮ層２６及び導電材料２３の上に、絶縁層としてＳｉＮ膜２７及びシリコン酸化膜２８を積層するように形成する。この後、周知のプロセスにより、ＳｉＮ膜２７及びシリコン酸化膜２８を加工して、配線層１３形成用の溝１２を形成する。この場合、溝１２の底部において、上部コンタクトプラグ２０の上面が露出している。なお、下部に上部コンタクトプラグ２０が形成されていない場合は、溝１２の底部はオーバーエッチングによりシリコン酸化膜２４の上面よりも低い位置まで落ち込む。これにより、図２３に示す構成が形成される。

次いで、図２４（ａ）、（ｂ）に示すように、加工の後処理と上部コンタクトプラグ２０の酸化物除去のためにウエットエッチングを行なう。この場合、エッチャントとしては例えばアルカリ系の溶液を用いる。このとき、図２４（ａ）に示すように、溝１２により露出されたスペーサ２６−４はウエットエッチングにより、上部の一部が除去される。また、ウエット液はスペーサ２６−４から、上部コンタクトプラグ２０の上部の外周に形成されたスペーサ２６まで染み込み、空間２１−０を形成する。ここで、上部コンタクトプラグ２０とスペーサ２６のウエットエッチングの選択比の違いにより、上部コンタクトプラグ２０の上端部の外周部両側のＳｉＣＮ膜のみが除去される。尚、倒壊防止のために、スペーサ２６の上部のみをエッチングし、上部コンタクトプラグ２０の上部外周部分のみにエアーギャップ２１が形成されるようにする。

続いて、図２５に示すように、溝１２の内面にスパッタによりＴｉＮなどのバリアメタル２２を形成する。ここで、図２４（ａ）のスペーサ２０−４上の空間２１−０にバリアメタル２２が形成される。なお、上部コンタクトプラグ２０の上部外周部の空間２１−０の上面にＳｉＮ膜２７が形成されている。その結果、上部コンタクトプラグ２０の上部外周部の空間２１−０にはバリアメタルが形成されない。これにより、スペーサ２０−４上の空間２１−０がバリアメタルで閉塞され、上部コンタクトプラグ２０の上部の外周部両側にエアーギャップ２１が形成される。次いで、溝１２内にめっきによりＣｕなどの導電材料２３を埋め込む。これにより、図２５に示す構成が形成される。

この後、図１５に示すように、ＣＭＰ法を用いて導電材料２３を平坦化して、シリコン酸化膜２８の上面を露出させ、溝１２内に配線層１３を形成する。更に、シリコン酸化膜２８及び配線層１３の上面上に、絶縁膜として例えばＳｉＮ膜２９を形成する。これにより、図１５に示す構成が形成される。

次に、実施例２、３の製造方法について、図２６ないし図２８を参照して説明する。尚、図２０から図２２までは、上記した実施例１の製造方法と同じである。この後、図２６（ｂ）に示すように、シリコン酸化膜２４、導電材料２３及びスペーサ２６の上に、絶縁層としてＳｉＮ膜２７及びシリコン酸化膜２８を積層形成する。そして、周知のプロセスにより、ＳｉＮ膜２７及びシリコン酸化膜２８を加工して、配線層１３形成用の溝１２を形成する。この場合、図２６（ａ）に示すように、溝１３が合わせずれにより、上部コンタクトプラグ２０に対してＹ方向右側に移動している。そのため、溝１２の底部において、スペーサ２６のおよそ左半分（スペーサ２６−５）が露出している。これにより、図２６に示す構成が形成される。この場合、上記溝１２を形成する際のリソグラフィの合わせずれが比較的大きいと、上部コンタクトプラグ２０の上部の一方（右方）の側部が、溝１２（即ち、配線層１３）の下端部から突出する形状となる。

次いで、図２７に示すように、加工の後処理と上部コンタクトプラグ２０の酸化物除去のためにウエットエッチングを行なう。このとき、溝１２により露出されたスペーサ２６−５はウエットエッチングにより、上部の一部が除去され、空間２１−２を形成する。また、ウエット液はスペーサ２６−５から、上部コンタクトプラグ２０の上部の外周に形成されたスペーサ２６まで染み込み、空間２１−１を形成する。ここで、上部コンタクトプラグ２０とスペーサ２６のウエットエッチングの選択比の違いにより、上部コンタクトプラグ２０の上部の外周部両側のＳｉＣＮ膜のみが除去される。このとき、上部にＳｉＮ膜２７が形成されている部分のスペーサ２６は、サイドエッチングにより除去されることから、上部にＳｉＮ膜２７が形成されている部分の空間２１−１の深さは、空間２１−２の深さよりも浅くなる。

続いて、図２８に示すように、溝１２の内面にスパッタによりＴｉＮなどのバリアメタル２２を形成する。ここで、空間２１−２にバリアメタル２２が形成される。なお、上部コンタクトプラグ２０の上部外周部の空間２１−１の上面にＳｉＮ膜２７が形成されている。その結果、上部コンタクトプラグ２０の上部外周部の空間２１−１にはバリアメタルが形成されない。これにより、空間２１−１がバリアメタルで閉塞され、上部コンタクトプラグ２０の上部の外周部の一方の側部にエアーギャップ２１が形成される。この場合、空間２１−２が、バリアメタル２２で完全に埋まると、実施例２の構成（図１７参照）が得られる。ここで、空間２１−２の上部側が、バリアメタル２２で埋まると、その下方にエアーギャップ２１−３が形成され、実施例３の構成（図１９参照）が得られる。次いで、溝１２内にめっきによりＣｕなどの導電材料２３を埋め込む。これにより、図２８に示す構成が形成される。

この後、図１７（または図１９）に示すように、例えば、ＣＭＰ法を用いて導電材料２３を平坦化して、シリコン酸化膜２８の上面を露出させ、溝１２内に配線層１３を形成する。更に、シリコン酸化膜２８及び配線層１３の上に、絶縁膜として例えばＳｉＮ膜２９を形成する。これにより、図１７（または図１９）に示す構成、即ち、実施例２（または実施例３）が得られる。

上記した第２実施形態の実施例１によれば、配線層１３から突出したスペーサ２６の上にエアーギャップ２１が形成されている。このエアーギャップ２１は、上部コンタクトプラグ２０の上部の両側部（突出部分）と、Ｙ方向に隣接する配線層１３の下部との間に配設した。その結果、上部コンタクトプラグ２０とＹ方向に隣接する配線層１３との間の耐圧を大きくすることができ、リーク電流を抑制することができる。

また、第２実施形態の実施例２によれば、エアーギャップ２１を、合わせずれが生じ、上部コンタクトプラグ２０に近づいた配線１３と該上部コンタクトプラグ２０の間に形成することができる。他方、合わせずれにより、上部コンタクトプラグ２０から離れた配線１３と該上部コンタクトプラグ２０の間にはエアーギャップ２１は形成されない。その結果、合わせずれが発生した場合でも、上部コンタクトプラグ２０と隣接する配線層１３との間の耐圧を大きくすることができる。また、バリアメタルを埋め込むことにより、配線層１３と上部コンタクトプラグ２０の抵抗を小さくすることができる。また、実施例２によれば、合わせずれにより耐圧が大きくなった上部コンタクトプラグ２０と配線層１３の間に、配線層１３のバリアメタル２２を埋め込むように構成した。その結果、上部コンタクトプラグ２０と配線層１３との接続面積を大きくすることができ、コンタクトの接続抵抗を低減することができる。また、第２実施形態の実施例３によっても、実施例２とほぼ同じ作用効果を得ることができる。

（第３実施形態）
図２９ないし図３４は、第３実施形態を示すものである。尚、第２実施形態と同一構成には、同一符号を付している。この第３実施形態では、上部コンタクトプラグと配線層を一括形成するように構成した。

具体的には、図２９（ａ）に示すように、配線層３２がＸ方向に延び、Ｙ方向に一定の間隔を置いて配置されている。上部コンタクト３１はＹ方向において左側が配線層３２から突出するように配置されている。配線層３２間にはエアーギャップ３５が形成されている。エアーギャップ３５はＹ方向において延びている。

図２９（ｂ）に示すように、下部コンタクトプラグ６の上に第４コンタクトプラグとしての上部コンタクトプラグ３１が形成され、上部コンタクトプラグ３１の上に配線層３２が形成される。上部コンタクトプラグ３１と配線層３２は、タングテンなどの導電材料で一体に形成されている。上部コンタクトプラグ３１が埋め込まれる上部コンタクトホール３３の内面には、ＷＮやＴｉＮなどからなるバリアメタル３４が形成される。尚、下部コンタクトプラグ６が埋め込まれる下部コンタクトホール５の内面にも、ＷＮやＴｉＮなどからなるバリアメタル３４が形成される。

上部コンタクトプラグ３１は下部３１−１と上部３１−２を有する。Ｙ方向において下部３１−１の幅は、上部３１−２の幅よりも大きい。すなわち、配線層３２と上部３１−２は自己整合的に形成されていると言える。

更に、上部コンタクトプラグ３１と隣接する配線層３２との間には、エアーギャップ３５が形成される。配線層３２の上には、例えばシリコン酸化膜からなる絶縁膜３６が形成される。エアーギャップ３５の上端は、配線層３２の上面よりも高い位置に配置されている。また、エアーギャップ３５は配線層３２、上部３１−２の側面を露出し下部３１−１の上面のうち上部３１−２が形成されていない部分を露出している。また、エアーギャップ３５の下端はシリコン酸化膜２４の上面から下部３１−１まで連続して形成されている。また、エアーギャップ３５によりシリコン酸化膜２４の上面及び上部側面が露出されているとも言える。

次に、上記構成の製造方法について、図３０ないし図３４を参照して説明する。まず、図３０に示すように、周知のプロセスにより、シリコン酸化膜２４を加工して上部コンタクトホール３３を形成する。尚、上記シリコン酸化膜２４は、第１実施形態の図５に示す構成、即ち、シリコン酸化膜４及び下部コンタクトプラグ６の上に形成されている。そして、上部コンタクトホール３３は、下部コンタクトプラグ６の上面を露出させるように形成されている。上記構成の場合、上部コンタクトホール３３の上部開口部の半径をｒ（即ち、上部開口部の開口径を２ｒ）とし、配線層３２の配線幅をＷ（図２９（ａ）参照）としたときに、Ｗ／２＜ｒ＜Ｗ＜２ｒの関係が成立する構成となっている。

この後、図３１に示すように、上部コンタクトホール３３の内面及びシリコン酸化膜２４の上面の上に、ＷＮやＴｉＮなどからなるバリアメタル３４を形成し、その上にタングステンやモリブデンなどの導電材料３７を形成し、ＣＭＰ法を用いて導電材料３７の上面を平坦化する。このとき、シリコン酸化膜２４の上面の上の導電材料３７の膜厚が、配線層３２の膜厚と等しくなるように平坦化する。これにより、図３１に示す構造が形成される。

次いで、図３２に示すように、導電材料３７の上面の上にマスクパターン３８を形成する。この場合、ハードマスク膜として例えばシリコン酸化膜を形成し、このシリコン酸化膜をフォトリソグラフィによりパターンニング加工して、上記マスクパターン３８を形成する。マスクパターン３８の幅寸法はＷである。尚、マスクパターン３８は、この実施形態の場合、合わせずれがあり、例えばＹ方向において右方へずれている。

この後、図３３に示すように、例えばＲＩＥ法を用いてマスクパターン３８をマスクとして導電材料３７（及びバリアメタル３４）を加工し、溝ＭＺを形成する。この場合、シリコン酸化膜２４に対して導電材料３７（及びバリアメタル３４）のエッチングの選択比が高い条件でＲＩＥする。これにより、上部コンタクトプラグ３１及び配線層３２が形成される。ここで、シリコン酸化膜２４の上面より下の導電材料３７が上部コンタクトプラグ３１となる。また、溝ＭＺの底部により露出した上面３１ｂより下が下部３１−１となり、上面３１ｂより上が上部３１−２となる。この構成の場合、上部３１−２の一方の側面３１ａと配線層３２の一方の側面３２ａとが同一の平面となる。即ち、上部コンタクトプラグ３１の一方の側面と配線層３２の一方の側面３２ａとを同一の平面とした平面が少なくとも１つ形成される。

次に、図３４に示すように、絶縁膜３６として例えばカバレッジの悪いシリコン酸化膜を例えばＰ−ＣＶＤ法を用いて配線層３２及びシリコン酸化膜２４の上面上に形成する。これにより、配線層３２の両側の側壁部及び上部コンタクトプラグ３１の一方の側面３１ａを露出するように、エアーギャップ３５が形成される。この場合、エアーギャップ３５は、上部コンタクトプラグ３１の上部３１−２とＹ方向に隣接する配線層３２との間に配設されると共に、Ｙ方向に隣接する配線層３２間に配設される構成となっている。また、シリコン酸化膜２４の内面３３ａを露出している。続いて、図２９に示すように、例えばＣＭＰ法を用いて絶縁膜３６を平坦化する。

上記した構成の第３実施形態によれば、上部コンタクトプラグ３１と配線層３２を形成するに際して、配線層３２に対して自己整合的に上部コンタクトプラグ３１の上部３１−２を形成している。その結果、上部コンタクトプラグ３１と配線層３２の合わせずれの影響を小さくすることができる。これにより、上部コンタクトプラグ３１と隣接する配線層３２との間に発生するリーク電流を抑制することができる。また、配線層３２の配線幅寸法をＷとし、上部コンタクトホール３３の上部開口部の幅寸法を２ｒとして、Ｗ／２＜ｒ＜Ｗ＜２ｒが成立するように構成した。その結果、上記した配線層３２に対して自己整合的に上部コンタクトプラグ３１の上部３１−２を実現することができる。更に、上部コンタクトホール３３の上部開口部の幅寸法を大きくしたので、上部コンタクトホール３３形成に関するリソマージンの向上、加工マージンの向上、メタル埋め込みの向上を達成することができる。

また、上記実施形態によれば、エアーギャップ３５は、上部コンタクトプラグ３１と隣接する配線層３２との間に配設されると共に、配線層３２間に配設される。その結果、上部コンタクトプラグ３１と隣接する配線層３２との間の耐圧を向上でき、その間に発生するリーク電流を抑制することができる。

また、エアーギャップ３５は上部コンタクトプラグ３１の上部３１−２及び配線層３２に対して自己整合的に形成していると言える。その結果、エアーギャップ３５を大きく形成することができる。また、エアーギャップ３５の上端を配線層３２の上面より高くすることができ、エアーギャップ３５の最下面をシリコン酸化膜２４の上面より低くすることができる。

尚、導電材料３７の上面の上にマスクパターン３８を形成する際に（図３２参照）、Ｙ方向の合わせずれが比較的小さかった場合を、図３５（第３実施形態の変形実施例）に示す。Ｙ方向において上部３１−２の幅は、配線層３２の幅とほぼ等しくなる。また、本断面において、下部３１−１と上部３１−２と配線層３２を一体的に見たとき、上部コンタクトプラグ３１は略凸型になっていると言える。ここで、上部コンタクトプラグ３１の上部３１−１の両側面がエアーギャップ３５により露出される。すなわち、上部コンタクトプラグ３１の上部３１−１の両側面はシリコン酸化膜２４に覆われることなく露出される。その結果、上部コンタクトプラグ３１の上部３１−１の全両側面にエアーギャップ３５が形成される。この構成の場合、上部コンタクトプラグ３１の上部３１−２の両側の側面と配線層３２の両側の側面とにより、２つの同一の平面が形成される。上記構成においても、エアーャップ３５が、上部コンタクトプラグ３１と隣接する配線層３２との間に配設されると共に、配線層３２間に配設されるので、上部コンタクトプラグ３１と隣接する配線層３２との間の耐圧を向上でき、その間に発生するリーク電流を抑制することができる。

また、エアーギャップ３５をほぼ対象形状にすることができ、配線層３２間の容量のばらつきを押さえることができる。
（第４実施形態）
図３６ないし図４１は、第４実施形態を示すものである。尚、第３実施形態と同一構成には、同一符号を付している。この第４実施形態では、上部コンタクトプラグと配線層の材料を異なる工程で堆積させるように構成した。具体的には、図３６示すように、上部コンタクトプラグ３１と配線層３２との間に、ＷＮやＴｉＮなどからなるバリアメタル３４が形成されている。

次に、上記構成の製造方法について、図３７ないし図４１を参照して説明する。まず、第３実施形態の図３０に示すように、第３実施形態と同様にして、周知のプロセスにより、シリコン酸化膜２４を加工して上部コンタクトホール３３を形成する。この後、図３７に示すように、上部コンタクトホール３３の内面及びシリコン酸化膜２４の上面の上に、バリアメタル３４を形成し、その上に導電材料３７を形成し、ＣＭＰ法を用いてシリコン酸化膜２４の上面が露出するように導電材料３７を平坦化する。

次いで、図３８に示すように、シリコン酸化膜２４の上面及び導電材料３７の上面の上に、バリアメタル３４を形成し、その上に導電材料３７を形成し、必要に応じてＣＭＰ法を用いて導電材料３７の上面を平坦化する。このとき、導電材料３７の膜厚が、配線層３２の膜厚と等しくなるように平坦化する。

次いで、図３９に示すように、導電材料３７の上面の上にマスクパターン３８を形成する。この場合、マスクパターン３８は、Ｙ方向において合わせずれがあり、例えば右方へずれている。この後、図４０に示すように、例えばＲＩＥ法を用いて導電材料３７（及びバリアメタル３４）を、マスクパターン３８をマスクとして加工する。この場合、シリコン酸化膜２４に対して導電材料３７（及びバリアメタル３４）のエッチングの選択比が高い条件でＲＩＥする。これにより、上部コンタクトプラグ３１の上部３１−２及び配線層３２が形成される。

続いて、図４１に示すように、絶縁膜３６として例えばカバレッジの悪いシリコン酸化膜を例えばＰ−ＣＶＤ法を用いて配線層３２の上面及びシリコン酸化膜２４の上面の上に形成する。これにより、配線層３２の両側の側壁部及び上部コンタクトプラグ３１の一方の側壁部に、エアーギャップ３５が形成される。この場合、エアーギャップ３５は、上部コンタクトプラグ３１と隣接する配線層３２との間に配設される構成となっている。続いて、図３６に示すように、例えばＣＭＰ法を用いて絶縁膜３６を平坦化する。

上述した以外の第４実施形態の構成は、第３実施形態の構成と同じ構成となっている。従って、第４実施形態においても、第３実施形態とほぼ同様な作用効果を得ることができる。

（第５実施形態）
図４２ないし図４８は、第５実施形態を示すものである。尚、第３実施形態と同一構成には、同一符号を付している。この第５実施形態では、シリコン酸化膜２４の一部を除去することによりエアーギャップ３５大きくしている。

具体的には、図４２に示すように、シリコン酸化膜２４の上面の上に幅狭な凸部３９が形成され、この凸部３９とシリコン酸化膜２４の上面とで段部４０が構成される。そして、段部４０の上面、側面及び上面の上に、即ち、シリコン酸化膜２４の上面、凸部３９の側面及び凸部３９の上面の上に連続してバリアメタル３４が形成される。更に、このバリアメタル３４の上に導電材料３７が形成され、上部コンタクトプラグ３１及び配線層３２が形成されている。

また、シリコン酸化膜２４にも段差２４−１が形成されている。段差２４−１は下部３１−１の上面とほぼ同じ位置に存在する。すなわち、下部３１−１よりも上に位置するシリコン酸化膜２４の上部は細くなっている。また、シリコン酸化膜２４は上部と下部を有し、上部と下部の間に段差を有しているとも言える。その結果、エアーギャップ３５を大きくすることができる。

エアーギャップ３５はシリコン酸化膜２４及び凸部３９の側面を露出している。ここでエアーギャップ３５により露出されたシリコン酸化膜２４の側面と凸部３９の側面は同一平面を形成している。

次に、上記構成の製造方法について、図４３ないし図４８を参照して説明する。まず、図４３に示すように、周知のプロセスにより、シリコン酸化膜４及び下部コンタクトプラグ６（第１実施形態の図５参照）の上にシリコン酸化膜２４及びキャップ膜（ＳｉＮ膜４１）を積層形成した後、シリコン酸化膜２４及びＳｉＮ膜４１を加工して上部コンタクトホール３３を形成する。

この後、図４４に示すように、シリコン酸化膜２４上のＳｉＮ膜４１をスリミングし、凸部３９、即ち、段部４０を形成する。次いで、図４５に示すように、上部コンタクトホール３３の内面、シリコン酸化膜２４の上面、凸部３９の側面及び上面の上に、バリアメタル３４を形成し、その上に導電材料３７を形成し、ＣＭＰ法を用いて導電材料３７の上面を平坦化する。このとき、シリコン酸化膜２４の上面の上の導電性材料３７の膜厚が、配線層３２の膜厚と等しくなるように調整する。

次に、図４６に示すように、導電材料３７の上面の上にマスクパターン３８を形成する。マスクパターン３８は、この実施形態の場合、Ｙ方向において合わせずれがあり、例えば右方へずれている。この後、図４７に示すように、例えばＲＩＥ法を用いてマスクパターン３８をマスクとして導電材料３７（及びバリアメタル３４）を加工する。この場合、ＳｉＮ膜４１（凸部３９）に対してシリコン酸化膜２４及び導電材料３７（及びバリアメタル３４）のエッチングの選択比が高い条件でＲＩＥする。これにより、上部コンタクトプラグ３１及び配線層３２が形成される。また、凸部３９をマスクとして溝ＭＺを形成していると言える。すなわち、エアーギャップ３５の側面は凸部３９に対して自己整合的に形成されていると言える。

次に、図４８に示すように、絶縁膜３６として例えばカバレッジの悪いシリコン酸化膜を例えばＰ−ＣＶＤ法を用いて配線層３２及びシリコン酸化膜２４の上に形成する。これにより、配線層３２の両側の側壁部及び上部コンタクトプラグ３１の一方の側壁部に、エアーギャップ３５が形成される。この場合、エアーギャップ３５は、上部コンタクトプラグ３１と隣接する配線層３２との間に配設される構成となっている。続いて、図４２に示すように、例えばＣＭＰ法を用いて絶縁膜３６を平坦化する。

上述した以外の第５実施形態の構成は、第３実施形態の構成と同じ構成となっている。従って、第５実施形態においても、第３実施形態とほぼ同様な作用効果を得ることができる。特に、第５実施形態によれば、シリコン酸化膜２４の上部の一部を除去することによりエアーギャップ３５大きくしたので、配線間容量を低減することができる。

また、エアーギャップ３５は凸部３９に対して自己整合的に形成されている。すなわち、Ｙ方向の合わせずれが大きくなったとしても、シリコン酸化膜２４の上部の幅は一定幅より狭くならない。その結果、シリコン酸化膜２４の機械的な強度を強くすることができる。

（第６実施形態）
図４９ないし図５５は、第６実施形態を示すものである。尚、第５実施形態と同一構成には、同一符号を付している。この第６実施形態では、上部コンタクトプラグと配線層を接続する部分に段部を設け、両者の接続面積を大きくすると共に、上部コンタクトプラグと配線層の材料を異なる工程で堆積させるように構成した。

具体的には、図４９に示すように、上部コンタクトプラグ３１の上端部４２を、シリコン酸化膜２４の上面の位置よりも上に突出させる。そして、上部コンタクトプラグ３１の上面、上端部４２の側面及びシリコン酸化膜２４の上面の上に連続してバリアメタル３４が形成される。更に、このバリアメタル３４の上に導電材料３７が形成される。

次に、上記構成の製造方法について、図５０ないし図５５を参照して説明する。まず、図５０に示すように、周知のプロセスにより、シリコン酸化膜４及び下部コンタクトプラグ６（第１実施形態の図５参照）の上にシリコン酸化膜２４及びキャップ膜（ＳｉＮ膜４１）を積層形成した後、シリコン酸化膜２４及びＳｉＮ膜４１を加工して上部コンタクトホール３３を形成する。続いて、上部コンタクトホール３３の内面及びＳｉＮ膜４１の上面の上に、バリアメタル３４を形成し、その上に導電材料３７を形成し、ＣＭＰ法を用いてＳｉＮ膜４１の上面が露出するように導電材料３７を平坦化する。これにより、図５０に示す構造が形成される。

この後、図５１に示すように、ＳｉＮ膜４１を除去し、シリコン酸化膜２４の上面、導電性材料３７の側面及び上面の上に、バリアメタル３４を形成する。次いで、図５２に示すように、バリアメタル３４の上に導電材料３７を形成し、ＣＭＰ法を用いて導電性材料３７の上面を平坦化する。

次に、図５３に示すように、導電材料３７の上面の上にマスクパターン３８を形成する。マスクパターン３８は、この実施形態の場合、Ｙ方向において合わせずれがあり、例えば右方へずれている。この後、図５４に示すように、例えばＲＩＥ法を用いてマスクパターン３８をマスクとして導電性材料３７（及びバリアメタル３４）を加工する。この場合、シリコン酸化膜２４に対して導電性材料３７（及びバリアメタル３４）のエッチングの選択比が高い条件でＲＩＥする。これにより、上部コンタクトプラグ３１及び配線層３２が形成される。

次に、図５５に示すように、絶縁膜３６として例えばカバレッジの悪いシリコン酸化膜を例えばＰ−ＣＶＤ法を用いて配線層３２及びシリコン酸化膜２４の上に形成する。これにより、配線層３２の両側の側壁部及び上部コンタクトプラグ３１の一方の側壁部に、エアーギャップ３５が形成される。この場合、エアーギャップ３５は、上部コンタクトプラグ３１と隣接する配線層３２との間に配設される構成となっている。続いて、図４９に示すように、例えばＣＭＰ法を用いて絶縁膜３６を平坦化する。

第６実施形態においては、上部コンタクトプラグ３１と配線層３２を接続する部分に段部４０を設け、上部コンタクトプラグ３１と配線層３２の接続面積を大きくするように構成した。その結果、接続抵抗を低減することができる。

（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、ＮＡＮＤ型フラッシュメモリ装置に適用したが、他の半導体装置に適用しても良い。

以上のように、本実施形態の半導体装置によると、コンタクトプラグと隣接するビット線との間に発生するリーク電流を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１は半導体基板、２は素子分離領域、３は素子領域、４はシリコン酸化膜（第１絶縁膜）、６は下部コンタクトプラグ（第１コンタクトプラグ）、６ａは段部、７はシリコン酸化膜（第２絶縁膜）、８は上部コンタクトホール、９は上部コンタクトプラグ（第２コンタクトプラグ）、１０はＳｉＮ膜、１１はシリコン酸化膜、１２は溝、１３は配線層、１５はエアーギャップ、１９はレジストマスクパターン、２０は上部コンタクトプラグ（第３コンタクトプラグ）、２１はエアーギャップ、２２はバリアメタル、２３は導電材料、２４はシリコン酸化膜（第２絶縁膜）、２５は上部コンタクトホール、２６はＳｉＣＮ膜、２７はＳｉＮ膜、２８はシリコン酸化膜、２９はＳｉＮ膜、３１は上部コンタクトプラグ（第４コンタクトプラグ）、３２は配線層、３３は上部コンタクトホール、３４はバリアメタル、３５はエアーギャップ、３７は導電材料、３８はマスクパターン、４０は段部である。

Claims (14)

1. 半導体基板と、
   上端部の径寸法が下端部の径寸法よりも大きい第１コンタクトプラグと、
   前記半導体基板の上に形成され、前記第１コンタクトプラグを覆う第１絶縁膜と、
   下端部が前記第１コンタクトプラグの上端部に接合され、上端部の径寸法が下端部の径寸法よりも小さい第２コンタクトプラグと、
   前記第１絶縁膜及び前記第１コンタクトプラグの上に形成され、前記第２コンタクトプラグを覆う第２絶縁膜と、
   下端部に前記第２コンタクトプラグの上端部が接合された配線層と、
   前記第２絶縁膜及び前記第２コンタクトプラグの上に形成され、前記配線層を覆う第３絶縁膜と
   を備え、
   前記第１コンタクトプラグの上端部のうちの前記第２コンタクトプラグの下端部で覆われない部分に形成された段差を備えたことを特徴とする半導体装置。
2. 前記段差部分に形成されたエアーギャップを備え、前記エアーギャップの上端の位置を前記第２コンタクトプラグの上面の位置よりも低くしたことを特徴とする請求項１記載の半導体装置。
3. 前記第１コンタクトプラグを千鳥状に配置すると共に、
   最も近接する前記第１コンタクトプラグ間に前記段差を配置したことを特徴とする請求項１または２記載の半導体装置。
4. 半導体基板と、
   上端部の径寸法が下端部の径寸法よりも大きい第１コンタクトプラグと、
   前記半導体基板の上に形成され、前記第１コンタクトプラグを覆う第１絶縁膜と、
   下端部が前記第１コンタクトプラグの上端部に接合され、上端部の径寸法が下端部の径寸法よりも大きい第３コンタクトプラグと、
   前記第１絶縁膜及び前記第１コンタクトプラグの上に形成され、前記第３コンタクトプラグを覆う第２絶縁膜と、
   下端部に前記第３コンタクトプラグの上端部が接合された配線層と、
   前記第２絶縁膜及び前記第３コンタクトプラグの上に形成され、前記配線層を覆う第３絶縁膜とを備え、
   前記第３コンタクトプラグの上端部の径寸法を前記配線層の配線幅寸法よりも大きくし、
   前記第３コンタクトプラグの上端部の外周の少なくとも一部にエアーギャップを形成したことを特徴とする半導体装置。
5. 前記エアーギャップを、前記第３コンタクトプラグの上端部のうちの前記配線層の下端部からはみ出した部分の外周に形成したことを特徴とする請求項４記載の半導体装置。
6. 前記第３コンタクトプラグの上端部の上面と前記配線層の下端部の下面との間に形成されたバリアメタルを有し、
   前記バリアメタルを前記第３コンタクトプラグの上端部のうちの前記配線層の下端部に覆われた部分の外周に延設したことを特徴とする請求項４記載の半導体装置。
7. 半導体基板と、
   前記半導体基板の上に形成された第１コンタクトプラグと、
   前記第１コンタクトプラグを覆う第１絶縁膜と、
   下端部が前記第１コンタクトプラグの上端部に接合される第４コンタクトプラグと、
   前記第１絶縁膜及び前記第１コンタクトプラグの上に形成されると共に、少なくとも前記第４コンタクトプラグの一部の側面を覆う第２絶縁膜と、
   下端部に前記第４コンタクトプラグの上端部が接合された配線層と、
   前記第２絶縁膜及び前記第４コンタクトプラグの上に形成された第３絶縁膜とを備え、
   前記第４コンタクトプラグの一方の側面と前記配線層の一方の側面とを同一の平面とした平面を少なくとも１つ形成することを特徴とする半導体装置。
8. 前記配線層の間に形成されたエアーギャップを備えたことを特徴とする請求項７記載の半導体装置。
9. 前記第４コンタクトプラグは上部と下部を有し、第１方向における下部の幅は上部の幅よりも広いことを特徴とする請求項７または８記載の半導体装置。
10. 前記エアーギャップは前記第２絶縁膜の内面及び前記第４コンタクトプラグの一部の内面を露出させたことを特徴とする請求項７記載の半導体装置。
11. 前記配線層の配線幅寸法をＷとし、
    前記第２絶縁膜に前記第４コンタクトプラグを埋設するように形成された第４コンタクトホールの上部開口部の幅寸法を２ｒとすると、
    Ｗ／２＜ｒ＜Ｗ＜２ｒが成立するように構成したことを特徴とする請求項７から１０のいずれか一項記載の半導体装置。
12. 前記第４コンタクトプラグの上端部と前記配線層の下端部との間に形成されたバリアメタルを備え、
    前記第４コンタクトプラグの上端部の上面で前記配線層と接続するように構成したことを特徴とする請求項７から１１のいずれか一項記載の半導体装置。
13. 前記第４コンタクトプラグの上端部と前記配線層の下端部との間に形成されたバリアメタルを備え、
    前記第４コンタクトプラグの上端部の側面で前記配線層と接続するように構成したことを特徴とする請求項７から１１のいずれか一項記載の半導体装置。
14. 前記第２絶縁膜は上部と下部を有し、前記上部と下部の間に段差を有することを特徴とする請求項７から１１のいずれか一項記載の半導体装置。
    

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