JP2016009801A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】キャパシタの下部電極を形成するためのシリンダーホールの底面に、不要な孔が形成されてしまうことを防止する。
【解決手段】本発明による半導体装置の製造方法は、層間酸化膜２０を貫通する溝Ｔ３の内部にポリシリコン２２を埋設する工程と、このポリシリコン２２の上側に露出している溝Ｔ３の両内側壁を覆うサイドウォール絶縁膜を形成する工程と、このサイドウォール絶縁膜をマスクとする第１のエッチングにより複数の容量コンタクトプラグＣＰＬを形成するとともに、第１のエッチングによって溝Ｔ３内に生ずる溝Ｔ４、及び、層間酸化膜２０のうち少なくとも平面的に見てビット線構造体と重ならない部分の少なくとも上部を選択的に除去することにより得られるホールＨ２のそれぞれを埋設する埋設窒化膜を形成する工程とを備える。
【選択図】図２

Description

本発明は半導体装置の製造方法に関し、特に、容量コンタクトプラグが溝の側壁にサイドウォール状に形成される半導体装置の製造方法に関する。

高密度な半導体装置に適した微細なコンタクトプラグの形成方法として、次のような方法が知られている。まず全面に第１のシリコン酸化膜を形成し、ライン・アンド・スペースパターンを有するマスクパターンを用いて、この第１のシリコン酸化膜に溝を形成する。このとき、溝の下端の幅が上端の幅より狭くなるようエッチング条件を調節する。次いで、溝の内部に溝の上端より低い位置まで第１の導電膜を埋め込んだ後、第１のシリコン窒化膜を成膜してサイドウォール状に加工する。そして、この第１のシリコン窒化膜をマスクとして、第１の導電膜をエッチングする。これにより溝内の第１の導電膜が２分割され、分割された部分のそれぞれによりコンタクトプラグが構成される。この方法によれば、第１の導電膜の分割により得られる２つのコンタクトプラグの下面間の距離を、フォトリソグラフィの最小加工寸法より小さくすることが可能になる。

特許文献１には、以上のような方法により、セルトランジスタとセルキャパシタを接続するための容量コンタクトプラグを形成する例が開示されている。

特開２０１１−２４３９６０号公報

しかしながら、上記のように第１の導電膜を分割する方法でＤＲＡＭ(Dynamic Random Access Memory)の容量コンタクトプラグを形成する場合、それぞれの上面に接するように形成される２つのセルキャパシタが短絡してしまう場合がある。以下、セルキャパシタの形成工程を説明しつつ詳しく説明する。

コンタクトプラグの形成後にセルキャパシタを形成する工程は、概ね次のようなものである。すなわち、まずコンタクトプラグが埋め込まれている溝の内部を埋める膜厚で、第２のシリコン窒化膜を成膜する。そして、第１のシリコン酸化膜、第１及び第２のシリコン窒化膜、並びに第１の導電膜を等速でエッチバックすることにより、上面を平坦化するとともに、上面に第１の導電膜を露出させる。

次に、第１の導電膜のみを選択的にエッチングすることにより、第１の導電膜の上面のみがその他の膜の上面から凹んだ状態を得る。そして、この凹みに第２の導電膜を埋め込むことにより、第１の導電膜の上面を覆う容量コンタクトパッドを形成する。

次に、エッチングストッパーとしての役割を担う第３のシリコン窒化膜を全面に成膜し、さらに、セルキャパシタの下部電極を形成するための第２のシリコン酸化膜を成膜する。そしてフォトリソグラフィ法を用いて、容量コンタクトパッドごとに、第２のシリコン酸化膜及び第３のシリコン窒化膜を貫通するシリンダーホールを形成する。形成されたシリンダーホールの底面には、対応する容量コンタクトパッドが露出する。

シリンダーホールを形成した後には、シリンダーホールの内面を覆う第３の導電膜を形成する。この第３の導電膜により、セルキャパシタの下部電極が構成される。その後、容量絶縁膜及び上部電極を順次形成することにより、容量コンタクトパッドごとのセルキャパシタが完成する。

ここで、シリンダーホールを形成する際には、まずドライエッチングにより、第２のシリコン酸化膜及び第３のシリコン窒化膜を順次エッチングし、その後、エッチング残渣を除去するために、ＨＦ（フッ化水素酸）薬液によるウエット処理を行うことになる。このときシリンダーホールの底面に第１のシリコン酸化膜が露出していると、第１のシリコン酸化膜にもＨＦ薬液の作用が及び、シリンダーホールの底面に不必要な孔が形成されてしまう。そこで、シリンダーホールの平面的な位置は、シリンダーホールの底面に第１のシリコン酸化膜が露出しないような位置に設計される。

しかしながら、設計上は上記のようにシリンダーホールの平面的な位置を設計したとしても、露光位置のずれなどにより、シリンダーホールの底面に第１のシリコン酸化膜が露出してしまう可能性がある。そうすると、シリンダーホールの底面に上述した不必要な孔が形成されてしまうことになる。このような孔は、場合によっては隣接するセルキャパシタの下部電極間で短絡が発生する原因ともなる（後述する図２９〜図３１参照）ので、その発生を防止できる技術が必要とされている。

本発明による半導体装置の製造方法は、半導体基板の主面に、該主面内の第１の方向に延在するビット線、及び、該ビット線の上面及び側面を覆う保護絶縁膜からなるビット線構造体を形成する工程と、前記ビット線構造体の上面より高い位置に上面を有する層間酸化膜を形成する工程と、前記層間酸化膜を貫通し、前記第１の方向と交差する前記主面内の第２の方向に延在し、かつ、下端の幅より上端の幅が広い第１の溝を形成する工程と、前記第１の溝の内部に、前記第１の溝の上端より低い位置に上面を有するポリシリコン埋設体を埋設する工程と、前記ポリシリコン埋設体の上側に露出している前記第１の溝の両内側壁を覆う第１のサイドウォール絶縁膜を形成する工程と、前記第１のサイドウォール絶縁膜をマスクとする第１のエッチングにより前記ポリシリコン埋設体を前記第１の方向に分割するとともに、分割された前記ポリシリコン埋設体を前記第２の方向にさらに分割することにより複数の容量コンタクトプラグを形成し、前記第１のエッチングによって前記第１の溝内に生ずる第２の溝、及び、前記層間酸化膜のうち少なくとも平面的に見て前記ビット線構造体と重ならない部分の少なくとも上部を選択的に除去することにより得られる空間のそれぞれを埋設する埋設窒化膜を形成し、さらに、前記複数の容量コンタクトプラグそれぞれの上面並びに前記埋設窒化膜の上面が露出した第１の平面を形成する工程と、前記複数の容量コンタクトプラグそれぞれについて、前記埋設窒化膜のうち前記空間内に埋め込まれた部分の下面より前記第１の平面に近い位置にある部分を容量コンタクトパッドにより置き換える工程と、前記第１の平面上にストッパー絶縁膜及び層間絶縁膜を順次成膜する工程と、前記容量コンタクトパッドごとに設けられ、それぞれの底面に対応する前記容量コンタクトパッドが露出するように前記層間絶縁膜及び前記ストッパー絶縁膜を貫通する複数のシリンダーホールを形成する工程と、前記複数のシリンダーホールそれぞれの内部に設けられ、下部で対応する前記容量コンタクトパッドに接続される複数の下部電極を形成する工程と、容量絶縁膜を介して前記複数の下部電極のそれぞれと対向する上部電極を形成することにより、それぞれ前記複数の下部電極を一方の電極とし、前記上部電極を他方の電極とする複数のキャパシタを形成する工程とを備えることを特徴とする。

本発明によれば、層間酸化膜のうち少なくとも平面的に見てビット線構造体と重ならない部分の少なくとも上部を埋設窒化膜で置き換えてからシリンダーホールの形成を行っているので、シリンダーホールを形成する際にＨＦ薬液によるウエット処理を行ったとしても、それによって層間酸化膜が削られてしまうことを防止できる。その結果、シリンダーホールの底面に不要な孔が形成されてしまうことを防止でき、さらに、この孔があることによって、隣接するセルキャパシタの下部電極間に短絡が発生してしまうことも防止できる。

本発明の好ましい第１の実施の形態による半導体装置の製造方法によって製造される半導体装置１の、図２に示した線分Ａ−Ａに対応する水平断面図である。 図１に示した線分Ａ−Ａに対応する半導体装置１の垂直断面図である。 図１に示した線分Ｂ−Ｂに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す垂直断面図である。 図１に示した半導体装置１の製造途中における状態を示す垂直断面図である。 本発明の好ましい第２の実施の形態による半導体装置の製造方法によって製造される半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図２３に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図２３に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 図２３に示した半導体装置１の製造途中における状態を示す図であり、（ａ）は半導体装置１の上面図、（ｂ）〜（ｄ）はそれぞれ（ａ）に示した線分Ａ−Ａ〜Ｃ−Ｃに対応する半導体装置１の垂直断面図である。 ホールＨ４に目ズレが発生していない場合に関して、本発明の背景技術による半導体装置の製造方法によって製造される半導体装置１００の製造途中における状態を示す垂直断面図である 図２７に示した半導体装置１００の製造途中における状態を示す垂直断面図である。 ホールＨ４に目ズレが発生している場合に関して、本発明の背景技術による半導体装置の製造方法によって製造される半導体装置１００の製造途中における状態を示す垂直断面図である。 図２９に示した半導体装置１００の製造途中における状態を示す垂直断面図である。 図２９に示した半導体装置１００の製造途中における状態を示す垂直断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

本発明の第１の実施の形態による半導体装置の製造方法によって製造される半導体装置１はＤＲＡＭであり、図１〜図３に示すように、半導体基板２の主面に複数の素子形成領域Ｋがマトリクス状に配置された構成を有している。各素子形成領域Ｋは、一方の対辺がビット線ＢＬの延在方向であるｘ方向（第１の方向）に対して傾いたα方向に延在し、他方の対辺がワード線の延在方向であるｙ方向（第１の方向と交差する第２の方向）に延在する平行四辺形の形状を有している。各素子形成領域Ｋのｙ方向の間は、半導体基板２に埋め込まれた素子分離用絶縁膜Ｉによって区画される。素子分離用絶縁膜Ｉは、いわゆるＳＴＩ(Shallow Trench Isolation)法における素子分離領域を構成する絶縁膜であり、それぞれα方向に延在する複数の直線部分が、α方向に直交するβ方向に等間隔で配置された構成を有している。一方、各素子形成領域Ｋのα方向の間は、後述するダミーワード線ＤＷＬによって区画される。

半導体基板２の主面には、複数のダミーワード線ＤＷＬを含む複数のワード線ＷＬが設けられる。これら複数のワード線ＷＬは、それぞれｙ方向に延在するように形成され、かつｘ方向に等間隔で配置される。各ワード線ＷＬは、具体的には、半導体基板２の主面に設けられたゲートトレンチ５ａの下部に、ゲート絶縁膜４を介して埋め込まれた導電膜５によって構成される。各ゲートトレンチ５ａの上部には、導電膜５の上面を覆うキャップ絶縁膜６が埋め込まれる。キャップ絶縁膜６は、対応する導電膜５と、上層の構成（後述する容量コンタクトプラグＣＰＬなど）との間の絶縁を確保する役割を果たす。

各ワード線ＷＬは、１つの素子形成領域Ｋ内を２本のダミーワード線ＤＷＬでないワード線ＷＬが通過し、かつ各素子形成領域Ｋのｘ方向の両端がそれぞれダミーワード線ＤＷＬで区画されるように配置される。ダミーワード線ＤＷＬはワード線ＷＬと同じ構造を有するが、メモリセルを駆動するためではなく素子形成領域Ｋ間の絶縁を確保するために用いられるもので、所定の電源電位（ダミーワード線ＤＷＬをゲート電極とするトランジスタがオフの状態となる電位）が常時供給されるように構成される。

また、半導体基板２の主面には、図１に示すように、それぞれｘ方向に延在し、かつｙ方向に等間隔で配置された複数のビット線ＢＬが配置される。各ビット線ＢＬのｙ方向の配置は、１つの素子形成領域Ｋ内を１本のビット線ＢＬが通過するように決定される。各ビット線ＢＬは、図３に示すように、ポリシリコン膜１１、窒化タングステン膜１２、タングステン膜１３の積層膜によって構成される。

各ビット線ＢＬの上面及び側面は、保護絶縁膜によって覆われている。具体的には、図３に示すように、各ビット線ＢＬの上面にはビット線ハードマスク膜１４が形成され、各ビット線ＢＬ及びその上面を覆うビット線ハードマスク膜１４それぞれの側面にはサイドウォール絶縁膜１５が形成される。ビット線ハードマスク膜１４及びサイドウォール絶縁膜１５はいずれもシリコン窒化膜である。ビット線ＢＬと、その上面及び側面を覆う保護絶縁膜（ビット線ハードマスク膜１４及びサイドウォール絶縁膜１５）とにより、図３に示すビット線構造体ＢＬＳが構成される。保護絶縁膜は、対応するビット線ＢＬとその周辺の構成（後述する容量コンタクトプラグＣＰＬなど）との間の絶縁を確保する役割を果たす。

各素子形成領域Ｋは、図１に示すように、その中を通過する２本のワード線ＷＬによって３つの領域に分割される。この３つの領域には、それぞれ不純物拡散層３が配置される。不純物拡散層３は、半導体基板２の表面に不純物をイオン注入することによって形成されるもので、以下では、図１に示すように、２本のワード線ＷＬの間に位置する不純物拡散層３を不純物拡散層３ａと称し、その他の不純物拡散層３を不純物拡散層３ｂと称する場合がある。

１つの素子形成領域Ｋには、図３に示すように、それぞれセルトランジスタＴｒ及びセルキャパシタＣを含む２つのメモリセルが形成される。なお、図３において各符号の右下に付している数字は、対応する構成内での通番を表している。素子形成領域Ｋ内を通過する２本のワード線ＷＬはそれぞれ、対応する２つのセルトランジスタＴｒの一方及び他方のゲート電極を構成する。また、不純物拡散層３ａは、対応する２つのセルトランジスタＴｒに共通なソース／ドレインの一方を構成する。これら２つのセルトランジスタＴｒそれぞれのソース／ドレインの他方は、それぞれに対応するワード線ＷＬを挟んで不純物拡散層３ａの反対側にある不純物拡散層３ｂによって構成される。

不純物拡散層３ａの上面は、対応するビット線ＢＬの下面に接続される。一方、不純物拡散層３ｂは、それぞれ不純物拡散層３ｂごとに設けられる容量コンタクトプラグＣＰＬ及び容量コンタクトパッド２５を介して、対応するセルキャパシタＣの下部電極３２に接続される。容量コンタクトプラグＣＰＬは、図２及び図３に示すように、シリコン酸化膜である層間酸化膜２０に設けた溝Ｔ３の側壁に沿って形成されたポリシリコン埋設体２２ａによって構成される。ポリシリコン埋設体２２ａと溝Ｔ３の側壁との間には、シリコン窒化膜であるサイドウォール絶縁膜２１が設けられる。容量コンタクトパッド２５は、下部電極３２と容量コンタクトプラグＣＰＬの間の接触抵抗を低減する目的で、対応する容量コンタクトプラグＣＰＬの上部に配置される導電膜である。

セルキャパシタＣは、下部電極３２と上部電極３４とが容量絶縁膜３３を介して対向する構成を有している。下部電極３２は、下面で容量コンタクトパッド２５に接触するように配置された有底円筒形状の導電膜である。容量コンタクトパッド２５の上層にはストッパー絶縁膜３０が設けられており、下部電極３２は、このストッパー絶縁膜３０を貫通して容量コンタクトパッド２５と接続している。容量絶縁膜３３は、下部電極３２の表面のうちストッパー絶縁膜３０の上面に露出した部分の全体を覆うように形成される。上部電極３４は、下部電極３２の高さを上回る膜厚で形成された導電膜である。上部電極３４は、各セルキャパシタＣに共通である。

１つの溝Ｔ３の内部には、図２及び図３に示すように、ｘ方向に沿って２つの容量コンタクトプラグＣＰＬが配置されており、その間には分離窒化膜２３ａが配置される。分離窒化膜２３ａは、これら２つの容量コンタクトプラグＣＰＬを絶縁分離する役割を果たす。

溝Ｔ３の間に残存している層間酸化膜２０は、フィン状の絶縁膜である層間膜フィン２０ａを構成する。そして、この層間膜フィン２０ａの上部はシリコン窒化膜である窒化膜フィン２４ａに置き換えられている。この点は、本実施の形態による半導体装置の製造方法によって製造された半導体装置１の主要な特徴であり、後ほど半導体装置の製造方法を説明する際に、再度詳しく説明する。

ここで、図３に示した下付き数字を用い、半導体装置１に含まれる各構成の接続関係についてより詳しく説明する。

半導体基板２の主面に形成されるゲートトレンチ５ａには、ゲートトレンチ５ａ_１〜５ａ_５（第１乃至第５のゲートトレンチ）が含まれる。これらゲートトレンチ５ａ_１〜５ａ_５は、図３に示すように、この順でα方向に並べて配置される。ゲートトレンチ５ａ_１，５ａ_２は素子形成領域Ｋ_１を通過するように形成されており、ゲートトレンチ５ａ_４，５ａ_５は、素子形成領域Ｋ_１とα方向に隣接する素子形成領域Ｋ_２を通過するように形成される。ゲートトレンチ５ａ_３は、素子形成領域Ｋ_１と素子形成領域Ｋ_２の間に位置する。

ゲートトレンチ５ａ_１とゲートトレンチ５ａ_２の間には不純物拡散層３ａ_１（第１の不純物拡散層）が位置し、ゲートトレンチ５ａ_４とゲートトレンチ５ａ_５の間には不純物拡散層３ａ_２（第２の不純物拡散層）が位置し、ゲートトレンチ５ａ_１を挟んで不純物拡散層３ａ_１の反対側には不純物拡散層３ｂ_１（第３の不純物拡散層）が位置し、ゲートトレンチ５ａ_２を挟んで不純物拡散層３ａ_１の反対側には不純物拡散層３ｂ_２（第４の不純物拡散層）が位置し、ゲートトレンチ５ａ_４を挟んで不純物拡散層３ａ_２の反対側には不純物拡散層３ｂ_３（第５の不純物拡散層）が位置し、ゲートトレンチ５ａ_５を挟んで不純物拡散層３ａ_２の反対側には不純物拡散層３ｂ_４（第６の不純物拡散層）が位置する。

ゲートトレンチ５ａ_１〜５ａ_５の下部にゲート絶縁膜４を介して埋設された導電膜５は、それぞれワード線ＷＬ_１、ワード線ＷＬ_２、ダミーワード線ＤＷＬ、ワード線ＷＬ_３、ワード線ＷＬ_４を構成する。

以上の構成により、不純物拡散層３ａ_１をソース／ドレインの一方とし、不純物拡散層３ｂ_１をソース／ドレインの他方とし、ワード線ＷＬ_１をゲート電極とするセルトランジスタＴｒ_１（第１のトランジスタ）と、不純物拡散層３ａ_１をソース／ドレインの一方とし、不純物拡散層３ｂ_２をソース／ドレインの他方とし、ワード線ＷＬ_２をゲート電極とするセルトランジスタＴｒ_２（第２のトランジスタ）と、不純物拡散層３ａ_２をソース／ドレインの一方とし、不純物拡散層３ｂ_３をソース／ドレインの他方とし、ワード線ＷＬ_３をゲート電極とするセルトランジスタＴｒ_３（第３のトランジスタ）と、不純物拡散層３ａ_２をソース／ドレインの一方とし、不純物拡散層３ｂ_４をソース／ドレインの他方とし、ワード線ＷＬ_４をゲート電極とするセルトランジスタＴｒ_４（第４のトランジスタ）とが構成される。したがって、セルトランジスタＴｒ_１，Ｔｒ_２は素子形成領域Ｋ_１内に位置し、セルトランジスタＴｒ_１，Ｔｒ_２は素子形成領域Ｋ_２内に位置している。

不純物拡散層３ｂ_２と不純物拡散層３ｂ_３とは、同じ溝Ｔ３内に形成された２つの容量コンタクトプラグＣＰＬのそれぞれに接続される。一方、不純物拡散層３ｂ_１は、不純物拡散層３ｂ_２，３ｂ_３とは異なる溝Ｔ３内に形成された容量コンタクトプラグＣＰＬに接続される。また、不純物拡散層３ｂ_４は、不純物拡散層３ｂ_１，３ｂ_２，３ｂ_３のいずれとも異なる溝Ｔ３内に形成された容量コンタクトプラグＣＰＬに接続される。不純物拡散層３ｂ_１〜３ｂ_４は、このように互いに異なる容量コンタクトプラグＣＰＬを介して、それぞれ互いに異なるセルキャパシタＣ_１〜Ｃ_４（第１乃至第４のキャパシタ）の下部電極３２と電気的に接続される。また、不純物拡散層３ａ_１はビット線ＢＬ_１（ビット線構造体ＢＬＳ_１）の下面に接続され、不純物拡散層３ａ_２は、ビット線ＢＬ_１とｙ方向に隣接して配置されるビット線ＢＬ_２（ビット線構造体ＢＬＳ_２）の下面に接続される。

次に、本実施の形態による半導体装置の製造方法について、図１に示した半導体装置１を製造する場合を例にとり、図４〜図２２を参照しながら詳しく説明する。

本製造方法では、まず図４に示すように、半導体基板２に溝Ｔ１を設け、その中に素子分離用絶縁膜Ｉを埋め込むことにより、図１を参照して説明した素子形成領域Ｋをβ方向に区画する素子分離領域を形成する。なお、半導体基板２にはＰ型のシリコン基板を、素子分離用絶縁膜Ｉにはシリコン酸化膜をそれぞれ用いることが好適である。

次に、素子形成領域Ｋの表面に不純物を導入することにより、図５に示すように、不純物拡散層３を形成する。具体的には、不純物としてリンを用い、リンの導入にはイオン注入法を用いることが好適である。その際、不純物拡散層３の下面の位置が以降の工程で形成するワード線ＷＬの上面の位置と同程度の位置（半導体基板２の表面からの深さ）になるように、ドーズ量及び注入エネルギーを調整することが好ましい。

不純物拡散層３を形成したら、半導体基板２の表面に、図５に示すように、シリコン窒化膜であるマスク絶縁膜１０と、フォトレジスト５０とを順次成膜する。そして、フォトレジスト５０をゲートトレンチ５ａのパターンにパターニングした後、フォトレジスト５０をマスクとして、まずマスク絶縁膜１０をエッチングする。次いで、残ったフォトレジスト５０とエッチングされたマスク絶縁膜１０をマスクとして、半導体基板２及び素子分離用絶縁膜Ｉを等速でエッチングする。これにより、図５に示すように、それぞれｙ方向に延在する複数のゲートトレンチ５ａが形成され、不純物拡散層３が分割される。半導体基板２のうちゲートトレンチ５ａに挟まれた部分は、図５（ａ）に示すように、平行四辺形の平面形状を有する半導体ピラー２Ｐとなる。素子分離用絶縁膜Ｉも同様であり、ゲートトレンチ５ａに挟まれた部分は、平行四辺形の平面形状を有する絶縁膜ピラーＩｐとなる。ｙ方向に見ると、半導体ピラー２Ｐと絶縁膜ピラーＩｐとは、交互に並んで列状に配置される。なお、ゲートトレンチ５ａの幅Ｌ１及びゲートトレンチ５ａ間の距離Ｌ２（＝半導体ピラー２Ｐのｘ方向の幅）は、ともに４０ｎｍとすることが好ましい。

次に、残ったフォトレジスト５０を除去した後、図６に示すように、ゲートトレンチ５ａ内に露出した半導体基板２の表面にゲート絶縁膜４を形成する。この形成は、具体的には、熱酸化法によって厚さ５ｎｍ程度のシリコン酸化膜を形成することによって行うことが好適である。ただし、ゲート絶縁膜４の材料としては、他にもシリコン酸窒化膜や高誘電率膜などを用いることも可能である。また、形成方法についても、熱酸化法の他に、ＣＶＤ(Chemical Vapor Deposition)法やＡＬＤ(Atomic Layer Deposition)法などを用いることも可能である。

続いて、ワード線ＷＬの材料となる導電膜５を成膜してエッチバックを行うことにより、図６に示すように、ゲートトレンチ５ａの下部のみに導電膜５を残す。こうして残された導電膜５により、ワード線ＷＬ（ダミーワード線ＤＷＬを含む）が構成される。導電膜５のエッチバックが終了した後には、ゲートトレンチ５ａの上部を埋める膜厚でシリコン窒化膜を成膜し、エッチバックによってゲートトレンチ５ａの内部のみに残すことにより、ワード線ＷＬの上面を覆うキャップ絶縁膜６を形成する。これにより、図６（ａ）（ｂ）に示すように、それぞれｙ方向に延在するキャップ絶縁膜６及びマスク絶縁膜１０がｘ方向に交互に並んで配置された構成が得られる。

次に、図示しないマスクパターンを形成する。このマスクパターンは、ｘ方向に見て不純物拡散層３ａと同じ位置にあるマスク絶縁膜１０（素子形成領域Ｋの中央部を通過するマスク絶縁膜１０）と、このマスク絶縁膜１０からｘ方向の両側に一定距離の部分とを露出させる開口パターンを有するパターンとする。そして、形成したマスクパターンをマスクとして用いて、マスク絶縁膜１０及びキャップ絶縁膜６をエッチングする。これにより、図７に示すように、ｙ方向に並ぶ一連の不純物拡散層３ａを露出させる溝Ｔ２が形成される。なお、このときのエッチングでは、シリコン窒化膜のエッチング速度とシリコン酸化膜のエッチング速度とがほぼ同じになるように、エッチング条件を調節することが好適である。こうすることで、図７（ｂ）に示すように、溝Ｔ２の底面を平坦にすることが可能になる。また、キャップ絶縁膜６の溝Ｔ２側の端部が図７（ｂ）に示すようにテーパー形状となるように、エッチング条件を調節することが好適である。こうすることで、次の工程で形成するビット線ＢＬが溝Ｔ２の側壁にかかる段差で断線してしまうことを防止できるとともに、ビット線ＢＬの構成材料であるポリシリコン膜１１が溝Ｔ２の側壁近傍にエッチングされずに残ってしまうことを防止できる。

次に、マスク絶縁膜１０及びキャップ絶縁膜６のエッチングに用いたマスクパターンを除去した後、図７（ｃ）（ｄ）に示すように、ポリシリコン膜１１、窒化タングステン膜１２、タングステン膜１３、及びビット線ハードマスク膜１４を順次成膜する。ビット線ハードマスク膜１４は、膜厚１５０ｎｍのシリコン窒化膜によって構成することが好適である。ポリシリコン膜１１、窒化タングステン膜１２、及びタングステン膜１３はビット線ＢＬの構成材料であり、溝Ｔ２の底部に露出した不純物拡散層３ａと導通している。

続いて、図示しないマスクパターンを形成する。このマスクパターンは、ビット線ＢＬの形成部分のみを覆うパターンとする。そして、このマスクパターンをマスクとして用いてまずビット線ハードマスク膜１４をエッチングし、次いでビット線ハードマスク膜１４をマスクとして用いて、タングステン膜１３、窒化タングステン膜１２、及びポリシリコン膜１１を順次エッチングする。これにより、ポリシリコン膜１１、窒化タングステン膜１２、及びタングステン膜１３がビット線ＢＬの形状にパターニングされる。

次に、ビット線ハードマスク膜１４のエッチングに用いたマスクパターンを除去した後、全面にシリコン窒化膜を成膜し、エッチバックを行うことにより、図７に示すように、ビット線ＢＬ及びビット線ハードマスク膜１４の側面を覆うサイドウォール絶縁膜１５を形成する。ここまでの工程により、ビット線ＢＬと、その上面及び側面を覆う保護絶縁膜（ビット線ハードマスク膜１４及びサイドウォール絶縁膜１５）とからなるビット線構造体ＢＬＳが完成する。

次に、図８に示すように、シリコン酸化膜である層間酸化膜２０を成膜し、ＣＭＰ(Chemical Mechanical Polishing)法によりその上面を平坦化する。このとき、層間酸化膜２０の上面がビット線構造体ＢＬＳの上面より高い位置（半導体基板２の表面から遠い位置）に位置するように、より具体的には、層間酸化膜２０の上面からビット線構造体ＢＬＳの上面までの距離Ｌ３が１００ｎｍ程度となるように、シリコン酸化膜の成膜量及び研磨量を調節する。

続いて、図示しないマスクパターンを形成し、このマスクパターンをマスクとして用いて層間酸化膜２０をエッチングすることにより、層間酸化膜２０を貫通し、ｙ方向に延在する溝Ｔ３（第１の溝）を形成する。このエッチングは、シリコン酸化膜のシリコン窒化膜に対する選択比が十分に大きく、かつ、溝Ｔ３の上端の幅が溝Ｔ３の下端の幅より広くなる条件を用いて行う。前者の条件により、ビット線ハードマスク膜１４、サイドウォール絶縁膜１５、マスク絶縁膜１０、及びキャップ絶縁膜６は、ほとんどエッチングされずに残存する。なお、マスク絶縁膜１０は平坦部に形成されておりかつ薄いので、このエッチングで除去されてしまう可能性もあるが、除去されたとしても特に問題はない。また、後者の条件により、溝Ｔ３の形成後に残る層間酸化膜２０は、台形状かつ裾引き形状の断面を有する層間膜フィン２０ａとなる。なお、溝Ｔ３のテーパー角は、エッチング条件の調節により、最大４５°程度まで大きくすることができる。層間膜フィン２０ａは、ｙ方向に見ると、ビット線構造体ＢＬＳを跨ぐように形成される。

溝Ｔ３の内部には、ｘ方向を層間膜フィン２０ａで挟まれ、ｙ方向をビット線構造体ＢＬＳで挟まれた孔状の空間であるホールＨ１（容量コンタクトホール）が形成される。ホールＨ１の底面には、ダミーワード線ＤＷＬの上面に形成されたキャップ絶縁膜６の全体、このダミーワード線ＤＷＬに隣接するダミーワード線ＤＷＬでない２本のワード線ＷＬそれぞれの上面に形成されたキャップ絶縁膜６の一部分、及び、このダミーワード線ＤＷＬを挟んで隣接する２つの不純物拡散層３ｂそれぞれの上面に形成されたマスク絶縁膜１０の全体が露出する。

次に、層間酸化膜２０のエッチングに用いたマスクパターンを除去した後、全面にシリコン窒化膜を成膜し、エッチバックを行うことにより、図９に示すように、層間膜フィン２０ａの側面を覆うサイドウォール絶縁膜２１を形成する。このエッチバックではマスク絶縁膜１０も除去されるので、エッチバックの後には、ホールＨ１の底面に、ダミーワード線ＤＷＬを挟んで隣接する２つの不純物拡散層３ｂそれぞれの上面が露出する。一方、キャップ絶縁膜６もその一部が除去されるが、厚く形成されているためにすべては除去されず、エッチバックの後にも残存する。なお、サイドウォール絶縁膜２１は、次の工程で形成するポリシリコン２２と不純物拡散層３ａ（層間膜フィン２０ａの直下にある不純物拡散層３。図９（ｄ）参照）との間の絶縁を確保する役割を果たす。

次に、図１０に示すように、層間膜フィン２０ａの全体を覆う膜厚でポリシリコン２２を成膜する。そして、ポリシリコン２２の上面が層間膜フィン２０ａの上面とビット線構造体ＢＬＳの上面（ビット線ハードマスク膜１４の上面）との間に位置する程度まで、ポリシリコン２２のエッチバックを行う。このエッチバックにより、図１１に示すように、層間膜フィン２０ａの上端がポリシリコン２２の上面から突出し、ポリシリコン２２は溝Ｔ３内に埋設された状態となる。以下では、こうして溝Ｔ３内に埋設されたポリシリコン２２をポリシリコン埋設体２２ａと称する。層間膜フィン２０ａのうちポリシリコン埋設体２２ａの上面から突出する部分の高さＬ４は、１００ｎｍとすることが好適である。

次に、図１２に示すように、ポリシリコン埋設体２２ａの上面から突出している層間膜フィン２０ａの全体を覆うシリコン窒化膜５１を成膜する。このときの成膜量は、溝Ｔ３の上方に凹部Ｃ１が形成される程度とし、さらに、後の工程で形成する溝Ｔ４（図１４参照）の幅の設計値に応じて適宜調節することが好ましい。

続いて、シリコン窒化膜５１をエッチバックすることにより、ポリシリコン埋設体２２ａの上側に露出している溝Ｔ３の両内側壁を覆うサイドウォール絶縁膜５１ａ（第１のサイドウォール絶縁膜）を形成する。これにより、溝Ｔ３の両内側壁間に溝Ｔ４ａが形成される。サイドウォール絶縁膜５１ａのｘ方向の幅Ｌ５は６０ｎｍとし、溝Ｔ４ａはポリシリコン埋設体２２ａの露出幅が４０ｎｍとなるように形成することが好ましい。

次に、図１４〜図１８に示すように、サイドウォール絶縁膜５１ａをマスクとする第１のエッチングによりポリシリコン埋設体２２ａをｘ方向に分割する（図１４）とともに、分割されたポリシリコン埋設体２２ａをｙ方向にさらに分割することにより複数の容量コンタクトプラグＣＰＬ（図１６）を形成し、第１のエッチングによって溝Ｔ３内に生ずる溝Ｔ４（図１４）、及び、層間膜フィン２０ａのうち少なくとも平面的に見てビット線構造体ＢＬＳと重ならない部分の少なくとも上部を選択的に除去することにより得られる空間（図１７に示すホールＨ２）のそれぞれを埋設する埋設窒化膜（シリコン窒化膜２３，２４）を形成し、さらに、複数の容量コンタクトプラグＣＰＬそれぞれの上面並びに埋設窒化膜の上面が露出した平面Ｓ１（図１８）を形成する。以下、順を追って詳しく説明する。

まず図１４に示すように、サイドウォール絶縁膜５１ａをマスクとする異方性条件のドライエッチングを用いてポリシリコン埋設体２２ａをエッチングすることにより、溝Ｔ３内に溝Ｔ４（第２の溝）を形成する。これにより、溝Ｔ３内のポリシリコン埋設体２２ａがｘ方向に２分割される。具体的には、溝Ｔ３のｘ方向の一端側の内側壁に接触する部分と、溝Ｔ３のｘ方向の他端側の内側壁に接触する部分とに分割される。この段階におけるポリシリコン埋設体２２ａは、図１４（ｃ）に示すように、まだｙ方向には分割されていない。

次に、図１５に示すように、上述した埋設窒化膜の一部をなすシリコン窒化膜２３と、反射防止膜５２とを順次成膜する。シリコン窒化膜２３の成膜量は、溝Ｔ４の全体がシリコン窒化膜２３によって埋設され、さらに、サイドウォール絶縁膜５１ａ及び層間膜フィン２０ａの上面がシリコン窒化膜２３によって覆われる程度とすることが好適である。また、反射防止膜５２としてはＢＡＲＣ(Bottom Anti-Reflective Coating)膜を用いることが好適である。

次に、サイドウォール絶縁膜５１ａ、シリコン窒化膜２３、層間膜フィン２０ａ、及びポリシリコン埋設体２２ａのそれぞれに対して第２のエッチングを行うことにより、図１６に示すように、ポリシリコン埋設体２２ａをｙ方向にも分割して複数の容量コンタクトプラグＣＰＬを形成するとともに、複数の容量コンタクトプラグＣＰＬそれぞれの上面、分離窒化膜２３ａ（エッチングされずに残ったシリコン窒化膜２３）の上面、層間膜フィン２０ａの上面、及びビット線構造体ＢＬＳの上面（ビット線ハードマスク膜１４の上面）が露出した平面Ｓ２（第２の平面）を得る。

続いて、図１７に示すように、平面Ｓ２に露出した層間膜フィン２０ａを選択的に除去する。具体的には、シリコン酸化膜のシリコン窒化膜及びポリシリコンに対する選択比が十分に大きい条件でエッチングを行うことにより、実質的に層間膜フィン２０ａのみをエッチングする。これにより、平面Ｓ２にホールＨ２（層間膜フィンホール）が形成される。このときのエッチング量は、ホールＨ２の底面が後述する容量コンタクトパッド２５形成用のホールＨ３（図１９参照）の底面より低い位置（半導体基板２に近い位置）に位置するように設定することが好ましい。一例では、ホールＨ２の深さＬ７を５０ｎｍ〜４００ｎｍとすればよい。

次に、図１８に示すように、ホールＨ２を埋設する膜厚で、上述した埋設窒化膜の残部をなすシリコン窒化膜２４を成膜する。そして、シリコン窒化膜２４のエッチバックを行うことにより、シリコン窒化膜２４のうち平面Ｓ２上に成膜された部分を除去する。これにより、ホールＨ２に窒化膜フィン２４ａが埋設される。別の言い方をすれば、複数の層間膜フィン２０ａそれぞれの上部が窒化膜フィン２４ａに置き換えられる。また、複数の容量コンタクトプラグＣＰＬそれぞれの上面、分離窒化膜２３ａの上面、窒化膜フィン２４ａの上面、ビット線構造体ＢＬＳの上面（ビット線ハードマスク膜１４の上面）が露出した平面Ｓ１（第１の平面）が得られる。

次に、平面Ｓ１に露出した容量コンタクトプラグＣＰＬを選択的に除去することにより、図１９に示すように、平面Ｓ１にホールＨ３を形成する。具体的には、ポリシリコンのシリコン窒化膜に対する選択比が十分に大きい条件でエッチングを行うことにより、実質的に容量コンタクトプラグＣＰＬのみをエッチングする。

次に、ホールＨ３を埋設する膜厚で、タングステンなどの容量コンタクトパッド材料を成膜する。そして、ＣＭＰ法による研磨などの方法により、容量コンタクトパッド材料のうち平面Ｓ１上に成膜された部分を除去する。これにより、図２０に示すように、ホールＨ３に容量コンタクトパッド２５が埋設される。別の言い方をすれば、複数の容量コンタクトプラグＣＰＬそれぞれについて、窒化膜フィン２４ａの下面より平面Ｓ１に近い位置にある部分が容量コンタクトパッド２５に置き換えられる。

次に、図２１に示すように、平面Ｓ１上に、シリコン窒化膜からなるストッパー絶縁膜３０と、シリコン酸化膜からなる層間絶縁膜３１とを順次成膜する。続いて、図１に示した下部電極３２の形成領域を露出させる開口部を有するマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして用いるドライエッチングにより、層間絶縁膜３１及びストッパー絶縁膜３０を順次エッチングする。これにより、容量コンタクトパッド２５ごとに設けられ、それぞれの底面に対応する容量コンタクトパッド２５が露出するように層間絶縁膜３１及びストッパー絶縁膜３０を貫通する複数のホールＨ４（シリンダーホール）が形成される。

なお、ホールＨ４を形成するための上記エッチングは、容量コンタクトパッド２５を確実に露出させるため、ストッパー絶縁膜３０だけでなく、その下にあるシリコン窒化膜（具体的には、サイドウォール絶縁膜２１、分離窒化膜２３ａ、及び窒化膜フィン２４ａ）もある程度エッチングされるように実行する。したがって、図２１に示すように、ホールＨ４の底部には、容量コンタクトパッド２５と同じ高さに位置するホールＨ４ａが形成される。また、エッチングの後には、ホールＨ４内に残るエッチング残渣を除去するため、ＨＦ（フッ化水素酸）薬液によるウエット処理を行う。

ここで、本発明の背景技術による半導体装置の製造方法の課題について、図２７〜図３１を参照しながら説明する。なお、以下で説明する半導体装置１００の製造方法は、本願の出願時点で公知になっているものではない。

半導体装置１００の製造方法は、層間膜フィン２０ａの上部を窒化膜フィン２４ａに置き換える工程を含まない点で、図４〜図２１を参照して説明した半導体装置１の製造方法と相違する。図２７には、半導体装置１００の製造方法において複数のホールＨ４の形成までの一連の工程を実行した状態（ＨＦ薬液によるウエット処理が終了した状態）を示しているが、上記のように層間膜フィン２０ａの上部を窒化膜フィン２４ａに置き換える工程が含まれないことから、図２７では層間膜フィン２０ａとストッパー絶縁膜３０とが直接接している。

半導体装置１００の製造工程では、図２７の状態が得られた後、窒化チタンなどの導電膜を成膜し、ホールＨ４の上方に形成された部分のみを除去する。これにより、図２８に示すように、ホールＨ４ごとに設けられ、それぞれ対応するホールＨ４の内面を覆う複数の下部電極３２が形成される。

図２７及び図２８の例では、ホールＨ４の底面に露出しているのは、容量コンタクトパッド２５の他には分離窒化膜２３ａのみである。シリコン窒化膜にはＨＦ薬液の作用が及ばないので、ホールＨ４を形成するためのドライエッチングを行った後にＨＦ薬液によるウエット処理を行っても特に問題は発生せず、図２８に示すように、互いに絶縁分離された状態の複数の下部電極３２を得ることができる。

しかし、実際の工程では、ホールＨ４の位置が必ずしも図２７〜図２８のようにはならず、目ズレが発生する可能性がある。図２９〜図３１には、ホールＨ４に目ズレが発生した場合の例を示している。図２９は、ホールＨ４を形成するためのドライエッチングが終了した状態、図３０は、さらにＨＦ薬液によるウエット処理を行った状態、図３１は、さらに下部電極３２の形成を行った状態を示している。

ホールＨ４の配置及び目ズレの程度によっては、図２９に示すように、隣接するホールＨ４の下部に共通の層間膜フィン２０ａが露出する場合がある。この状態でＨＦ薬液によるウエット処理を行うと、シリコン酸化膜である層間膜フィン２０ａがＨＦ薬液によって浸食されることから、図３０に示すように、隣接するホールＨ４を下方で接続するホールＨ４ｂが形成されてしまう。その後、下部電極３２の形成を行うと、図３１に示すようにホールＨ４ｂ内に導電膜３２ａが形成され、この導電膜３２ａを介して、隣接する下部電極３２が導通してしまう。つまり、隣接する下部電極３２が短絡してしまうことになるので、改良が必要とされている。

半導体装置１の製造方法の説明に戻る。半導体装置１では、図２１にも示すように、層間膜フィン２０ａの上部が窒化膜フィン２４ａに置き換えられている。したがって、もし仮にホールＨ４に図２９と同様の目ズレが発生し、図２１に示すように隣接するホールＨ４の下部に共通の窒化膜フィン２４ａが露出する状態になったとしても、ＨＦ薬液によるウエット処理の後、図３０に示したようなホールＨ４ｂが形成されることはなく、隣接する下部電極３２が短絡されてしまうこともない。つまり、半導体装置１の製造方法は、ホールＨ４ｂ内の導電膜３２ａを通じて隣接する下部電極３２が短絡されてしまうことのないよう、半導体装置１００の製造方法を改良したものとなっている。

ＨＦ薬液によるウエット処理を行った後には、図２７を参照して説明した工程と同様に、窒化チタンなどの導電膜を成膜し、ホールＨ４の上方に形成された部分のみを除去する。これにより、図２２に示すように、ホールＨ４ごとに設けられ、それぞれ対応するホールＨ４の内面を覆う複数の下部電極３２が形成される。

その後、再度ＨＦ薬液によるウエット処理を行うことにより残っている層間絶縁膜３１をすべて除去し、複数の下部電極３２のそれぞれを露出させる。そして、図１に示したように、複数の下部電極３２のそれぞれを覆う容量絶縁膜３３と、この容量絶縁膜３３を介して複数の下部電極３２のそれぞれと対向する上部電極３４とを順次形成する。これにより、それぞれ複数の下部電極３２を一方の電極とし、上部電極３４を他方の電極とする複数のキャパシタＣが形成され、一連の製造工程が終了する。

以上説明したように、本実施の形態による半導体装置の製造方法によれば、平面Ｓ２の形成後に残存する層間膜フィン２０ａの上部をシリコン窒化膜（窒化膜フィン２４ａ）で置き換えてからホールＨ４の形成を行っているので、ホールＨ４を形成する際にＨＦ薬液によるウエット処理を行ったとしても、それによって層間膜フィン２０ａが削られてしまうことを防止できる。その結果、ホールＨ４の底面に不要なホールＨ４ｂが形成されてしまうことを防止でき、さらに、このホールＨ４ｂがあることによって、隣接するセルキャパシタＣの下部電極３２間に短絡が発生してしまうことも防止できる。

次に、本発明の第２の実施の形態による半導体装置の製造方法について説明する。本製造方法は、層間膜フィン２０ａの上部を窒化膜フィン２４ａで置き換えるタイミングの点で、第１の実施の形態による半導体装置の製造方法と相違する。その他の点では第１の実施の形態による半導体装置の製造方法と同様であるので、以下では相違点を中心に説明する。

まず、図１３までの工程を、第１の実施の形態による半導体装置の製造方法と同様に実施する。図１３の状態が得られたら、次に、図２３に示すように、層間膜フィン２０ａを選択的に除去する。具体的には、シリコン酸化膜のシリコン窒化膜及びポリシリコンに対する選択比が大きい条件でエッチングを行うことにより、実質的に層間膜フィン２０ａのみをエッチングする。これにより、層間膜フィン２０ａの上面（サイドウォール絶縁膜２１の間）に溝Ｔ５（第３の溝）が形成される。このときのエッチング量は、溝Ｔ５の底面が、図１９に示した容量コンタクトパッド２５形成用のホールＨ３の底面より低い位置に位置するように設定することが好ましい。一例では、溝Ｔ５の深さＬ８を５０ｎｍ〜４００ｎｍとすればよい。

次に、図２４に示すように、サイドウォール絶縁膜５１ａをマスクとする異方性条件のドライエッチングを用いてポリシリコン埋設体２２ａをエッチングする。これにより、第１の実施の形態と同様、溝Ｔ３内に溝Ｔ４が形成され、溝Ｔ３内のポリシリコン埋設体２２ａがｘ方向に２分割される。

次に、図２５に示すように、溝Ｔ４，Ｔ５それぞれの全体を埋設し、かつ、サイドウォール絶縁膜５１ａ及び層間膜フィン２０ａの上面を覆う程度の膜厚でシリコン窒化膜２３（埋設窒化膜）を成膜し、さらに、ＢＡＲＣ膜である反射防止膜５２を成膜する。

続いて、サイドウォール絶縁膜５１ａ、シリコン窒化膜２３、及びポリシリコン埋設体２２ａのそれぞれに対して第３のエッチングを行うことにより、図２６に示すように、ポリシリコン埋設体２２ａをｙ方向にも分割して複数の容量コンタクトプラグＣＰＬを形成するとともに、複数の容量コンタクトプラグＣＰＬそれぞれの上面、シリコン窒化膜２３の上面、ビット線構造体ＢＬＳの上面（ビット線ハードマスク膜１４の上面）が露出した平面Ｓ１（第１の平面）を得る。残ったシリコン窒化膜２３のうち、溝Ｔ４内に残った部分は分離窒化膜２３ａとなり、溝Ｔ５内に残った部分は窒化膜フィン２３ｂとなる。

図２６の状態における半導体装置１は、図１８に示した第１の実施の形態による半導体装置１の状態と比較すると、窒化膜フィン２４ａが窒化膜フィン２３ｂに置き換えられている他は、全く同じである。そして、窒化膜フィン２４ａと窒化膜フィン２３ｂはともにシリコン窒化膜であるから、この違いも実質的な違いではない。また、図２６の状態が得られた後には、第１の実施の形態で説明した図１９以降の工程と同様の工程により、半導体装置１の製造が進められる。したがって、本実施の形態による半導体装置の製造方法によっても、層間膜フィン２０ａの上部をシリコン窒化膜（窒化膜フィン２３ｂ）で置き換えてからホールＨ４の形成を行うことが実現されることになる。

以上説明したように、本実施の形態による半導体装置の製造方法によっても、層間膜フィン２０ａの上部をシリコン窒化膜（窒化膜フィン２３ｂ）で置き換えてからホールＨ４の形成を行うことになるので、ホールＨ４を形成する際にＨＦ薬液によるウエット処理を行ったとしても、それによって層間膜フィン２０ａが削られてしまうことを防止できる。その結果、ホールＨ４の底面に不要なホールＨ４ｂが形成されてしまうことを防止でき、さらに、このホールＨ４ｂがあることによって、隣接するセルキャパシタＣの下部電極３２間に短絡が発生してしまうことも防止できる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体装置
２ 半導体基板
２Ｐ 半導体ピラー
３，３ａ，３ｂ 不純物拡散層
４ ゲート絶縁膜
５ 導電膜
５ａ ゲートトレンチ
６ キャップ絶縁膜
１０ マスク絶縁膜
１１ ポリシリコン膜
１２ 窒化タングステン膜
１３ タングステン膜
１４ ビット線ハードマスク膜
１５ サイドウォール絶縁膜
２０ 層間酸化膜
２０ａ 層間膜フィン
２１ サイドウォール絶縁膜
２２ ポリシリコン
２２ａ ポリシリコン埋設体
２３，２４ シリコン窒化膜
２３ａ 分離窒化膜
２３ｂ 窒化膜フィン
２４ａ 窒化膜フィン
２５ 容量コンタクトパッド
３０ ストッパー絶縁膜
３１ 層間絶縁膜
３２ 下部電極
３２ａ 導電膜
３３ 容量絶縁膜
３４ 上部電極
５０ フォトレジスト
５１ シリコン窒化膜
５１ａ サイドウォール絶縁膜
５２ 反射防止膜
ＢＬ ビット線
ＢＬＳ ビット線構造体
Ｃ セルキャパシタ
Ｃ１ 凹部
ＣＰＬ 容量コンタクトプラグ
ＤＷＬ ダミーワード線
Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ４ａ，Ｈ４ｂ ホール
Ｉ 素子分離用絶縁膜
Ｉｐ 絶縁膜ピラー
Ｋ 素子形成領域
Ｓ１，Ｓ２ 平面
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ４ａ，Ｔ５ 溝
Ｔｒ セルトランジスタ
ＷＬ ワード線

Claims (8)

1. 半導体基板の主面に、該主面内の第１の方向に延在するビット線、及び、該ビット線の上面及び側面を覆う保護絶縁膜からなるビット線構造体を形成する工程と、
   前記ビット線構造体の上面より高い位置に上面を有する層間酸化膜を形成する工程と、
   前記層間酸化膜を貫通し、前記第１の方向と交差する前記主面内の第２の方向に延在し、かつ、下端の幅より上端の幅が広い第１の溝を形成する工程と、
   前記第１の溝の内部に、前記第１の溝の上端より低い位置に上面を有するポリシリコン埋設体を埋設する工程と、
   前記ポリシリコン埋設体の上側に露出している前記第１の溝の両内側壁を覆う第１のサイドウォール絶縁膜を形成する工程と、
   前記第１のサイドウォール絶縁膜をマスクとする第１のエッチングにより前記ポリシリコン埋設体を前記第１の方向に分割するとともに、分割された前記ポリシリコン埋設体を前記第２の方向にさらに分割することにより複数の容量コンタクトプラグを形成し、前記第１のエッチングによって前記第１の溝内に生ずる第２の溝、及び、前記層間酸化膜のうち少なくとも平面的に見て前記ビット線構造体と重ならない部分の少なくとも上部を選択的に除去することにより得られる空間のそれぞれを埋設する埋設窒化膜を形成し、さらに、前記複数の容量コンタクトプラグそれぞれの上面並びに前記埋設窒化膜の上面が露出した第１の平面を形成する工程と、
   前記複数の容量コンタクトプラグそれぞれについて、前記埋設窒化膜のうち前記空間内に埋め込まれた部分の下面より前記第１の平面に近い位置にある部分を容量コンタクトパッドにより置き換える工程と、
   前記第１の平面上にストッパー絶縁膜及び層間絶縁膜を順次成膜する工程と、
   前記容量コンタクトパッドごとに設けられ、それぞれの底面に対応する前記容量コンタクトパッドが露出するように前記層間絶縁膜及び前記ストッパー絶縁膜を貫通する複数のシリンダーホールを形成する工程と、
   前記複数のシリンダーホールそれぞれの内部に設けられ、下部で対応する前記容量コンタクトパッドに接続される複数の下部電極を形成する工程と、
   容量絶縁膜を介して前記複数の下部電極のそれぞれと対向する上部電極を形成することにより、それぞれ前記複数の下部電極を一方の電極とし、前記上部電極を他方の電極とする複数のキャパシタを形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
2. 前記複数のシリンダーホールを形成する工程は、ＨＦ薬液によるウエット処理を実施する工程を含む
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記複数の容量コンタクトプラグ及び前記埋設窒化膜のそれぞれを形成し、さらに前記第１の平面を得る工程は、
   前記第１のエッチングを行うことにより、前記ポリシリコン埋設体を前記第１の方向に分割する工程と、
   前記第１のエッチングを実施した後、前記埋設窒化膜の一部を成膜することにより、前記第２の溝に前記埋設窒化膜を埋設する工程と、
   前記第１のサイドウォール絶縁膜、前記埋設窒化膜、前記層間酸化膜、及び前記ポリシリコン埋設体のそれぞれに対して第２のエッチングを行うことにより、前記複数の容量コンタクトプラグを形成するとともに、前記複数の容量コンタクトプラグそれぞれの上面、前記埋設窒化膜の上面、前記層間酸化膜の上面、及び前記ビット線構造体の上面が露出した第２の平面を得る工程と、
   前記第２の平面に露出した前記層間酸化膜を選択的に除去することにより、前記第２の平面に前記空間を構成する層間膜フィンホールを形成する工程と、
   前記層間膜フィンホールを形成した後に前記埋設窒化膜の残部を成膜することにより、前記層間膜フィンホールに前記埋設窒化膜を埋設する工程と、
   前記埋設窒化膜のうち前記第２の平面上に成膜された部分を除去することにより、前記第１の平面を得る工程とを有する
   ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記複数の容量コンタクトプラグ及び前記埋設窒化膜のそれぞれを形成し、さらに前記第１の平面を得る工程は、
   前記層間酸化膜を選択的に除去することにより、前記空間を構成する第３の溝を形成する工程と、
   前記第３の溝を形成した後、前記第１のエッチングを行うことにより、前記ポリシリコン埋設体を前記第１の方向に分割する工程と、
   前記第１のエッチングを実施した後、前記埋設窒化膜を成膜することにより、前記第２及び第３の溝のそれぞれに前記埋設窒化膜を埋設する工程と、
   前記第１のサイドウォール絶縁膜、前記埋設窒化膜、及び前記ポリシリコン埋設体のそれぞれに対して第３のエッチングを行うことにより、前記複数の容量コンタクトプラグを形成するとともに、前記第１の平面を得る工程とを有する
   ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
5. 前記半導体基板のうち前記主面に接する部分に不純物拡散層を形成する工程と、
   それぞれ前記第２の方向に延在し、かつ並べて配置される第１乃至第５のゲートトレンチを前記半導体基板に形成することにより、前記不純物拡散層を、前記第１のゲートトレンチと前記第２のゲートトレンチの間に位置する第１の不純物拡散層、前記第４のゲートトレンチと前記第５のゲートトレンチの間に位置する第２の不純物拡散層、前記第１のゲートトレンチを挟んで前記第１の不純物拡散層の反対側に位置する第３の不純物拡散層、前記第２のゲートトレンチを挟んで前記第１の不純物拡散層の反対側に位置する第４の不純物拡散層、前記第４のゲートトレンチを挟んで前記第２の不純物拡散層の反対側に位置する第５の不純物拡散層、及び、前記第５のゲートトレンチを挟んで前記第１の不純物拡散層の反対側に位置する第６の不純物拡散層に分割する工程と、
   前記第１乃至第５のゲートトレンチそれぞれの下部にゲート絶縁膜を介して導電膜を埋設することにより、前記第１の不純物拡散層をソース／ドレインの一方とし、前記第３の不純物拡散層をソース／ドレインの他方とし、前記第１のゲートトレンチに埋設された前記導電膜をゲート電極とする第１のトランジスタと、前記第１の不純物拡散層をソース／ドレインの一方とし、前記第４の不純物拡散層をソース／ドレインの他方とし、前記第２のゲートトレンチに埋設された前記導電膜をゲート電極とする第２のトランジスタと、前記第２の不純物拡散層をソース／ドレインの一方とし、前記第５の不純物拡散層をソース／ドレインの他方とし、前記第４のゲートトレンチに埋設された前記導電膜をゲート電極とする第３のトランジスタと、前記第２の不純物拡散層をソース／ドレインの一方とし、前記第６の不純物拡散層をソース／ドレインの他方とし、前記第５のゲートトレンチに埋設された前記導電膜をゲート電極とする第４のトランジスタとを形成する工程とをさらに備え、
   前記第１の溝の一方の内側壁を覆うように形成された前記容量コンタクトプラグの下面は前記第４の不純物拡散層に接続され、
   前記第１の溝の他方の内側壁を覆うように形成された前記容量コンタクトプラグの下面は前記第５の不純物拡散層に接続される
   ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
6. 前記ビット線構造体を形成する工程では、それぞれ第１及び第２のビット線を含む第１及び第２のビット線構造体が形成され、
   前記第１の不純物拡散層は前記第１のビット線の下面に接続され、
   前記第２の不純物拡散層は前記第２のビット線の下面に接続される
   ことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記複数のキャパシタは、前記第３の不純物拡散層と電気的に接続される前記下部電極を有する第１のキャパシタ、前記第４の不純物拡散層と電気的に接続される前記下部電極を有する第２のキャパシタ、前記第５の不純物拡散層と電気的に接続される前記下部電極を有する第３のキャパシタ、前記第６の不純物拡散層と電気的に接続される前記下部電極を有する第４のキャパシタを含む
   ことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
8. 前記第１の溝の内部に前記ポリシリコン埋設体を埋設する前に、第１の溝の両内側壁に第２のサイドウォール絶縁膜を形成する工程をさらに備える
   ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。

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