JP2014531744A - シリサイドギャップ薄膜トランジスタ - Google Patents

Abstract

本開示は、薄膜トランジスタデバイスを製造するためのシステム、方法、及び装置を提供する。一態様では、基板表面の上にシリコン層を含む基板が提供される。金属層が、シリコン層の上に形成される。第一誘電体層が、金属層、及び基板表面の露出された領域の上に形成される。金属層及びシリコン層が処理され、金属層は、シリコン層と反応して、シリサイド層、及び、シリサイド層と誘電体層との間にギャップを形成する。アモルファスシリコン層が、第一誘電体層の上に形成される。アモルファスシリコン層は、加熱され、冷却される。基板表面を覆うアモルファスシリコン層は、ギャップを覆うアモルファスシリコン層よりも速い速度で冷却する。

Description

本開示は、２０１１年８月２４日に出願した、「シリサイドギャップ薄膜トランジスタ」という名称の米国特許出願第１３／２１７，１７７号（代理人整理番号ＱＵＡＬＰ０５５／１０００８５）の優先権を主張するものである。この先願の全ては、参照により本開示に組み込まれる。

本開示は、一般的に、薄膜トランジスタデバイス、より具体的には薄膜トランジスタデバイスの製造方法に関する。

電気機械システムは、電気的要素および機械的要素、アクチュエータ、トランスデューサ、センサ、光学部品（たとえば鏡）、ならびに電子部品を有するデバイスを含む。電気機械システムは、マイクロスケールおよびナノスケールを含むがこれらに限定されない、さまざまなスケールで製造可能である。たとえば、マイクロ電気機械システム（ＭＥＭＳ）デバイスは、約１ミクロンから数百ミクロン以上の範囲にわたるサイズを有する構造を含むことができる。ナノ電気機械システム（ＮＥＭＳ）デバイスは、たとえば数百ナノメートルより小さいサイズを含む、１ミクロンより小さいサイズを有する構造を含むことができる。電気機械的要素は、堆積、エッチング、リソグラフィ、ならびに／あるいは基板および／もしくは堆積材料層の一部をエッチング除去する、または層を追加して、電気デバイスおよび電気機械的デバイスを形成する他のマイクロマシニングプロセスを使用して、作製可能である。

ＥＭＳの１種は干渉変調器（ＩＭＯＤ）と呼ばれる。本明細書で使用される干渉変調器または干渉光変調器という用語は、光学的干渉の原理を使用して光を選択的に吸収かつ／または反射するデバイスを指す。いくつかの実装形態では、干渉変調器は、１対の導電性プレートを含むことができ、そのうちの一方または両方は、全体的または部分的に透明かつ／または反射性であってもよく、適切な電気信号の印加により相対運動が可能である。ある実装形態では、一方のプレートは、基板に堆積された固定層を含むことができ、他方のプレートは、エアギャップによって固定層から分離された反射膜を含むことができる。一方のプレートのもう１つのプレートに対する位置は、干渉変調器に入射する光の光学的干渉を変化させることができる。干渉変調器デバイスは、広範囲の用途を有し、既存の製品の改良および新製品、特に表示機能を有する製品の開発での使用が予想されている。

ハードウェア及びデータ処理装置は、電気機械システムと関連し得る。このようなハードウェア及びデータ処理装置は、薄膜トランジスタ（ＴＦＴ）デバイスを含み得る。ＴＦＴデバイスは、半導体材料において、ソース領域、ドレイン領域、及びチャネル領域を含む。

本開示のシステム、方法、およびデバイスはそれぞれ、いくつかの革新的な態様を有し、そのいずれも、本明細書で開示される望ましい属性に単独で寄与するものではない。

本開示で説明される主題の一つの革新的態様は、薄膜トランジスタ（ＴＦＴ）デバイスの製造方法において実施され得る。表面を有する基板は、基板表面の領域上に第一シリコン層含み得、第一シリコン層は、露出された基板表面の領域を残す。第一金属層は、第一シリコン層の上に形成され得る。第一誘電体層は、第一金属層、及び基板表面の露出された領域の上に形成され得る。第一金属層及び第一シリコン層は、処理され得、第一金属層を第一シリコン層と反応させ、第一シリサイド層、及び、第一シリサイド層と第一誘電体層との間に第一ギャップを形成する。アモルファスシリコン層は、第一誘電体層の上に形成され得、アモルファスシリコン層は、第一シリコン領域、及び、基板表面の露出された領域を覆う第二シリコン領域、及び、第一ギャップを覆う第三シリコン領域を含み、第三シリコン領域は、第一シリコン領域と第二シリコン領域との間にある。アモルファスシリコン層は、加熱され得、冷却され得る。第一シリコン領域及び第二シリコン領域は、第三シリコン領域よりも速い速度で冷却し得る。

いくつかの実施形態では、第一金属層は、チタン、ニッケル、モリブデン、タンタル、タングステン、プラチナ、又はコバルトを含む。いくつかの実施形態では、第三シリコン領域は、単一のシリコン粒子（ｓｉｎｇｌｅ ｓｉｌｉｃｏｎ ｇｒａｉｎ）又は複数のシリコン粒子を含み得、第一シリコン領域及び第二シリコン領域は、アモルファスシリコン、又は、第三シリコン領域における単一のシリコン粒子若しくは複数のシリコン粒子よりも小さい複数のシリコン粒子を含み得る。いくつかの実施形態では、第一シリサイド層と第一誘電体層との間の第一ギャップは、真空ギャップであり得る。

また、本開示で説明される主題の他の一つの革新的態様は、薄膜トランジスタ（ＴＦＴ）デバイスの製造方法において実施され得る。表面を有する基板は、基板の表面の領域上にシリコン層を含み得、シリコン層は露出された基板表面の領域を残す。金属層は、シリコン層の上に形成され得る。金属層及びシリコン層の一部は、基板表面の一部を露出するための除去され得る。誘電体層は、金属層、基板表面の露出された領域、及び基板表面の露出された部分の上に形成され得る。金属層及びシリコン層は処理され得、金属層をシリコン層と反応させ、シリサイド層、及びシリサイド層と誘電体層との間のギャップを形成する。アモルファスシリコン層は、誘電体層上に形成され得、アモルファスシリコン層は、第一シリコン領域、基板表面の露出された領域を覆う第二シリコン領域、及びギャップを覆う第三シリコン領域を含み、第三シリコン領域は、第一シリコン領域と第二シリコン領域との間にある。アモルファスシリコン層は、加熱され得、冷却され得る。第一シリコン領域及び第二シリコン領域は、第三シリコン領域よりも速い速度で冷却し得る。

いくつかの実施形態では、金属層は、チタン、ニッケル、モリブデン、タンタル、タングステン、プラチナ、又はコバルトを含む。いくつかの実施形態では、第三シリコン領域は、単一のシリコン粒子、又は複数のシリコン粒子を含み得、第一シリコン領域及び第二シリコン領域は、アモルファスシリコン、又は、第三シリコン領域における単一のシリコン粒子若しくは複数のシリコン粒子よりも小さな複数のシリコン粒子を含み得る。

また、本開示で説明される主題の他の一つの革新的態様は、装置において実施され得る。装置は、基板表面と関連する第一シリサイド層を備える表面を有する基板を含み得る。第一誘電体層の少なくとも一部は、基板表面の上であり得る。第一真空ギャップは、第一シリサイド層と第一誘電体層との間であり得る。シリコン層は、第一誘電体層の上であり得、シリコン層は、第一シリコン領域、第二シリコン領域、及び第三シリコン領域を含む。第三シリコン領域は、第一真空ギャップを覆い得、且つ第一シリコン領域と第二シリコン領域との間であり得る。第三シリコン領域は、単一のシリコン粒子又は複数のシリコン粒子を含み得、第一シリコン領域及び第二シリコン領域は、アモルファスシリコン、又は、第三シリコン領域における単一のシリコン粒子若しくは複数のシリコン粒子よりも小さな複数のシリコン粒子を含み得る。

いくつかの実施形態では、第一シリサイド層は、チタンシリサイド、ニッケルシリサイド、モリブデンシリサイド、タンタルシリサイド、タングステンシリサイド、プラチナシリサイド、又はコバルトシリサイドであり得る。いくつかの実施形態では、第一真空ギャップの厚さは、大気圧の変化に起因して、増加又は減少するように構成され得る。いくつかの実施形態では、装置は、絶対圧力示度（ａｂｓｏｌｕｔｅ ｐｒｅｓｓｕｒｅ ｒｅａｄｉｎｇ）を生成するように構成され得る。いくつかの実施形態では、絶対圧力示度は、第一シリサイド層に固定電位を印加し、第一シリコン領域と第二シリコン領域との間の電流の流れを決定することによって生成され得る。

本明細書に記載されている主題の１つまたは複数の実装形態の詳細を、添付の図面および以下の説明で説明する。本開示で提供される実施例は、主に電気機械システム（ＥＭＳ）及びマイクロ電気機械システム（ＭＥＭＳ）系ディスプレイの観点から説明されるが、本明細書で提供される概念は、液晶ディスプレイ、有機発光ダイオード（“ＯＬＥＤ”）及びフィールドエミッションディスプレイ等の他のタイプのディスプレイに適用され得る。その他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかとなるであろう。以下の図の相対的寸法が縮尺通りに描かれていない場合があることに留意されたい。

干渉変調器（ＩＭＯＤ）ディスプレイデバイスの一連の画素のうちの２つの隣接する画素を示す等角図の一例である。 ３×３干渉変調器ディスプレイを組み込んだ電子デバイスを示すシステムブロック図の一例である。 図１の干渉変調器のための可動反射層位置対印加電圧を示すグラフの一例である。 種々のコモン電圧およびセグメント電圧が印加されたときの干渉変調器の種々の状態を示す表の一例である。 図２の３×３干渉変調器ディスプレイにおけるディスプレイデータのフレームを示す図の一例である。 図５Ａに示されるディスプレイデータのフレームを記述するために使用されうるコモン信号およびセグメント信号のためのタイミング図の一例である。 図１の干渉変調器ディスプレイの部分断面図の一例である。 干渉変調器のさまざまな実装形態の断面図の一例である。 干渉変調器のさまざまな実装形態の断面図の一例である。 干渉変調器のさまざまな実装形態の断面図の一例である。 干渉変調器のさまざまな実装形態の断面図の一例である。 干渉変調器の製造プロセスを示す流れ図の一例である。 干渉変調器を作製する方法における種々の段階の断面概略図の一例である。 干渉変調器を作製する方法における種々の段階の断面概略図の一例である。 干渉変調器を作製する方法における種々の段階の断面概略図の一例である。 干渉変調器を作製する方法における種々の段階の断面概略図の一例である。 干渉変調器を作製する方法における種々の段階の断面概略図の一例である。 薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示す。 薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示す。 薄膜トランジスタデバイスの製造方法における様々な段階の概略図の一例を示す。 薄膜トランジスタデバイスの製造方法における様々な段階の概略図の一例を示す。 薄膜トランジスタデバイスの製造方法における様々な段階の概略図の一例を示す。 薄膜トランジスタデバイスの製造方法における様々な段階の概略図の一例を示す。 薄膜トランジスタデバイスの製造方法における様々な段階の概略図の一例を示す。 薄膜トランジスタデバイスの製造プロセスを示す流れ図の一例を示す。 薄膜トランジスタデバイスの製造プロセスを示す流れ図の一例を示す。 部分的に製造された薄膜トランジスタデバイスの断面概略図の一例を示す。 薄膜トランジスタデバイスの製造プロセスを示す流れ図の一例を示す。 部分的に製造された薄膜トランジスタデバイスの断面概略図の一例を示す。 薄膜トランジスタデバイスの製造プロセスを示す流れ図の一例を示す。 複数の干渉変調器を含むディスプレイデバイスを示すシステムブロック図の一例である。 複数の干渉変調器を含むディスプレイデバイスを示すシステムブロック図の一例である。

種々の図面における同じ参照符号および名称は、同じ要素を示す。

以下の詳細な説明は、本開示の革新的な態様を説明することを目的として、ある特定の実装形態を対象とする。しかし、当業者は、本明細書における教示が、多数の異なる方法で適用されうることを了承するであろう。説明する実装形態は、動いていようと（たとえばビデオ）静止していようと（たとえば静止画像）、および文字であろうと図であろうと絵であろうと、画像を表示するように構成され得るいかなるデバイス又はシステムでも実施されうる。より具体的には、説明された実装形態は、携帯電話、マルチメディアインターネットに対応したセルラー電話、携帯型テレビ受像機、無線デバイス、スマートフォン、ブルートゥース（登録商標）デバイス、携帯情報端末（ＰＤＡ）、無線電子メール受信機、ハンドヘルドコンピュータまたはポータブルコンピュータ、ネットブック、ノート型コンピュータ、スマートブック、タブレット、プリンタ、コピー機、スキャナ、ファクシミリデバイス、ＧＰＳ受信機／ナビゲータ、カメラ、ＭＰ３プレーヤ、カムコーダ、ゲーム機、腕時計、時計、計算機、テレビモニタ、フラットパネルディスプレイ、電子書籍端末（たとえば電子書籍リーダー）、コンピュータ用モニタ、自動車のディスプレイ（走行距離計及び速度計ディスプレイ等を含む）、（乗り物の後方監視カメラのディスプレイ等の）コックピット制御装置および／またはディスプレイ、カメラ視野のディスプレイ、電子写真、電子広告板または電光サイン、プロジェクタ、建築構造物、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダまたはカセットプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、駐車メーター、（電気機械システム（ＥＭＳ）、マイクロ電気機械システム（ＭＥＭＳ）、及び非ＭＥＭＳ用途等の）包装、芸術的構造（たとえば、宝石への画像の表示）、および様々なＥＭＳデバイスなどであるがこれらに限定されないさまざまな電子デバイスにおいて実施されうるか、または関連付けられうることが企図されている。本明細書における教示は、電子スイッチングデバイス、無線周波数フィルタ、センサ、加速度計、ジャイロスコープ、動き検知デバイス、磁力計、民生用電子機器の慣性構成要素、民生用電子機器製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動スキーム、製造プロセス、及び電子検査機器などであるがこれらに限定されない、ディスプレイ以外の用途でも使用されうる。したがって、当業者には容易に明らかであるように、本教示は、図のみに示されている実装形態に限定されるのではなく、代わりに広い適用可能性を有することを意図する。

本明細書で説明されたいくつかの実施形態は、薄膜トランジスタ（ＴＦＴ）デバイス、及びそれらの製造方法に関する。いくつかの実施形態では、シリサイドを形成する金属の層は、基板の上のシリコンの層の上に堆積される。例えば、シリサイドを形成する金属は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）、及びコバルト（Ｃｏ）を含む。誘電体層は、金属層及びシリコン層が基板と誘電体層との間に封入されるように、金属層及び基板の上に堆積される。金属層及びシリコン層が処理されるとき、金属層はシリコン層と反応し、シリサイド層を形成する。処理の間、シリサイドの形成によって消費される金属層の一部は、シリサイド層と誘電体層との間に真空ギャップを形成する。真空ギャップは、ＴＦＴデバイスのゲート絶縁物の一部を形成し得る。さらに、真空ギャップは、ＴＦＴデバイスの一部であるさらなる構造体の製造において役に有用であり得る。

例えば、本明細書で説明されるＴＦＴデバイスを製造するためのいくつかの実施形態では、基板が提供され得る。シリコン層は、基板表面の領域を覆い得、一以上の他の露出された基板表面の領域を残す。金属層は、シリコン層の上に形成され得る。第一誘電体層は、金属層、及び基板表面の露出された領域の上に形成され得る。金属層及びシリコン層は、金属層がシリコン層と反応し、シリサイド層、及び、シリサイド層と第一誘電体層との間のギャップを形成するように処理され得る。その後、アモルファスシリコン（ａ−Ｓｉ）層が、第一誘電体層の上に形成され得る。アモルファスシリコン層は、第一シリコン領域、及び、基板の露出された領域を覆う第二シリコン領域、及び、ギャップを覆う第三シリコン領域を含み得る。第三シリコン領域は、第一シリコン領域と第二シリコン領域との間である。その後、アモルファスシリコン層は、加熱され得、冷却され得る。いくつかの実施形態では、第一シリコン領域及び／又は第二シリコン領域は、第三シリコン領域よりも速い速度で冷却する。

いくつかの実施形態では、第一シリコン領域及び第二シリコン領域が、ＴＦＴデバイスのソース領域及びドレイン領域を形成し得、第三シリコン領域が、ＴＦＴデバイスのチャネル領域を形成し得、シリサイド層が、ＴＦＴデバイスのゲートを形成し得、且つギャップ及び第一誘電体層が、ＴＦＴデバイスのゲート絶縁物を形成し得る。さらなる操作が、ＴＦＴデバイスの製造を完了するために実施され得る。

本開示において説明する主題の特定の実装形態は、以下の潜在的な利点のうちの１つまたは複数を実現するために実施されうる。実装形態は、シリコンを空気又は真空ゲート絶縁物に組み込むＴＦＴデバイスを製造するために用いられ得、ＴＦＴデバイスの性能を向上し得る。このようなＴＦＴデバイスは、改善された電界効果移動度を有し得、それらをディスプレイデバイス技術のために有用にする。さらに、このようなＴＦＴデバイスにおける空気又は真空ゲート絶縁物は、デバイスの変動を引き起こし得る汚染物質又は残留物がないことがある。また、本方法の実装形態は、トップゲート型ＴＦＴデバイスを製造するために用いられ得る。ＴＦＴデバイスにおけるトップゲートは、ＴＦＴデバイスのゲート漏れ特性、及びゲート破壊特性を改善し得る。

さらに、実装形態は、絶対圧力センサーとして用いられ得る。感圧性ゲート絶縁物を備え、絶対圧力は、ＴＦＴデバイスを介して流れる電流に関連し得る。この方法で絶対圧力を決定することは、複雑な電気回路なしで実施され得る。

説明する実装形態を適用可能な適切なＥＭＳ又はＭＥＭＳデバイスの例は、反射型ディスプレイデバイスである。反射型ディスプレイデバイスは、光学的干渉の原理を使用して干渉変調器（ＩＭＯＤ）に入射する光を選択的に吸収かつ／または反射するようにＩＭＯＤを組み込むことができる。ＩＭＯＤは、吸収体と、この吸収体に対して可動な反射体と、吸収体と反射体の間に画定された光共振空洞とを含むことができる。反射体は、２つ以上の異なる位置に移動でき、これによって光共振空洞の大きさを変更でき、それにより干渉変調器の反射率に影響を及ぼす。ＩＭＯＤの反射スペクトルは、可視波長全体をシフトしてさまざまな色を生成可能なかなり幅広いスペクトルバンドをもたらすことができる。スペクトルバンドの位置は、光共振空洞の厚さを変更することによって、すなわち反射体の位置を変更することによって調節されうる。

図１は、干渉変調器（ＩＭＯＤ）ディスプレイデバイスの一連の画素のうちの２つの隣接する画素を示す等角図の一例を示す。ＩＭＯＤディスプレイデバイスは、１つまたは複数の干渉ＭＥＭＳディスプレイ素子を含む。これらのデバイスでは、ＭＥＭＳディスプレイ素子の画素は、明状態または暗状態のどちらかとなりうる。明（「緩和（ｒｅｌａｘｅｄ）」、「開」、または「オン」）状態では、ディスプレイ素子は、入射可視光の大部分をたとえばユーザに反射する。逆に、暗（「作動」、「閉」、または「オフ」）状態では、ディスプレイ素子は、入射可視光をほとんど反射しない。いくつかの実装形態では、オン状態およびオフ状態の光反射率特性は、逆にされうる。ＭＥＭＳ画素は、主に特定の波長で反射するように構成可能であり、黒色および白色に加えてカラー表示を可能にする。

ＩＭＯＤディスプレイデバイスは、ＩＭＯＤの行／列配列を含むことができる。各ＩＭＯＤは、エアギャップ（光学ギャップまたは光学空洞とも呼ばれる）を形成するように互いから可変かつ制御可能な距離に配置された１対の反射層すなわち可動反射層と固定部分反射層とを含むことができる。可動反射層は、少なくとも２つの位置の間で移動されうる。第１の位置すなわち緩和位置では、可動反射層は、固定部分反射層から比較的大きな距離に配置されうる。第２の位置すなわち作動位置では、可動反射層は、部分反射層により近く配置されうる。２つの層から反射する入射光は、可動反射層の位置に応じて強め合うように（ｃｏｎｓｔｒｕｃｔｉｖｅｌｙ）または弱め合うように（ｄｅｓｔｒｕｃｔｉｖｅｌｙ）干渉し、各画素について全体反射状態または非反射状態を作り出すことができる。いくつかの実装形態では、ＩＭＯＤは、作動されていないときにスペクトル内の光を反射する反射状態になってもよいし、作動されていないときに、可視範囲外の光（たとえば赤外光）を反射する暗状態になってもよい。しかし、他のいくつかの実装形態では、ＩＭＯＤは、作動されていないときは暗状態になり、作動されているときは反射状態になることができる。いくつかの実装形態では、印加電圧の導入により、画素を駆動して状態を変更させることができる。他のいくつかの実装形態では、電荷の印加により、画素を駆動して状態を変更させることができる。

図１の画素アレイの図示された部分は、２つの隣接する干渉変調器１２を含む。（図に示される）左側のＩＭＯＤ１２では、可動反射層１４は、光学スタック１６から所定の距離にある緩和位置で示されており、光学スタック１６は部分反射層を含む。左側のＩＭＯＤ１２の両端に印加される電圧Ｖ_０は、可動反射層１４の作動を引き起こすのに不十分である。右側のＩＭＯＤ１２では、可動反射層１４は、光学スタック１６に近いまたは隣接する作動位置で示されている。右側のＩＭＯＤ１２にされる印加電圧Ｖ_ｂｉａｓは、可動反射層１４を作動位置に維持するのに十分である。

図１では、画素１２の反射特性は、画素１２に入射する光を示す矢印１３および左側のＩＭＯＤ１２から反射する光１５により概括的に示されている。詳細に示されてはいないが、画素１２に入射する光１３のほとんどは透明基板２０を通って光学スタック１６の方へ透過することが当業者には理解されよう。光学スタック１６に入射する光の一部分は、光学スタック１６の部分反射層を透過し、一部分は反射して透明基板２０を通る。光学スタック１６を透過する光１３の一部分は、可動反射層１４で反射して、透明基板２０の方へ進む（さらに、これを通る）。光学スタック１６の部分反射層から反射した光と可動反射層１４から反射した光の間の（強め合う（ｃｏｎｓｔｒｕｃｔｉｖｅ）または弱め合う（ｄｅｓｔｒｕｃｔｉｖｅ））干渉により、ＩＭＯＤ１２から反射する光１５の波長が決まる。

光学スタック１６は、単一の層または複数の層を含むことができる。この層は、電極層、部分的反射性かつ部分的透過性の層、および透明誘電体層のうちの１つまたは複数を含むことができる。いくつかの実装形態では、光学スタック１６は、導電性であると共に、部分的透過性かつ部分的反射性であり、たとえば上記の層のうちの１つまたは複数を透明基板２０上に堆積させることによって製作されうる。電極層は、種々の金属たとえば酸化インジウムスズ（ＩＴＯ）などのさまざまな材料から形成可能である。部分反射層は、種々の金属たとえばクロム（Ｃｒ）、半導体、および誘電体などの部分的に反射性であるさまざまな材料から形成可能である。部分反射層は、材料の１つまたは複数の層から形成可能であり、層のそれぞれは、単一の材料または材料の組み合わせから形成可能である。いくつかの実装形態では、光学スタック１６は、光吸収体と導体の両方の役割を果たす半透明の単一厚の金属または半導体を含むことができるが、より導電性の高い異なる層または（たとえば、光学スタック１６またはＩＭＯＤの他の構造の）部分がＩＭＯＤ画素間で信号をバスで送る（ｂｕｓ）役割を果たすことができる。光学スタック１６は、１つまたは複数の導電層または導電／吸収層を覆う１つまたは複数の絶縁層または誘電体層を含むこともできる。

いくつかの実装形態では、光学スタック１６の層は、平行なストリップにパターニング可能であり、以下でさらに説明するようにディスプレイデバイス内に行電極を形成することができる。当業者には理解されるように、「パターニングされる」という用語は、本明細書では、マスキングプロセスならびにエッチングプロセスを指すために使用される。いくつかの実装形態では、アルミニウム（Ａｌ）などの導電性および反射性の高い材料は、可動反射層１４に使用されてもよく、これらのストリップは、ディスプレイデバイス内に列電極を形成することができる。可動反射層１４は、支柱１８およびそれら複数の支柱１８の間に堆積された介在犠牲材料に堆積された列を形成するために、堆積された１つの金属層または複数の層（光学スタック１６の行電極と直交する）の一連の平行なストリップとして形成されうる。犠牲材料がエッチングされて除去されると、画定されたギャップ１９すなわち光学空洞が可動反射層１４と光学スタック１６の間に形成されうる。いくつかの実装形態では、支柱１８間の間隔はおよそ１〜１０００μｍ程度であってよく、ギャップ１９は、１０，０００オングストローム（Å）未満であってもよい。

いくつかの実装形態では、ＩＭＯＤの各画素は、作動状態であろうと緩和状態であろうと、本質的には、固定反射層および可動反射層によって形成されるコンデンサである。電圧が印加されないとき、図１の左側のＩＭＯＤ１２によって示されるように、可動反射層１４は、機械的緩和状態のままであり、可動反射層１４と光学スタック１６の間にはギャップ１９がある。しかし、電位差たとえば電圧が、選択された行および列のうちの少なくとも１つに印加されるとき、対応する画素において行電極と列電極の交差点に形成されたコンデンサが帯電し、静電力が電極を引き合わせる。印加電圧がしきい値を超える場合、可動反射層１４は、変形して光学スタック１６の近くに移動するかまたは光学スタック１６と逆の方向に移動することができる。図１の右側の作動ＩＭＯＤ１２によって示されるように、光学スタック１６内の誘電体層（図示せず）は、短絡を防止し、層１４と１６の間の分離距離を制御することができる。この挙動は、印加される電位差の極性にかかわらず同じである。アレイ内の一連の画素は、いくつかの例では「行」または「列」と呼ばれることがあるが、一方向を「行」と呼び、別の方向を「列」と呼ぶことは任意であることが、当業者には容易に理解されよう。言い換えると、いくつかの向きでは、行は列とみなされ、列は行とみなされうる。そのうえ、ディスプレイ素子は、直交する行と列（「配列」）に均等に構成されても、またはたとえば互いに対してある特定の位置のオフセットを有する（「モザイク」）非線形構成に構成されてもよい。「配列」および「モザイク」という用語は、どちらも構成を指すことができる。したがって、ディスプレイは「配列」または「モザイク」を含むと言及されるが、素子自体は、どのような場合でも、互いに直交するように構成されたり均一な分布に配置されたりする必要はないが、非対称の形状および不均一に分布された素子を有する構成を含むことができる。

図２は３×３干渉変調器ディスプレイを組み込んだ電子デバイスを示すシステムブロック図の一例を示す。電子デバイスは、１つまたは複数のソフトウェアモジュールを実行するように構成されうるプロセッサ２１を含む。オペレーティングシステムを実行することに加えて、プロセッサ２１は、ウェブブラウザ、電話アプリケーション、電子メールプログラム、または他のソフトウェアアプリケーションを含む１つまたは複数のソフトウェアアプリケーションを実行するように構成されうる。

プロセッサ２１は、配列ドライバ２２と通信するように構成されうる。配列ドライバ２２は、たとえばディスプレイ配列またはパネル３０に信号を提供する行ドライバ回路２４および列ドライバ回路２６を含むことができる。図１に示されるＩＭＯＤディスプレイデバイスの断面は、図２では線１−１によって示される。図２は、わかりやすくするためにＩＭＯＤの３×３配列を示しているが、ディスプレイ配列３０は、非常に多数のＩＭＯＤを含むことができ、列と異なる数のＩＭＯＤを行に有してもよいし、行と異なる数のＩＭＯＤを列に有してもよい。

図３は、図１の干渉変調器のための可動反射層位置対印加電圧を示すグラフの一例を示す。ＭＥＭＳ干渉変調器の場合、行／列（すなわち、コモン／セグメント）書き込み手順は、図３に示されるこれらのデバイスのヒステリシス特性を利用することができる。干渉変調器は、可動反射層すなわち鏡を緩和状態から作動状態に変化させるために、たとえば約１０ボルトの電位差を必要とすることがある。電圧がその値から減少するとき、電圧がたとえば１０ボルト未満に降下すると、可動反射層はその状態を維持するが、可動反射層は、電圧が２ボルト未満に降下するまで完全には緩和しない。したがって、図３に示すような約３〜７ボルトの電圧の範囲が存在し、その範囲には、デバイスが緩和状態または作動状態のどちらかで安定している印加電圧のウィンドウがある。これは、本明細書において「ヒステリシスウィンドウ」または「安定性ウィンドウ」と呼ばれる。図３のヒステリシス特性を有するディスプレイ配列３０では、行／列書き込み手順は、一度に１つまたは複数の行にアドレス指定するように設計可能であり、したがって、所与の行のアドレス指定中に、作動されるべきアドレス指定される行が約１０ボルトの電圧差にさらされ、緩和されるべき画素がゼロボルトに近い電圧差にさらされる。アドレス指定の後、画素は定常状態または約５ボルトのバイアス電圧差にさらされ、したがって、画素は前のストローブ状態のままである。この例では、アドレス指定された後、各画素には、約３〜７ボルトの「安定性ウィンドウ」の範囲内の電位差が生じる。このヒステリシス特性特徴により、たとえば図１に示される画素設計は、同じ印加電圧条件下で、作動状態または緩和状態のどちらかの先在する状態で安定を保つことができる。各ＩＭＯＤ画素は、作動状態であろうと緩和状態であろうと、本質的に、固定反射層および動く反射層によって形成されたコンデンサであるので、この安定状態は、電力を大幅に消費したり損失したりすることなく、ヒステリシスウィンドウの範囲内の定常電圧で保持されうる。さらに、印加電位が実質的に固定されたままである場合、ＩＭＯＤ画素に流れる電流は本質的にほとんどまたは全くない。

いくつかの実装形態では、画像のフレームは、所与の行内の画素の状態の所望の変化（もしあれば）に従って、「セグメント」電圧の形をしたデータ信号を列電極の組に沿って印加することによって生成されうる。次に、配列の各行がアドレス指定可能であり、したがって、そのフレームは一度に１行書き込まれる。所望のデータを第１の行内の画素に書き込むため、第１の行内の画素の所望の状態に対応するセグメント電圧が列電極に印加可能であり、特定の「コモン」電圧または信号の形をした第１の行パルスが第１の行電極に印加可能である。次に、セグメント電圧の組は、第２の行内の画素の状態の所望の変化（もしあれば）に対応するように変更可能であり、第２のコモン電圧が第２の行電極に印加可能である。いくつかの実装形態では、第１の行内の画素は、列電極に沿って印加されたセグメント電圧の変化による影響を受けず、第１のコモン電圧行パルス中に設定された状態のままである。このプロセスは、画像フレームを生成するために一連の行あるいは列の全体について連続的に繰り返し可能である。フレームは、このプロセスを毎秒ある所望数のフレームで連続的に繰り返すことによって、新しい画像データでリフレッシュおよび／または更新されうる。

各画素の両端に印加されるセグメント信号およびコモン信号の組み合わせ（すなわち各画素の両端の電位差）によって、各画素の得られる状態が決まる。図４は、種々の一般的な電圧およびセグメント電圧が印加されたときの干渉変調器の種々の状態を示す表の一例を示す。当業者には容易に理解されるように、「セグメント」電圧は、列電極または行電極のどちらかに印加可能であり、「コモン」電圧は、列電極または行電極の他方に印加可能である。

図４（ならびに図５Ｂに示されるタイミング図）に示されるように、解放（ｒｅｌｅａｓｅ）電圧ＶＣ_ＲＥＬがコモンラインに沿って印加されるとき、コモンラインに沿ったすべての干渉変調器素子は、セグメントラインに沿って印加される電圧すなわち高いセグメント電圧ＶＳ_Ｈおよび低いセグメント電圧ＶＳ_Ｌに関係なく、緩和状態に置かれ、緩和状態は、あるいは解放状態または非作動状態と呼ばれる。具体的には、解放電圧ＶＣ_ＲＥＬがコモンラインに沿って印加されるとき、変調器の両端の電位（あるいは画素電圧と呼ばれる）は、その画素に関して対応するセグメントラインに沿って高いセグメント電圧ＶＳ_Ｈが印加されるときと低いセグメント電圧ＶＳ_Ｌが印加されるときの両方で、緩和ウィンドウ（図３を参照、解放ウィンドウとも呼ばれる）の範囲内にある。

高い保持電圧ＶＣ_{ＨＯＬＤ＿Ｈ}または低い保持電圧ＶＣ_{ＨＯＬＤ＿Ｌ}などの保持電圧がコモンラインに印加されるとき、干渉変調器の状態は一定のままである。たとえば、緩和されたＩＭＯＤは緩和位置のままであり、作動ＩＭＯＤは作動位置のままである。保持電圧は、対応するセグメントラインに沿って高いセグメント電圧ＶＳ_Ｈが印加されるときと低いセグメント電圧ＶＳ_Ｌが印加されるときの両方で画素電圧が安定性ウィンドウの範囲内にあるままであるように選択されうる。したがって、セグメント電圧の振幅すなわち高いセグメント電圧ＶＳ_Ｈと低いセグメント電圧ＶＳ_Ｌの差は、正の安定性ウィンドウまたは負の安定性ウィンドウのどちらかの幅より小さい。

高いアドレッシング電圧ＶＣ_{ＡＤＤ＿Ｈ}または低いアドレッシング電圧ＶＣ_{ＡＤＤ＿Ｌ}などのアドレッシング電圧すなわち作動電圧がコモンラインに印加されるとき、データは、それぞれのセグメントラインに沿ってセグメント電圧を印加することにより、そのコモンラインに沿って変調器に選択的に書き込まれうる。セグメント電圧は、印加されるセグメント電圧に作動が依存するように選択されうる。アドレッシング電圧がコモンラインに沿って印加されるとき、一方のセグメント電圧を印加すると、画素電圧は安定性ウィンドウの範囲内にあり、画素は非作動のままである。対照的に、他方のセグメント電圧を印加すると、画素電圧は安定性ウィンドウを超え、画素が作動する。作動を引き起こす特定のセグメント電圧は、どのアドレッシング電圧が使用されるかに応じて変化することができる。いくつかの実装形態では、高いアドレッシング電圧ＶＣ_{ＡＤＤ＿Ｈ}がコモンラインに沿って印加されるとき、高いセグメント電圧ＶＳ_Ｈの印加により、変調器をその現在の位置のままにさせることができ、低いセグメント電圧ＶＳ_Ｌの印加により、変調器の作動を引き起こすことができる。当然の結果として、低いアドレッシング電圧ＶＣ_{ＡＤＤ＿Ｌ}が印加されるとき、セグメント電圧の影響は反対とすることが可能であり、高いセグメント電圧ＶＳ_Ｈは変調器の作動を引き起こし、低いセグメント電圧ＶＳ_Ｌは、変調器の状態への影響をもたらさない（すなわち、安定を保つ）。

いくつかの実装形態では、変調器の両端に同じ極性電位差を常に生成する保持電圧、アドレス電圧、およびセグメント電圧が使用可能である。いくつかの他の実装形態では、変調器の電位差の極性を交番する信号が使用されうる。変調器両端の極性の交番（すなわち書き込み手順の極性の交番）は、単一極性の書き込み動作を繰り返した後に発生する可能性のある電荷蓄積を減少または阻止することができる。

図５Ａは、図２の３×３干渉変調器ディスプレイにおけるディスプレイデータのフレームを示す図の一例を示す。図５Ｂは、図５Ａに示されるディスプレイデータのフレームを記述するために使用されうるコモン信号およびセグメント信号のためのタイミング図の一例を示す。信号が、たとえば図２の３×３配列に印加可能であり、それにより、図５Ｂに示されるライン時間６０ｅのディスプレイ構成が最終的に得られる。図５Ａの作動された変調器は暗状態にあり、すなわち、反射された光のかなりの部分は、たとえばビューアに暗色の外観を与えるように可視スペクトルの範囲外にある。図５Ａに示されているフレームを書き込む前、画素はどのような状態であってもよいが、図５Ｂのタイミング図に示される書き込み手順は、各変調器が解放されており、第１のライン時間６０ａの前に非作動状態にあることを仮定している。

第１のライン時間６０ａ中、解放電圧７０がコモンライン１に印加され、コモンライン２に印加される電圧は、高い保持電圧７２で始まり、解放電圧７０に移行し、低い保持電圧７６がコモンライン３に沿って印加される。したがって、コモンライン１に沿った変調器（コモン１，セグメント１）、（１，２）、および（１，３）は、第１のライン時間６０ａの持続時間の間は緩和状態すなわち非作動状態のままであり、コモンライン２に沿った変調器（２，１）、（２，２）、および（２，３）は緩和状態に移行し、コモンライン３に沿った変調器（３，１）、（３，２）、および（３，３）は前の状態のままである。図４を参照すると、セグメントライン１、２、および３に沿って印加されるセグメント電圧は干渉変調器の状態に影響を及ぼさない。というのは、コモンライン１、２、または３のいずれも、ライン時間６０ａ中に作動を引き起こす電圧レベルにさらされないからである（すなわち、ＶＣ_ＲＥＬ緩和およびＶＣ_{ＨＯＬＤ＿Ｌ}安定）。

第２のライン時間６０ｂ中、コモンライン１にかかる電圧は高い保持電圧７２に移行し、コモンライン１に沿ったすべての変調器は、印加されるセグメント電圧に関係なく緩和状態のままである。その理由は、アドレッシング電圧すなわち作動電圧がコモンライン１に印加されたからである。コモンライン２に沿った変調器は、解放電圧７０の印加により緩和状態のままであり、コモンライン３に沿った変調器（３，１）、（３，２）、および（３，３）は、コモンライン３に沿った電圧が解放電圧７０に移行すると緩和する。

第３のライン時間６０ｃ中、コモンライン１は、コモンライン１に高いアドレス電圧７４を印加することによってアドレス指定される。このアドレス電圧の印加中に低いセグメント電圧６４がセグメントライン１および２に沿って印加されるので、変調器（１，１）および（１，２）の両端の画素電圧は、変調器の正の安定性ウィンドウの最高値より高く（すなわち、電圧差は、あらかじめ定められたしきい値を超える）、変調器（１，１）および（１，２）が作動される。逆に、高いセグメント電圧６２がセグメントライン３に沿って印加されるので、変調器（１，３）の両端の画素電圧は変調器（１，１）および（１，２）の画素電圧より低く、変調器の正の安定性ウィンドウの範囲内にあるままであり、したがって、変調器（１，３）は、緩和のままである。また、ライン時間６０ｃ中に、コモンライン２に沿った電圧は低い保持電圧７６に低下し、コモンライン３に沿った電圧は解放電圧７０に留まり、コモンライン２および３に沿った変調器を緩和位置のままにしておく。

第４のライン時間６０ｄ中に、コモンライン１にかかる電圧は高い保持電圧７２に復帰し、コモンライン１に沿った変調器を、それぞれのアドレス指定された状態のままにしておく。コモンライン２にかかる電圧は、低いアドレス電圧７８に低下する。高いセグメント電圧６２がセグメントライン２に沿って印加されるので、変調器（２，２）の両端の画素電圧は変調器の負の安定性ウィンドウの下端より低く、変調器（２，２）を作動させる。逆に、低いセグメント電圧６４がセグメントライン１および３に沿って印加されるので、変調器（２，１）および（２，３）は緩和位置のままである。コモンライン３にかかる電圧は高い保持電圧７２に上昇し、コモンライン３に沿った変調器を緩和状態のままにしておく。

最後に、第５のライン時間６０ｅ中に、コモンライン１にかかる電圧は高い保持電圧７２に留まり、コモンライン２にかかる電圧は低い保持電圧７６に留まり、コモンライン１および２に沿った変調器をそれぞれのアドレス指定された状態のままにしておく。コモンライン３にかかる電圧は、高いアドレス電圧７４に上昇し、コモンライン３に沿った変調器をアドレス指定する。低いセグメント電圧６４がセグメントライン２および３に印加されるとき、変調器（３，２）および（３，３）は作動するが、高いセグメント電圧６２がセグメントライン１に沿って印加されることによって、変調器（３，１）を緩和位置のままにさせる。したがって、第５のライン時間６０ｅの終了時に、３×３画素アレイは、図５Ａに示される状態にあり、他のコモンラインに沿った変調器（図示せず）がアドレス指定されているときに発生しうるセグメント電圧の変動に関係なく、保持電圧がコモンラインに沿って印加されるかぎり、その状態のままである。

図５Ｂのタイミング図では、所与の書き込み手順（すなわち、ライン時間６０ａ〜６０ｅ）は、高い保持電圧およびアドレス電圧または低い保持電圧およびアドレス電圧の使用を含むことができる。所与のコモンラインに対して書き込み手順が完了する（そして、コモン電圧が、作動電圧と同じ極性を有する保持電圧に設定される）と、画素電圧は、所与の安定性ウィンドウの範囲内のままであり、そのコモンラインに解放電圧が印加されるまで緩和ウィンドウを通過しない。そのうえ、変調器をアドレス指定する前に書き込み手順の一部として各変調器が解放されるので、解放時間ではなく変調器の作動時間によって、必要なライン時間が決定されうる。具体的には、変調器の解放時間が作動時間より長い実装形態では、解放電圧は、図５Ｂに示されるように、単一のライン時間より長い間印加されうる。いくつかの他の実装形態では、コモンラインまたはセグメントラインに沿って印加される電圧は、異なる色の変調器などの異なる変調器の作動電圧および解放電圧の変動を考慮するように変化することができる。

上述した原理に従って動作する干渉変調器の構造の詳細は、広範に変化することができる。たとえば、図６Ａ〜図６Ｅは、可動反射層１４およびその支持構造を含む干渉変調器のさまざまな実装形態の断面図の例を示す。図６Ａは、金属材料のストリップすなわち可動反射層１４が基板２０と直交して延びる支持体１８に堆積される図１の干渉変調器ディスプレイの部分断面図の一例を示す。図６Ｂでは、各ＩＭＯＤの可動反射層１４は、略正方形または略長方形の形状をしており、連結部（ｔｅｔｈｅｒ）３２において、隅部またはその近くで支持体に取り付けられる。図６Ｃでは、可動反射層１４は、略正方形または略長方形の形状をしており、変形可能層３４から吊設され、変形可能層３４は、可撓性金属を含むことができる。変形可能層３４は、可動反射層１４の周辺を囲んで基板２０に直接的または間接的に接続することができる。これらの接続は、本明細書において支持支柱と呼ばれる。図６Ｃに示される実装形態は、可動反射層１４の光学的機能の、変形可能層３４によって実行されるその機械的機能からの分離に由来する追加の利点を有する。この分離により、反射層１４に使用される構造設計および材料ならびに変形可能層３４に使用される構造設計および材料は、互いに独立して最適化可能である。

図６Ｄは、可動反射層１４が反射副層１４ａを含むＩＭＯＤの別の例を示す。可動反射層１４は、支持支柱１８などの支持構造に載っている。支持支柱１８は、たとえば可動反射層１４が緩和位置にあるときにギャップ１９が可動反射層１４と光学スタック１６の間に形成されるように、下方の静止電極（すなわち、図示のＩＭＯＤ内の光学スタック１６の一部）からの可動反射層１４の分離を可能にする。可動反射層１４は、電極として作用するように構成されうる導電層１４ｃと、支持層１４ｂとを含むこともできる。この例では、導電層１４ｃは、基板２０から遠位にある支持層１４ｂの片側に配置され、反射副層１４ａは、基板２０の近位にある支持層１４ｂの他方の側に配置される。いくつかの実装形態では、反射副層１４ａは、導電性とすることができ、支持層１４ｂと光学スタック１６の間に配置可能である。支持層１４ｂは、誘電材料たとえば酸窒化シリコン（ＳｉＯＮ）または二酸化ケイ素（Ｓｉ０_２）の１つまたは複数の層を含むことができる。いくつかの実装形態では、支持層１４ｂは、たとえばＳｉ０_２／ＳｉＯＮ／Ｓｉ０_２の３層スタックなどの層のスタックとすることができる。反射副層１４ａおよび導電層１４ｃのどちらかまたは両方は、たとえば、約０．５％の銅（Ｃｕ）を有するアルミニウム（Ａｌ）合金または別の反射性金属材料を含むことができる。誘電体支持層１４ｂの上下に導電層１４ａ、１４ｃを用いることにより、応力のバランスをとり、導電性の向上をもたらすことができる。いくつかの実装形態では、反射副層１４ａおよび導電層１４ｃは、特定の応力プロファイルを可動反射層１４内で達成するなどのさまざまな設計目的のために、異なる材料から形成されてよい。

図６Ｄに示されるように、いくつかの実装形態は、黒色マスク構造２３も含むことができる。この黒色マスク構造２３は、周辺光または迷光を吸収するために、光学的に不活性な領域（たとえば、画素の間または支柱１８の下）に形成されうる。黒色マスク構造２３はまた、光がディスプレイの不活性な部分から反射されるかまたはディスプレイの不活性な部分を透過するのを阻止することによってディスプレイデバイスの光学的特性を向上させ、それによりコントラスト比を増加させることができる。さらに、黒色マスク構造２３は、導電性とすることができ、電気伝送層（ｅｌｅｃｔｒｉｃａｌ ｂｕｓｓｉｎｇ ｌａｙｅｒ）として機能するように構成可能である。いくつかの実装形態では、行電極は、接続された行電極の抵抗を減少させるために黒色マスク構造２３に接続されうる。黒色マスク構造２３は、堆積技法およびパターニング技法を含むさまざまな方法を使用して形成されうる。黒色マスク構造２３は、１つまたは複数の層を含むことができる。たとえば、いくつかの実装形態では、黒色マスク構造２３は、光吸収体の役割を果たすモリブデンクロム（ＭｏＣｒ）層と、Ｓｉ０_２層と、反射体および伝送層の役割を果たすアルミニウム合金とを含み、それぞれ約３０〜８０Å、５００〜１０００Å、および５００〜６０００Åの範囲の厚さを有する。１つまたは複数の層は、たとえばＭｏＣｒ層およびＳｉ０_２層のためのカーボンテトラフルオロメタン（ＣＦ_４）および／または酸素（０_２）ならびにアルミニウム合金層のための塩素（Ｃｌ_２）および／または三塩化ホウ素（ＢＣｌ_３）を含む、フォトリソグラフィおよびドライエッチングを含むさまざまな技法を使用してパターニングされうる。いくつかの実装形態では、黒色マスク２３は、エタロン構造であっても、または干渉スタック構造であってもよい。このような干渉スタックの黒色マスク構造２３では、導電性吸収体は、各行または各列の光学スタック１６内の下方の静止電極の間で信号を伝送するかまたはバスで送るために使用されうる。いくつかの実装形態では、スペーサ層３５は、概して吸収体層１６ａを黒色マスク２３内の導電層から電気的に分離する役割を果たすことができる。

図６Ｅは、可動反射層１４が自己支持性であるＩＭＯＤの別の例を示す。図６Ｄとは対照的に、図６Ｅの実装形態は、支持支柱１８を含まない。その代わりに、可動反射層１４は、下にある光学スタック１６と複数の場所で接触し、可動反射層１４の湾曲は、干渉変調器の両端にかかる電圧が作動を引き起こすのに不十分なときに可動反射層１４が図６Ｅの非作動位置に戻るのに十分な支持を提供する。光学スタック１６は、複数の異なる層を含むことができ、本明細書では明確にするために、光吸収体１６ａと誘電体１６ｂとを含むように示されている。いくつかの実装形態では、光吸収体１６ａは、固定電極と部分反射層の両方の役割を果たすことができる。

図６Ａから図６Ｅに示される実装形態などの実装形態では、ＩＭＯＤは、透明基板２０の前側すなわち変調器が配置される側とは反対の側から画像が見られる直視型デバイスとして機能する。これらの実装形態では、反射層１４がデバイスの背面部分（すなわち、たとえば図６Ｃに示される変形可能層３４を含む、可動反射層１４の後ろにあるディスプレイデバイスの任意の部分）を光学的に遮蔽するので、デバイスのそれらの部分は、ディスプレイデバイスの画像品質に影響を及ぼすことなく、または悪影響を及ぼすことなく構成および動作されうる。たとえば、いくつかの実装形態では、バス構造（図示されていない）は、電圧アドレス指定およびこのようなアドレス指定から生じる動きなどの変調器の電気機械的特性から変調器の光学的特性を分離する機能を提供する可動反射層１４の後ろに含まれうる。さらに、図６Ａから図６Ｅの実装形態は、たとえばパターニングなどの処理を簡略化することができる。

図７は、干渉変調器の製造プロセス８０を示す流れ図の一例を示し、図８Ａから図８Ｅは、このような製造プロセス８０の対応する段階断面概略図の例を示す。いくつかの実装形態では、製造プロセス８０は、図７に示されていない他のブロックに加えて、たとえば図１および図６に示される概略的なタイプの干渉変調器を製造するために実施されうる。図１、図６、および図７を参照すると、プロセス８０はブロック８２で開始し、基板２０の上に光学スタック１６を形成する。図８Ａは、基板２０の上に形成されたこのような光学スタック１６を示す。基板２０は、ガラスまたはプラスチックなどの透明基板とすることができ、可撓性であってもよいし、比較的剛性で屈曲しなく（ｕｎｂｅｎｄｉｎｇ）てもよく、光学スタック１６の効率的な形成を容易にするために前の準備プロセスたとえば洗浄を受けていてもよい。上記で説明したように、光学スタック１６は、導電性で、部分的に透明かつ部分的に反射性とすることができ、たとえば透明基板２０上に所望の特性を有する１つまたは複数の層を堆積させることによって製作されうる。図８Ａでは、光学スタック１６は、副層１６ａおよび１６ｂを有する多層構造を含むが、いくつかの他の実装形態では、より多くまたはより少ない副層が含まれうる。いくつかの実装形態では、副層１６ａ、１６ｂのうちの一方は、一体化した導体／吸収体の副層１６ａなどの光学的吸収性特性と導電性特性の両方を有するように構成されうる。さらに、副層１６ａ、１６ｂのうちの１つまたは複数は、平行なストリップにパターニング可能であり、ディスプレイデバイス内に行電極を形成することができる。このようなパターニングは、マスキングプロセスおよびエッチングプロセスまたは当技術分野で知られている別の適切なプロセスによって実行されうる。いくつかの実装形態では、１つまたは複数の金属層（たとえば、１つまたは複数の反射層および／または導電層）の上に堆積された副層１６ｂなどの、副層１６ａ、１６ｂのうちの一方は、絶縁層であっても、または誘電体層であってもよい。さらに、光学スタック１６は、ディスプレイの行を形成する個別の平行なストリップにパターニングされうる。

プロセス８０は、ブロック８４に進み、犠牲層２５が光学スタック１６の上に形成される。犠牲層２５は、後で、空洞１９を形成するために除去され（たとえばブロック９０で）、したがって犠牲層２５は、図１に示される得られる干渉変調器１２内に示されていない。図８Ｂは、光学スタック１６の上に形成された犠牲層２５を含む部分的に製作されたデバイスを示す。光学スタック１６の上の犠牲層２５の形成は、続く除去の後で、所望の設計寸法を有するギャップまたは空洞１９（図１および８Ｅも参照されたい）を形成するように選択された厚さをした、モリブデン（Ｍｏ）またはアモルファスシリコン（Ｓｉ）など、二フッ化キセノン（ＸｅＦ_２）でエッチング可能な材料の堆積を含むことができる。犠牲材料の堆積は、物理的気相成長（ＰＶＤ、たとえばスパッタリング）、プラズマ化学気相成長（ＰＥＣＶＤ）、熱化学気相成長（熱ＣＶＤ）、またはスピンコーティングなどの堆積技法を使用して実行可能である。

プロセス８０は、ブロック８６に進み、支持構造たとえば図１、図６、および図８Ｃに示される支柱１８が形成される。支柱１８の形成は、犠牲層２５をパターニングして支持構造開口を形成するステップ、次にＰＶＤ、ＰＥＣＶＤ、熱ＣＶＤ、またはスピンコーティングなどの堆積方法を使用して開口の内部に材料（たとえば、ポリマーまたは無機材料たとえば、酸化シリコン）を堆積させて支柱１８を形成するステップを含むことができる。いくつかの実装形態では、犠牲層に形成された支持構造開口は、犠牲層２５と光学スタック１６の両方を貫通して、下にある基板２０に至ることができ、したがって図６Ａに示されるように、支柱１８の下端は基板２０と接触する。あるいは、図８Ｃに示されるように、犠牲層２５に形成された開口は犠牲層２５を貫通することはできるが、光学スタック１６を貫通することはできない。たとえば、図８Ｅは、支持支柱１８の下端が光学スタック１６の上側表面と接触することを示す。支柱１８または他の支持構造は、犠牲層２５の上に支持構造材料の層を堆積させ、犠牲層２５内の開口から離れて位置する支持構造材料の一部分を除去するためにパターニングすることによって、形成されうる。支持構造は、図８Ｃに示されるように開口の内部に位置されうるが、少なくとも一部は、犠牲層２５の一部分の上に延びることもできる。前述のように、犠牲層２５および／または支持支柱１８のパターニングは、パターニングプロセスおよびエッチングプロセスによって実行可能であるが、代替エッチング方法によっても実行可能である。

プロセス８０は、ブロック８８に進み、図１、図６、および図８Ｄに示されている可動反射層１４などの可動反射層または膜の形成が行われる。可動反射層１４は、１つまたは複数のパターニングプロセス、マスキングプロセス、および／またはエッチングステップに加えて、１つまたは複数の堆積プロセスたとえば反射層（たとえば、アルミニウム、アルミニウム合金）の堆積を用いることによって形成されうる。可動反射層１４は、電導性とすることができ、導電層と呼ばれうる。いくつかの実装形態では、可動反射層１４は、図８Ｄに示される複数の副層１４ａ、１４ｂ、１４ｃを含むことができる。いくつかの実装形態では、副層１４ａ、１４ｃなどの副層のうちの１つまたは複数は、光学的特性のために選択された非常に反射性の高い副層を含むことができ、別の副層１４ｂは、その機械的特性ために選択された機械的な副層を含むことができる。犠牲層２５はまだ、ブロック８８で形成された部分的に製作された干渉変調器内に存在するので、可動反射層１４は、典型的には、この段階では可動ではない。犠牲層２５を含む部分的に製作されたＩＭＯＤは、本明細書において「解放されていない（ｕｎｒｅｌｅａｓｅｄ）」ＩＭＯＤと呼ばれることもある。図１に関連して上述したように、可動反射層１４は、ディスプレイの列を形成する個別の平行なストリップにパターニングされうる。

プロセス８０は、ブロック９０に進み、空洞たとえば図１、図６、および図８Ｅに示される空洞１９が形成される。空洞１９は、犠牲材料２５（ブロック８４で堆積された）をエッチング液に浸すことによって形成されうる。たとえば、ＭｏまたはアモルファスＳｉなどのエッチング可能な犠牲材料は、ケミカルドライエッチングによって、たとえば、固体ＸｅＦ_２由来の蒸気などのガスまたは蒸気状のエッチング液に犠牲層２５を、所望量の材料を除去するのに有効なある期間浸すことによって、除去可能であり、典型的には、空洞１９を取り囲む構造に対して選択的に除去される。エッチング可能な犠牲材料とエッチング方法、たとえばウェットエッチングおよび／またはプラズマエッチング、との他の組み合わせも使用可能である。犠牲層２５がブロック９０で除去されるので、可動反射層１４は、典型的には、この段階の後で可動である。犠牲材料２５の除去後、得られる完全にまたは部分的に製作されたＩＭＯＤは、本明細書において、「解放」ＩＭＯＤと呼ばれることがある。

全体を通じて説明したように、ハードウェア及びデータ処理装置は、電気機械システムと関連し得、ＩＭＯＤデバイスを含む。このようなハードウェア及びデータ処理装置は、薄膜トランジスタ（ＴＦＴ）デバイス、又は複数の薄膜トランジスタ（ＴＦＴ）デバイスを含み得る。

図９Ａ及び図９Ｂは、薄膜トランジスタデバイスの製造プロセスを示す流れ図の一例を示す。図１０Ａから図１０Ｅは、薄膜トランジスタデバイスの製造方法における様々な段階の概略図の実施例を示す。図９Ａ及び９Ｂに示される製造プロセスの変形例が、図１１Ａ及び１１Ｂに示された流れ図の例において説明される。ＴＦＴデバイスのための他の一つの製造プロセスが、図１３で示された流れ図の例において説明される。さらに、ＴＦＴデバイスのための他の一つの製造プロセスが、図１５で示される流れ図の例において説明される。

図９Ａを参照すると、方法９００のブロック９０２で、シリコン層は、基板の上に形成される。基板は、任意の数の異なる基板材料であり得、透明材料及び非透明材料を含む。いくつかの実施形態では、基板は、シリコン、シリコン−オン−インシュレーター（ＳＯＩ）、ガラス（例えば、ディスプレイガラス、又はホウケイ酸ガラス）、フレキシブルなプラスチック、又は金属箔である。いくつかの実施形態では、その上にＴＦＴデバイスが製造される基板は、数マイクロメートルから数百ミリメートルまでサイズを変更し得る。

いくつかの実施形態では、その上にＴＦＴデバイスが製造される基板の表面は、バッファー層を含む。バッファー層は、絶縁表面としての役割を果たし得る。いくつかの実施形態では、バッファー層は、シリコン酸化物（ＳｉＯ_２）またはアルミニウム酸化物（Ａｌ_２Ｏ_３）等の酸化物である。いくつかの実施形態では、バッファー層は、約１００ナノメートルから１０００ナノメートル（ｎｍ）の厚さであり得る。

シリコン層は、基板表面の領域の上に形成され、露出された基板表面の領域を残す。シリコン層は、ＣＶＤプロセス、ＰＥＣＶＤプロセス、低圧化学気相堆積（ＬＰＣＶＤ）プロセス、ＰＶＤプロセス、及び液相エピタキシープロセスを含む、いくつかの異なる技術によって形成され得る。ＰＶＤプロセスは、パルスレーザー堆積（ＰＬＤ）及びスパッタ堆積を含む。シリコン層は、形成技術に応じて、アモルファスシリコン、多結晶シリコン、又は単結晶シリコンを含み得る。いくつかの実施形態では、シリコン層は、約５０ｎｍから２００ｎｍの厚さであり得る。いくつかの実施形態では、シリコン層は、（以下で説明される）処理プロセスにおいてシリサイド及びギャップを形成するためのシリコンを提供するのに十分に厚くてよい。

ブロック９０４で、金属層が、シリコン層の上に形成され、シリコン／金属の二重層を形成する。金属層は、シリサイドを形成する金属であり得る。例えば、金属は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）、又はコバルト（Ｃｏ）であり得る。金属層は、ＰＶＤプロセス、ＣＶＤプロセス、及び原子層堆積（ＡＬＤ）プロセスを含む堆積プロセスを用いて形成され得る。いくつかの実施形態では、金属層は、約５０ｎｍから１００ｎｍの厚さであり得る。

いくつかの実施形態では、その上にシリコン及び金属の二重層が形成される基板表面の領域が、堆積の前に、フォトレジスト、又は他のマスク材料によって画定され得る。他のいくつかの実施形態では、シリコン層及び／又は金属層が、基板表面の領域を含む基板表面のより大きな領域の上に形成され得る。これらの他の実施形態では、シリコン層及び／又は金属は、それらが形成された後で、フォトレジストによってパターニングされ得る。その後、シリコン層及び／又は金属層が、基板表面からシリコン層及び金属層の一部を除去するためにエッチングされ得、基板表面の領域の上にシリコン層及び金属層を残す。

ブロック９０６で、シリコン／金属二重層の一部が除去される。シリコン／金属二重層を除去することは、フォトリソグラフィー及びエッチングを含むパターニング操作を含み得る。これらの操作は、基板表面からシリコン／金属二重層の一部を除去し、基板表面の一部を露出し得る。除去されるシリコン／金属二重層の一部は、上部の（ｏｖｅｒｌｙｉｎｇ）誘電体層を支持するのに役立つ誘電体で満たされ得る。

ブロック９０８で、第一誘電体層が、金属層、及び、ブロック９０６での操作によって露出された基板表面の一部を含む基板表面の露出された領域の上に形成される。第一誘電体層は、いくつかの異なる誘電体材料を含み得る。いくつかの実施形態では、第一誘電体層は、二酸化ケイ素（ＳｉＯ_２）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、ハフニウム酸化物（ＨｆＯ_２）、チタン酸化物（ＴｉＯ_２）、シリコン酸窒化物（ＳｉＯＮ）、又はシリコン窒化物（ＳｉＮ）の層である。他のいくつかの実施形態では、第一誘電体層は、積層構造に配された、二つ以上の異なる誘電体材料を含む。第一誘電体層は、ＰＶＤプロセス、ＰＥＣＶＤプロセスを含むＣＶＤプロセス、及びＡＬＤプロセスを含む、堆積プロセスを用いて形成され得る。いくつかの実施形態では、第一誘電体層は、約５０ｎｍから５００ｎｍの厚さであり得る。

図１０Ａは、方法９００におけるこの点（例えば、ブロック９０８まで）でのＴＦＴデバイス１０００の断面概略図の一例を示す。ＴＦＴデバイスは、基板１００２、シリコン層１００４、金属層１００６、及び第一誘電体層１００８を含む。第一誘電体層１００８は一般的に、下部の基板１００２、並びに、シリコン層１００４及び金属層１００６によって形成される構造に対してコンフォーマルである。示された例では、第一誘電体１００８は、シリコン層１００４及び金属層１００６によって形成された二重層の一部がブロック９０６で除去された、容積（ｖｏｌｕｍｅ）１０１０を満たす。

図９Ａに戻ると、ブロック９１０で、金属層及びシリコン層が処理される。処理の間、金属層は、シリコン層と反応し、シリサイド層、及び、シリサイド層と第一誘電体層との間のギャップを形成する。例えば、金属層の金属に応じて、チタンシリサイド（ＴｉＳｉ_２）、ニッケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド（ＭｏＳｉ_２）、タンタルシリサイド（ＴａＳｉ_２）、タングステンシリサイド（ＷＳｉ_２）、プラチナシリサイド（ＰｔＳｉ）、又はコバルトシリサイド（ＣｏＳｉ_２）のシリサイド層が形成され得る。いくつかの実施形態では、シリコン層との金属層の反応は、自己制御式のプロセスであり、反応は、金属層が消費されたときに停止する。いくつかの実施形態では、全ての金属層がシリコン層と反応する。いくつかの実施形態では、全ての金属層が消費されたとき、金属と反応しなかった一部のシリコンは残り得る。いくつかの実施形態では、全てのシリコンがシリサイドへと変換される。いくつかの実施形態では、全ての金属層がシリコン層と反応し、全てのシリコンがシリサイドへと変換される。いくつかの実施形態では、処理は、全ての金属層が消費される前に停止され得る。

そのため、ギャップの厚さは、金属層の厚さ、及び／又はシリコン層の厚さによって制御され得る。例えば、Ｎｉが金属層のために用いられるとき、約１ｎｍの厚さのＮｉの層が、約１．８ｎｍのシリコンを消費し、約２．３ｎｍの厚さのＮｉＳｉ層を形成し、約０．５ｎｍ（すなわち、２．８ｎｍ−２．３ｎｍ）のＮｉ層及びシリコン層の厚さの損失をもたらす。約２０ｎｍの厚さのギャップを形成するためには、例えば、少なくとも約７２ｎｍの厚さであるシリコンの層の上の約３９．２ｎｍの厚さのＮｉの層が用いられ得る。いくつかの実施形態では、ギャップの厚さは約１０ｎｍから５０ｎｍであり得る。

いくつかの実施形態では、処理が、金属層とシリコン層との間の反応のためのエネルギーを提供する。いくつかの実施形態では、処理が、熱処理を含み得る。熱処理の温度及び時間は、金属層のシリコン層との反応温度に依存する。いくつかの実施形態では、熱処理は、約２５０℃から１０００℃で、約１分間から約２０分間であり得る。例えば、Ｎｉが金属層のために用いられるとき、熱処理は、約４５０℃で約１０分間であり得る。他のいくつかの実施形態では、処理は、様々なドーパントをイオン注入プロセスを介してシリコン層内に注入すること、又は、プラズマエッチングによってシリコン層の表面を粗くし、その後様々なドーパントをシリコン層内に拡散させること、を含み得る。

いくつかの実施形態では、シリサイド層と第一誘電体層との間のギャップは真空ギャップであり得る。例えば、第一誘電体層がシリコン層及び金属層を完全に覆うとき、金属層がシリコン層と反応するとき、真空が、ギャップにおいて形成され得る。他のいくつかの実施形態では、第一誘電体層がシリコン層及び金属層を完全には覆わないとき、ギャップが、空気を含み得る。つまり、ギャップはエアギャップであり得る。

図１０Ｂは、方法９００におけるこの点（例えば、ブロック９１０まで）でのＴＦＴデバイス１０００の断面概略図の一例を示す。ＴＦＴデバイス１０００は、シリサイド層１０２２及びギャップ１０２４を含む。示された実施例では、ギャップ１０２４は、シリサイド層１０２２と基板１００２との間である。ギャップは、第一誘電体層１００８によって満たされた容積１０１０によって二つに分けられる。

示された実施例では、図１０Ａで示された金属層１００６及びシリコン層１００４は、図１０Ｂにおいて両方とも消費される。（図示されない）他のいくつかの実施形態では、図１０Ａで示されたシリコン層１００４の一部が残ることがあり得、シリサイド層１０２２と基板１００２との間に配される。（図示されない）他のいくつかの実施形態では、金属層１００６の一部が、ギャップ１０２４と第一誘電体層１００８との間に配され残り得る。

図１０Ｃは、方法９００におけるこの点（例えば、ブロック９１０まで）でのＴＦＴデバイス１０００のトップダウンの概略図の一例を示す。明確にするため、図１０Ｃに示されるＴＦＴデバイス１０００のトップダウンの図は、第一誘導体層１００８を示さない。ＴＦＴデバイス１０００は、基板１００２、シリサイド層１０２２、及びギャップ１０２４を含む。その上に第一誘電体層１００８が形成される基板表面の露出された領域が、点線１００９で示され、１００９内の任意の露出された基板表面は、第一誘電体層１００８を含み得る。ギャップ１０２４の寸法１０９２は、いくつかの実施形態では、約５０ｎｍから数十マイクロメートルであり得る。ＴＦＴデバイス１０００の寸法は１０９４は、いくつかの実施形態では、約５０ｎｍから数ミリメートル、又は、約数マイクロメートルから数十マイクロメートルであり得る。

いくつかの実施形態では、容積１０１０は、第一誘電体層１００８を押す大気圧に対する支持体を提供する役割を果たす。例えば、ギャップ１０２４が真空ギャップであり、ＴＦＴデバイスが標準大気圧での環境にあるとき、ギャップがつぶれることを引き起こす傾向にある、ギャップ１０２４上の圧力は、約１０１，３２５パスカル（Ｐａ）、又は約１気圧（ａｔｍ）であり得る。ギャップがつぶれることを引き起こす傾向にある、ギャップ１０２４の圧力は、ギャップ１０２４を覆う第一誘電体層１００８を押して、下部のシリサイド層１０２２に接触させ得る。第一誘電体層１００８の厚さ及び合成に応じて、第一誘導体層１００８で満たされた容積１０１０が存在しない場合、大気圧は、ギャップ１０２４がつぶれることを引き起こすのに十分であり得る。そのため、第一誘導体層１００８で満たされた容積１０１０は、第一誘電体層が薄い、及び／又はフレキシブルであるときに、ギャップ１０２４がつぶれることを防ぐのに役立ち得る。

ギャップ１０２４を二つに分ける第一誘電体層１００８のバーとして示されているが、第一誘電体層１００８で満たされた容積１０１０は、任意の数の異なる構成であり得る。いくつかの実施形態では、第一誘電体層で満たされた容積１０１０は、互いに、且つ図１０Ｃに示された寸法１０９２と実質的に平行である複数のバーを含み得る。いくつかの実施形態では、容積１０１０は、互いに、且つ図１０Ｃで示された寸法１０９４と実質的に平行である一以上のバーを含み得る。いくつかの実施形態では、第一誘電体層で満たされた容積１０１０は、シリサイド層１０２２及びギャップ１０２４の中央における円筒形状の柱、又は、シリサイド層１０２２及びギャップ１０２４において対照的に配置されたいくつかの円筒形状の柱であり得る。柱は、他のパターンで配置されてもよく、柱は、三角形、六角形、又は正方形の断面等の異なる断面を有し得、円筒形状の断面に限定されるものではない。他のいくつかの実施形態では、第一誘電体層で満たされた容積は、ハニカム構造であり得る。

ブロック９１２では、アモルファスシリコン層が、第一誘電体層の上に形成される。アモルファスシリコン層は、ＣＶＤプロセス、ＰＥＣＶＤプロセス、ＬＰＣＶＤプロセス、ＰＶＤプロセス、及び液相エピタキシープロセスを含むいくつかの異なる技術によって形成され得る。いくつかの実施形態では、アモルファスシリコン層は、約５０ｎｍから１５０ｎｍの厚さであり得、約１００ｎｍの厚さ等である。アモルファスシリコン層は、３つの領域を含み得る：ギャップを覆う第三シリコン領域、並びに、第三シリコン領域が第一シリコン領域と第二シリコン領域との間にあるように、ギャップのいずれかの側の上で基板を覆う第一シリコン領域及び第二シリコン領域。第三シリコン領域は、ＴＦＴデバイスのチャネル領域を形成し得る。第一シリコン領域及び第二シリコン領域は、ＴＦＴデバイスのソース領域及びドレイン領域をそれぞれ、又はその逆を形成し得る。

ブロック９１４で、第二誘電体層がアモルファスシリコン層の上に形成される。第二誘電体層は、任意の数の異なる誘電体材料であり得る。いくつかの実施形態では、第二誘電体層は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＳｉＯＮ、及びＳｉＮを含む、第一誘電体層と同じ誘電体材料である。第二誘電体層は、ＰＶＤプロセス、ＣＶＤプロセス、及びＡＬＤプロセスを含む堆積プロセスを用いて形成され得る。いくつかの実施形態では、第二誘電体層は、約１０ｎｍから１００ｎｍの厚さであり、約１０ｎｍから５０ｎｍの厚さ等である。

ブロック９１６では、アモルファスシリコン層は加熱される。アモルファスシリコン層は、任意の数の異なる加熱方法で加熱され得る。いくつかの実施形態では、アモルファスシリコン層は、融解する、又は部分的に融解する。つまり、アモルファスシリコン層は、シリコンの融解温度である、約１４１４℃まで加熱され得る。いくつかの実施形態では、アモルファスシリコン層は、エキシマレーザーによって加熱される。例えば、塩化キセノン（ＸｅＣｌ）エキシマレーザーが、第二誘電体層を照射し、下部のアモルファスシリコン層を加熱するために用いられ得る。レーザーエネルギー密度は、１平方センチメートル当たり約２８０ミリジュールから３８０ミリジュール（ｍＪ／ｃｍ^２）であり、約３２０ｍＪ／ｃｍ^２等である。アモルファスシリコン層を覆う第二の誘電体は、加熱プロセスの間にアモルファスシリコン層が蒸発するのを防ぐ働きを果たし得る。

ブロック９１８では、アモルファスシリコン層は冷却される。第一シリコン領域及び第二シリコン領域は、両方とも基板を覆い、下部の基板への熱伝導によって、ある程度冷却する。第一シリコン領域及び第二シリコン領域は、この熱伝導によって急速に冷却し得る。例えば、第一シリコン領域及び第二シリコン領域は、いくつかの実施形態では、１秒当たり約１０^８℃のオーダーの速度で冷却し得る。第三シリコン領域は、ギャップを覆い、第一シリコン領域及び第二シリコン領域を介した熱伝導によって、ある程度冷却する。ギャップの真空、又は空気の熱伝導率が小さいので、少ない熱伝導が、ギャップを介して生じ得る。そのため、第三シリコン領域は、ギャップに起因してゆっくりと冷却し得る。

第三シリコン領域からの遅い熱伝導に起因して、第三シリコン領域は、単一のシリコン粒子（つまり、シリコンの単結晶）、又は大きな複数のシリコン粒子を結晶化し得る。例えば、第三シリコン領域からの熱伝導に起因して、より大きな複数のシリコン粒子（例えば、長さ約４マイクロメートル）が成長し得、第一シリコン領域から第二シリコン領域まで、第三シリコン領域に広がる。第一シリコン領域及び第二シリコン領域からのより速い熱伝導に起因して、第一シリコン領域及び第二シリコン領域は、アモルファスシリコン、又は小さな複数のシリコン粒子を含み得る。例えば、小さな複数のシリコン粒子はナノメートルサイズの粒子であり得る。

第一誘電体層によって満たされたギャップにおける容積（例えば、図１０Ｃにおける容積１０１０）の構成は、第三シリコン領域からの熱伝導の速度に影響を及ぼし得る。そのため、容積の構成は、第三シリコン領域において特定のシリコン微細構造を形成するように調整され得る。例えば、互いに、且つ図１０Ｃに示される寸法１０９４に実質的に平行である第一誘電体層のバー等の、第一誘電体層で満たされた容積のいくつかの構成は、シリコンの単結晶になるようにして第三シリコン領域から熱を伝導し得る。

ＴＦＴデバイスを形成するためのアモルファスシリコン層の再結晶化に関するさらなる詳細は、 “Ａ Ｐｏｌｙ−Ｓｉ ＴＦＴ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｏｎ Ｆｌｏａｔｉｎｇ Ａｃｔｉｖｅ Ｓｔｒｕｃｔｕｒｅ，” Ｃｈｅｏｎ−Ｈｏｎｇ Ｋｉｍ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ２３， Ｎｏ． ６， ｐｐ． ３１５−３１７， Ｊｕｎｅ ２００２において見出され得、参照により本明細書に組み込まれる。

図１０Ｄは、方法９００におけるこの点（例えば、ブロック９１８まで）でのＴＦＴデバイス１０００の断面概略図の一例を示す。図１０Ｂに関して上述したように、ＴＦＴデバイス１０００は、シリサイド層１０２２、及び、基板１００２を覆う第一誘電体層１００８を含み、シリサイド層１０２２と第一誘電体層１００８との間にギャップ１０２４を備える。３つのシリコン領域は、第一誘電体層１００８：第一シリコン領域１０３４、第二シリコン領域１０３６、及び第三シリコン領域１０３８を覆う。第二誘電体層１０３２は、第一シリコン領域１０３４、第二シリコン領域１０３６、及び第三シリコン領域１０３８をコンフォーマルに覆う。

第三シリコン領域１０３８は、単一のシリコン粒子、又は複数のシリコン粒子を含み得る。第一シリコン領域１０３４及び第二シリコン領域１０３６は、アモルファスシリコン、又は、第三シリコン領域１０３８における単一のシリコン粒子若しくは複数のシリコン粒子よりも小さな複数のシリコン粒子を含み得る。図１０Ｄにおいて示されたＴＦＴデバイス１０００が第一シリコン領域１０３４、第二シリコン領域１０３６、及び第三シリコン領域１０３８の間で明確な境界を有する一方で、実際のＴＦＴデバイスは、例えば、第三シリコン領域１０３８におけるより大きな粒子サイズから、第一シリコン領域１０３４及び第二シリコン領域１０３６におけるより小さな粒子サイズへの、段階的変化を含み得る。各シリコン領域における粒子サイズ、及び各領域の境界は、アモルファスシリコン層からの熱伝導に依存する。

ブロック９２０では、第二誘電体層が除去される。ウェット又はドライエッチングプロセスが、第二誘電体層１０３２を除去するために用いられ得る。

ブロック９２２では、ｎ型ドーパントが、第一シリコン領域及び第二シリコン領域において注入される。いくつかの実施形態では、第三シリコン領域にドーパントが注入されることを防ぐために、マスクが用いられ得る。例えば、リン（Ｐ）が、第一シリコン領域及び第二シリコン領域に注入され得る。Ｐドーパントは、例えば１平方センチメートル（ｃｍ^２）当たり約５×１０^２０原子の投与量に注入され得る。他のｎ型ドーパントは、当業者によって知られるような適切な方法を用いて、適切な投与量に注入され得る。

ブロック９２４では、第三誘電体層が、第一シリコン領域、第二シリコン領域、及び第三シリコン領域の上に形成される。第三誘電体層は、任意の数の異なる誘電体材料であり得る。いくつかの実施形態では、第三誘電体層は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＴｉＯ_２、ＳｉＯＮ、及びＳｉＮを含む、第一誘電体層と同じ誘電体材料である。第三誘電体層は、ＰＶＤプロセス、ＣＶＤプロセス、及びＡＬＤプロセスを含む堆積プロセスを用いて形成され得る。いくつかの実施形態では、第三誘電体層は、約５０ｎｍから５００ｎｍの厚さであり得る。いくつかの実施形態では、第三誘電体層は、不動態化絶縁物としての役割を果たす。不動態化絶縁物は、外部環境からＴＦＴデバイスを保護する層としての役割を果たし得る。

ブロック９２６では、第三誘電体層の一部が除去され、第一シリコン領域及び第二シリコン領域を露出する。ウェット又はドライエッチングプロセスによるフォトレジストが用いられ、第一シリコン領域及び第二シリコン領域を露出し得る。

ブロック９２８では、第一シリコン領域及び第二シリコン領域へのコンタクトが形成される。コンタクトは、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、及び任意のこれらの元素を含む合金を含む、任意の数の異なる金属であり得る。いくつかの実施形態では、コンタクトは、積層構造に配された二以上の異なる金属を含む。また、コンタクトは、酸化インジウムスズ（ＩＴＯ）等の、導電性酸化物であり得る。コンタクトは、ＰＶＤプロセス、ＣＶＤプロセス、及びＡＬＤプロセスを含む堆積プロセスを用いて形成され得る。

図１０Ｅは、この点での（例えば、方法９００の終わりでの）ＴＦＴデバイス１０００の段面概略図の一例を示す。ＴＦＴデバイスは、シリサイド層１０２２、及び基板１００２を覆う第一誘電体層１００８を含み、シリサイド層１０２２と第一誘電体層１００８との間にギャップ１０２４を備える。３つのシリコン領域が、第一誘電体層１００８：第一シリコン領域１０３４、第二シリコン領域１０３６、及び第三シリコン領域１０３８を覆う。ＴＦＴデバイス１０００は、第一シリコン領域１０３４のｎドープ部分１０４４、及び第二シリコン領域１０３６のｎドープ部分１０４６をさらに含む。第三誘電体層１０５２は、ｎドープ部分１０４４、第三シリコン領域１０３８、及びｎドープ部分１０４６を覆う。第一コンタクト１０５４及び第二コンタクト１０５６は、第三誘電体層１０５２を突き抜けて、ｎドープ領域１０４４及びｎドープ領域１０４６にそれぞれ接触する。

ＴＦＴデバイス１０００に関して、シリサイド層１０２２はゲートとしての役割を果たし得、ＴＦＴデバイス１０００をボトムゲートＴＦＴデバイスにする。第三シリコン領域１０３８は、ＴＦＴデバイス１０００のチャネル領域としての役割を果たし、第一シリコン領域１０３４のｎドープ部分１０４４はソース領域としての役割を果たし、第二シリコン領域１０３６のｎドープ部分１０４６はドレイン領域としての役割を果たし得る。いくつかの実施形態では、チャネル領域の長さ（つまり、第一シリコン領域１０３４と第二シリコン領域１０３６との間の距離）は、短くてよく、ＴＦＴデバイス１０００の性能を向上することが可能である。いくつかの実施形態では、チャネル領域の幅（つまり、紙面の中に伸びる第三シリコン領域１０３８の寸法）は、大きくてよく、ＴＦＴデバイスが、第一シリコン領域１０３４のｎドープ部分１０４４と第二シリコン領域１０３６のｎドープ部分１０４６との間に大きな電流の流れを供給することを可能にする。第三シリコン領域１０３８の長さ及び幅は、いくつかの実施形態では、長さ及び幅の両方に関して、約３マイクロメートルより大きくてよい（例えば、約３マイクロメートルから４マイクロメートル）。他のいくつかの実施形態では、第三シリコン領域１０３８の長さ及び幅は、長さ及び幅の両方に関して、約３マイクロメートルよりも小さくてよい（例えば、約１マイクロメートルから２マイクロメートル、又はさらに小さい）。

いくつかの実施形態では、ギャップ１０２４、及び第三シリコン領域の下にある第一誘電体層１００８は共に、ゲート絶縁物としての役割を果たす。第三誘電体層１０５２は、不動態化絶縁物としての役割を果たし得る。上述したように、ギャップ１０２４を分ける第一誘電体層１００８によって満たされた容積１０１０は、ギャップ１０２４を覆う第一誘電体層１００８の部分に関して構造的なサポート機能としての役割を果たし得る。

図１０Ａから図１０Ｅが、ＴＦＴデバイスの製造方法における様々な段階の概略図の例を示す一方で、様々な変更が所望の実装形態に従って作製可能である。例えば、シリコン層１００４及び金属層１００６は、図１０Ａにおいて材料の平面の層として示され、いくつかの実施形態では、シリコン層１００４及び／又は金属層１００６は曲線で形成されてもよい。曲線づけられたシリコン層１００４及び／又は金属層１００６は、いくつかの実施形態では、ギャップの長さをまたいで様々な厚さを有するギャップ１０２４を製造し得る。様々な厚さのギャップは、第三シリコン領域からの熱伝導の速度に影響を及ぼし得る。そのため、いくつかの実施形態では、様々な厚さのギャップが、第三シリコン領域において特定のシリコン微細構造を形成するように調整され得る。例えば、シリコン層１００４は、三角形の断面を有し得、金属層１００６は、下部のシリコン層１００４に従い得る。他の一つの実施例として、シリコン層１００４は、平面の層であり得、金属層１００６は、三角形の断面を有し得る。

図１１Ａ及び１１Ｂは、薄膜トランジスタデバイスの製造方法を示す流れ図の一例を示す。図１１Ａ及び１１Ｂに示される方法１１００は、図９Ａ及び図９Ｂに示された方法９００と似ており、図９Ａ及び図９Ｂにおいて示されたいくつかのプロセス操作が省略され、さらなるプロセス操作が追加されている。方法１１００の実装形態は、例えば、トップゲート、又はデュアルゲートＴＦＴデバイスを製造するために用いられ得る。

図１１Ａを参照すると、方法１１００は、方法９００に関して記載されるプロセス操作で開始する。プロセス１１００のブロック９０２では、シリコン層は基板の上に形成される。ブロック９０４では、金属層がシリコン層の上に形成され、シリコン／金属二重層を形成する。図９Ａ及び図９Ｂに関して上述したように、金属及びシリコン層は、最終的には反応し、シリサイド層を形成するであろう。ブロック９０８では、第一誘電体層が、金属層、及び基板表面の露出された領域の上に形成される。ブロック９１０では、金属層及びシリコン層が処理される。図９Ａ及び９Ｂに関して上述したように、処理は、金属層とシリコン層との間での反応のためのエネルギーを提供し、シリサイド層及びギャップを形成する。ブロック９１２では、アモルファスシリコン層が第一誘電体層の上に形成される。アモルファスシリコン層は、３つの領域を含む。ギャップを覆う第三シリコン領域、並びに、第三シリコン領域が第一シリコン領域と第二シリコン領域との間にあるようにギャップのいずれかの側の上の基板を覆う第一シリコン領域及び第二シリコン領域。ブロック９１４では、第二誘電体層がアモルファスシリコン層の上に形成される。ブロック９１６では、アモルファスシリコン層は加熱される。ブロック９１８では、アモルファスシリコン層は冷却される。ギャップに起因して、第三シリコン領域は、第一シリコン領域及び第二シリコン領域と比較して遅い速度で冷却し得る。ブロック９２０では、第二誘電体層が除去される。ブロック９０２から９２０の追加の詳細は、図９Ａ及び９Ｂに関して上述される。

その後、方法１１００がブロック１１０２で続き、第三誘電体層が第三シリコン領域の上に形成される。第三誘電体層は任意の数の異なる誘電体材料であり得る。いくつかの実施形態では、第三誘電体層は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＴｉＯ_２、ＳｉＯＮ、及びＳｉＮを含む、第一誘電体層と同じ誘電体材料である。第三誘電体層は、ＰＶＤプロセス、ＣＶＤプロセス、及びＡＬＤプロセスを含む堆積プロセスを用いて形成され得る。いくつかの実施形態では、第三誘電体層は約１０ｎｍから７５ｎｍの厚さであり得る。

ブロック１１０４では、第二金属層が第三誘電体層の上に形成される。第二金属層は、シリサイドを形成する金属であり得る。例えば、金属は、Ｔｉ、Ｎｉ、Ｍｏ、Ｔａ、Ｗ、Ｐｔ、又はＣｏであり得る。第二金属層は、ＰＶＤプロセス、ＣＶＤプロセス、及びＡＬＤプロセスを含む堆積プロセス用いて形成され得る。いくつかの実施形態では、第二金属層は約５０ｎｍから１００ｎｍの厚さであり得る。

ブロック１１０６では、第二シリコン層が、第二金属層の上に形成され、第二シリコン／金属二重層を形成する。第二シリコン層は、いくつかの異なる技術によって形成され得る。例えば、第二シリコン層は、ＣＶＤプロセス、ＰＥＣＶＤプロセス、ＬＰＣＶＤプロセス、ＰＶＤプロセス、又は液相エピタキシープロセスを用いて形成され得る。第二シリコン層は、形成技術に応じて、アモルファスシリコン、多結晶シリコン、又は単結晶シリコンを含み得る。いくつかの実施形態では、第二シリコン層は、約５０ｎｍから２００ｎｍの厚さであり得る。いくつかの実施形態では、シリコンは、処理プロセスにおいて、ギャップ及びシリサイドを形成するためのシリコンを提供するのに十分に厚くてよい。

ブロック１１０８では、第四誘電体層が、第二シリコン層の一部、及び第三誘電体層の一部の上に形成される。例えば、第四誘電体層は、第二シリコン層の周縁部の上に、及び、第二金属層及び第二シリコン層によって覆われていない第三誘電体層の一部の上に、形成され得る。以下でさらに議論されるように、第四誘電体層は、第二ギャップの形成の間、支持体としての役割を果たし得る。その上に第四誘電体層が形成される、第二シリコン層及び第三誘電体層の一部は、第二ギャップの所望の特性にある程度依存し得る。第四誘電体層は、任意の数の異なる誘電体材料であり得る。いくつかの実施形態では、第四誘電体層は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＴｉＯ_２、ＳｉＯＮ、及びＳｉＮを含む、第一誘電体層と同じ誘電体材料である。第四誘電体層は、ＰＶＤプロセス、ＣＶＤプロセス、及びＡＬＤプロセスを含む堆積プロセスを用いて形成され得る。いくつかの実施形態では、第四誘電体層は、約１００ｎｍから２５０ｎｍの厚さであり得る。

ブロック１１１０では、第二金属層及び第二シリコン層は、ブロック９１０と同様に処理される。処理の間、第二金属層は、第二シリコン層と反応し、第二シリサイド層、及び第二シリサイド層と第三誘電体層との間の第二ギャップを形成する。いくつかの実施形態では、第二金属層と第二シリコン層との反応は、第二金属層が消費されたときに反応が停止する自己制御式のプロセスである。いくつかの実施形態では、全ての第二金属層が第二シリコン層と反応する。いくつかの実施形態では、全ての第二金属層が消費されたとき、金属と反応しなかったいくらかのシリコンが残り得る。いくつかの実施形態では、全てのシリコンがシリサイドに変換される。いくつかの実施形態では、全ての第二金属層が第二シリコン層と反応し、全てのシリコンがシリサイドに変換される。いくつかの実施形態では、処理は、全ての第二金属層が消費される前に停止され得る。そのため、第二ギャップの厚さは、第二金属層の厚さ、及び／又は第二シリコン層の厚さによって制御され得る。いくつかの実施形態では、第二ギャップの厚さは、約１０ｎｍから５０ｎｍであり得る。いくつかの実施形態では、ブロック９１０で形成されたギャップの厚さは、第二ギャップの厚さと同じであり得る。他のいくつかの実施形態では、ブロック９１０で形成されたギャップの厚さは、第二ギャップの厚さと異なり得る。

いくつかの実施形態では、処理は、熱処理を含み得る。ブロック１１１０での熱処理の温度及び時間は、第二金属層と第二シリコン層との反応温度に依存する。いくつかの実施形態では、熱処理は約２５０℃から１０００℃で、約１分間から２０分間であり得る。例えば、Ｎｉが第二金属層のために用いられるとき、熱処理は、約４５０℃で約１０分間であり得る。他のいくつかの実施形態では、処理は、イオン注入プロセスを介して様々なドーパントをシリコン層に注入すること、又は、プラズマエッチングによってシリコン層の表面を粗くし、その後シリコン層内に様々なドーパントを拡散させることを含み得る。

第三誘電体層の一部、及び第二シリコン層の一部の上の第四誘電体層は、第二シリコン層が第二金属層と反応して第二ギャップを形成するとき、第二シリコン層のための支持体としての役割を果たし得る。いくつかの実施形態では、第二シリサイド層と第三誘電体層との間の第二ギャップは、真空ギャップであり得る。例えば、第四誘電体層が、第二金属層及び第二シリコン層の端を完全に覆うとき、第二金属層が第二シリコン層と反応するとき、真空が第二ギャップにおいて形成され得る。他のいくつかの実施形態では、第四誘電体層が、第二金属層及び第二シリコン層の端を完全に覆わないとき、第二ギャップは空気を含み得る。第二ギャップが真空ギャップの場合、第四誘電体層は、第二シリサイド層を押して第三誘電体層に接触させる傾向にある第二ギャップ上の圧力に対して形成された第二シリサイド層を支え得る。

方法１１００は、方法９００に関して上述されたプロセス操作によって続く。ブロック９２２では、ｎ型ドーパントが、第一シリコン領域及び第二シリコン領域に注入される。第三誘電体層、第二シリサイド層、及び第四誘電体層は、第三シリコン領域にドーパントが注入されることを防ぐためのマスクとしての役割を果たし得る。例えば、リン（Ｐ）が、第一シリコン領域及び第二シリコン領域に注入され得る。Ｐドーパントは、例えば、１平方センチメートル（ｃｍ^２）当たり約５×１０^２０原子の投与量で注入され得る。他のｎ型ドーパントは、適切な方法を用いて適切な投与量に注入され得る。

方法１１００のいくつかの実施形態では、方法９００のブロック９０６での操作が実施されない。そのため、方法１１００のいくつかの実施形態では、金属層及びシリコン層が処理され、ブロック９１０でシリサイド層及びギャップを形成した後で、ギャップが真空ギャップの場合、第一誘電体層は、ギャップがつぶれて、ギャップを覆う第一誘電体層を押してシリサイド層に接触させることがないように、十分厚く、及び／又は硬くてよい。

図１２は、部分的に製造された薄膜トランジスタデバイスの断面概略図の一例を示す。図１２に示される部分的に製造されたＴＦＴデバイス１２００は、方法１１００によって製造され得る構造の一例を含む。部分的に製造されたＴＦＴデバイスは、基板１００２を覆う第一誘電体層１００８及びシリサイド層１０２２を含み、シリサイド層１０２２と第一誘電体層１００８との間のギャップ１０２４を備える。３つのシリコン領域である、第一シリコン領域１０３４、第二シリコン領域１０３６、及び第三シリコン領域１０３８が、第一誘電体層１００８を覆う。また、ＴＦＴデバイスは、第一シリコン領域１０３４のｎドープ部分１０４４、及び第二シリコン領域１０３６のｎドープ部分１０４６を含む。部分的に製造されたＴＦＴデバイス１２００は、第三シリコン領域１０３８上で第三誘電体層１２０２を覆う第二シリサイド層１２０６をさらに含み、第二ギャップ１２０４は、第二シリサイド層１２０６と第三誘電体層１２０２との間である。第四誘電体層１２０８は、第二シリサイド層１２０６のための支持体としての役割を果たし得る。

いくつかの実施形態では、部分的に製造されたＴＦＴデバイス１２００の製造が完了したとき、第二シリサイド層１２０６は、ゲートとしての役割を果たし得、ＴＦＴデバイス１２００をトップゲートＴＦＴデバイスにする。第三シリコン領域１０３８は、ＴＦＴデバイス１２００のチャネル領域としての役割を果たし得、第一シリコン領域１０３４のｎドープ部分１０４４は、ソース領域としての役割を果たし、第二シリコン領域１０３６のｎドープ部分１０４６は、ドレイン領域としての役割を果たす。いくつかの実施形態では、第二ギャップ１２０４、及び第三シリコン領域１０３８を覆う第三誘電体層１２０２は共に、ゲート絶縁物としての役割を果たす。

他のいくつかの実施形態では、部分的に製造されたＴＦＴデバイス１２００の製造が完了したとき、シリサイド層１０２２及び第二シリサイド層１２０６の両方が、ゲートとしての役割を果たし得、ＴＦＴデバイス１２００をデュアルゲートＴＦＴデバイスにする。第三シリコン領域１０３８は、ＴＦＴデバイス１２００のチャネル領域としての役割を果たし得、第一シリコン領域１０３４のｎドープ部分１０４４は、ソース領域としての役割を果たし、第二シリコン領域１０３６のｎドープ部分１０４６はドレイン領域としての役割を果たす。いくつかの実施形態では、ギャップ１０２４、及び第三シリコン領域１０３８の下にある第一誘電体層１００８は共に、ボトムゲート（例えば、シリサイド層１０２２）のためのゲート絶縁物としての役割を果たし、第二ギャップ１２０４、及び第三シリコン領域１０３８を覆う第三誘電体層１２０２は共に、トップゲート（例えば、第二シリサイド層１２０６）のためのゲート絶縁物としての役割を果たす。

ＴＦＴデバイスの製造を完了するために、方法１１００は、方法９００に関して上述されたプロセス操作と似たプロセス操作によって続き得る。例えば、第五誘電体層が、ブロック９２４と同様に、第一シリコン領域、第二シリコン領域、第四誘電体層、及び第二シリサイド層の上に形成され得る。第五誘電体層は、不動態化絶縁物としての役割を果たし得る。第五誘電体層の一部は、ブロック９２６と同様に、除去され、第一シリコン領域及び第二シリコン領域を露出し得る。さらに、第五誘電体層の一部が除去され、第二シリサイド層を露出する。第一シリコン領域及び第二シリコン領域へのコンタクトが、ブロック９２８に関して説明されたように形成され得る。さらに、第二シリサイド層へのコンタクトが形成され得る。

図１３は、薄膜トランジスタデバイスの製造プロセスを示す流れ図の一例を示す。図１３に示された方法１３００は、図９Ａ及び９Ｂに示された方法９００に関して説明されたいくつかのプロセス操作を含む。

ブロック１３０２では、シリコン層を含む基板が提供される。基板は、透明材料、及び非透明材料を含む任意の数の異なる基板材料であり得る。いくつかの実施形態では、基板は、シリコン、シリコン−オン−インシュレータ―（ＳＯＩ）、ガラス（例えば、ディスプレイガラス、又はホウケイ酸ガラス）、フレキシブルなプラスチック、又は金属箔である。いくつかの実施形態では、その上にＴＦＴデバイスが製造される基板は、数マイクロメートルから数百マイクロメートルの寸法を有する。基板上のシリコン層は、形成技術に応じて、アモルファスシリコン、多結晶シリコン、又は単結晶シリコンを含み得る。いくつかの実施形態では、シリコン層は、約５０ｎｍから２００ｎｍの厚さであり得る。いくつかの実施形態では、シリコンは、処理プロセスにおいてシリコンがシリサイド及びギャップを形成するためのシリコンを提供するのに十分な厚さであり得る。

方法１３００は、方法９００に関して上述されたプロセス操作によって続く。ブロック９０４では、金属層がシリコン層の上に形成され、シリコン／金属二重層を形成する。図９Ａ及び９Ｂに関して上述されたように、金属及びシリコン層は、最終的に反応しシリサイド層を形成するであろう。ブロック９０８では、第一誘電体層が、金属層、及び、基板表面の露出された領域の上に形成される。ブロック９１０では、金属層及びシリコン層が処理される。図９Ａ及び９Ｂに関して上述されたように、処理は、金属層とシリコン層との間での反応のためのエネルギーを提供し、シリサイド層及びギャップを形成する。ブロック９１２では、アモルファスシリコン層が第一誘電体層の上に形成される。アモルファスシリコン層は、３つの領域を含み得る。ギャップを覆う第三シリコン領域、並びに、第三シリコン領域が第一シリコン領域と第二シリコン領域との間であるようにギャップのいずれかの側の上で基板を覆う第一シリコン領域及び第二シリコン領域である。ブロック９１６では、アモルファスシリコン層は加熱される。ブロック９１８では、アモルファスシリコン層は冷却される。ギャップに起因して、第三シリコン領域は、第一シリコン領域及び第二シリコン領域と比較してより遅い速度で冷却し得る。ブロック９０４、９０８、９１０、９１２、９１６及び９１８のいくつかの実装形態の追加の詳細は、図９Ａ、９Ｂ、１１Ａ及び１１Ｂに関して上述される。

図１４は、部分的に製造された薄膜トランジスタデバイスの断面概略図の一例を示す。図１４に示された部分的に製造されたＴＦＴデバイス１４００は、方法１３００によって製造され得る構造の一例である。部分的に製造されたＴＦＴデバイスは、シリサイド層１０２２、及び基板１００２を覆う第一誘電体層１００８を含み、シリサイド層１０２２と第一誘電体層１００８との間のギャップ１０２４を伴う。３つのシリコン領域：第一シリコン領域１０３４、第二シリコン領域１０３６、及び第三シリコン領域１０３８が、第一誘電体層１００８を覆う。

ＴＦＴデバイスの製造を完了するために、方法１３００は、方法９００に関して上述されたプロセス操作によって続き得る。例えば、ｎ型ドーパントが、ブロック９２２に関して上述されたように、第一シリコン領域及び第二シリコン領域に注入され得る。ＴＦＴデバイス１４００の第一シリコン領域１０３４及び第二シリコン領域１０３６のｎドープ部分は、それぞれソース領域、及びドレイン領域としての役割を果たし得、第三シリコン領域１０３８は、チャネル領域としての役割を果たす。いくつかの実施形態では、ギャップ１０２４、及び第三シリコン領域１０３８の下にある第一誘電体層１００８は共に、ゲート絶縁物としての役割を果たす。誘電体層は、ブロック９２４に関して上述のように、第一シリコン領域、第二シリコン領域、及び第三シリコン領域の上に形成され得る。誘電体層は、不動態化絶縁物としての役割を果たし得る。ブロック９２６に関して上述されたように、誘電体層の一部が除去され、第一シリコン領域及び第二シリコン領域を露出し得る。第一シリコン領域及び第二シリコン領域へのコンタクトが、ブロック９２８に関して上述されたように、形成され得る。

方法１３００のいくつかの実施形態では、方法９００のブロック９０６での操作は実施されない。そのため、方法１３００のいくつかの実施形態では、ブロック９１０で金属層及びシリコン層が処理され、シリサイド層、及びギャップを形成した後、第一誘電体層は、大気圧がギャップをつぶし、第一誘電体層を押してシリサイド層に接触させなくてもよいように十分厚く、及び／又は硬い。方法１３００によって製造されたＴＦＴデバイスは、以下でさらに説明されるように、絶対圧力センサーとして用いられ得る。

図１５は、薄膜トランジスタデバイスの製造プロセスを示す流れ図の一例を示す。図１５に示された方法１５００は、図９Ａ及び９Ｂに示された方法９００、並びに、図１３に示された方法１３００に関して説明されたいくつかのプロセス操作を含む。

方法１５００は、方法１３００に関して上述されたように、ブロック１３０２によって開始する。ブロック１３０２では、シリコン層を含む基板が提供される。方法１５００は、方法９００に関して上述されたプロセス操作によって続く。ブロック９０４では、金属層がシリコン層の上に形成され、シリコン／金属二重層を形成する。図９Ａ及び９Ｂに関して上述されたように、金属及びシリコン層は、反応し、シリサイド層を形成し得る。ブロック９０６では、金属層及びシリコン層の一部が除去される。図９Ａ及び９Ｂに関して上述されたように、この容積は、誘電体層によって満たされ得る。ブロック９０８では、第一誘電体層が金属層及び基板表面の露出された領域の上に形成される。ブロック９１０では、金属層及びシリコン層が処理される。図９Ａ及び９Ｂに関して上述されたように、処理は、金属層とシリコン層との間での反応のためのエネルギーを提供し、シリサイド層及びギャップを形成する。ブロック９１２では、アモルファスシリコン層が第一誘電体層の上に形成される。アモルファスシリコン層は、３つの領域を含み得る：ギャップを覆う第三シリコン領域、並びに、第三シリコン領域が第一シリコン領域と第二シリコン領域との間であるようにギャップのいずれかの側の上で基板を覆う第一シリコン領域及び第二シリコン領域。ブロック９１６では、アモルファスシリコン層は加熱される。ブロック９１８では、アモルファスシリコン層は冷却される。ギャップに起因して、第三シリコン領域は、第一シリコン領域及び第二シリコン領域と比較してより遅い速度で冷却し得る。ブロック９０４、９０６、９０８、９１０、９１２、９１６、及び９１８のいくつかの実装形態の追加の詳細は、図９Ａ、９Ｂ、１１Ａ、及び１１Ｂに関して上述される。

ＴＦＴデバイスの製造を完了するために、方法１５００は、方法９００に関して上述されたプロセス操作によって続き得る。例えば、ｎ型ドーパントが、ブロック９２２に関して説明されたように、第一シリコン領域及び第二シリコン領域に注入され得る。ＴＦＴデバイスの第一シリコン領域及び第二シリコン領域のｎドープ部分は、それぞれソース領域、及びドレイン領域としての役割を果たし得、第三シリコン領域はチャネル領域としての役割を果たす。いくつかの実施形態では、ギャップ、及び、第三シリコン領域の下にある第一誘電体層は共に、ゲート絶縁物としての役割を果たし得る。誘電体層は、ブロック９２４に関して上述されたように、第一シリコン領域、第二シリコン領域、及び第三シリコン領域の上に形成され得る。誘電体層は、不動態化絶縁物としての役割を果たし得る。誘電体層の一部は除去され、ブロック９２６に関して説明されたように、第一シリコン領域及び第二シリコン領域を露出し得る。第一シリコン領域及び第二シリコン領域へのコンタクトが、ブロック９２８に関して説明されたように形成され得る。

ＴＦＴデバイスの製造方法９００、１１００、１３００、及び１５００の変形例が存在し得る。例えば、方法１１００及び１３００は、容積が誘電体層によって満たされるように、シリコン／金属二重層の一部を除去することを含み得る。他の一つの実施例として、方法１１００において、ブロック９２２で第一シリコン領域及び第二シリコン領域にｎ型ドーパントを注入することが、ブロック１１０２で第三シリコン領域の上に第三誘電体層を形成することの前に、又は、ブロック１１０２から１１１０の内の一つの間のどこかで生じ得る。

上述したように、本明細書で説明されたＴＦＴデバイスのいくつかの実装形態は、絶対圧力センサーとしての役割を果たし得る。絶対圧力センサーは、完全な真空圧力（つまり、０Ｐａ、又は無圧力）と比較した圧力（例えば、大気圧）を測定する。例えば、大気圧は、真空を参照して、海面での１０１，３２５Ｐａとして定義されるが、標高の変化と共に大気圧は変化する。

いくつかの実施形態では、図１４に示された部分的に製造されたＴＦＴデバイス１４００は、完全に製造されたときに絶対圧力センサーとしての役割を果たし得る。絶対圧力センサーとして動作するために、ＴＦＴデバイス１４００のギャップ１０２４は、真空を含む。つまり、ギャップ１０２４は真空ギャップである。真空ギャップの厚さは、大気圧の変化に起因して増加又は減少するように構成される。

例えば、部分的に製造されたＴＦＴデバイス１４００に関して、第一シリコン領域１０３４の一部はソース領域としての役割を果たし得、第二シリコン領域１０３６の一部はドレイン領域としての役割を果たし得、第三シリコン領域１０３８はチャネル領域としての役割を果たし得る。ギャップ１０２４及び誘電体層１００８は共に、ゲート絶縁物としての役割を果たし得、シリサイド層１０２２はゲートとしての役割を果たし得る。いくつかの実施形態では、一定電圧が、シリサイド層１０２２（つまり、ゲート）に印加され得、ＴＦＴデバイス１４００を線形領域に維持し得る。他のいくつかの実施形態では、第二シリコン領域１０３６（つまり、ドレイン領域）に印加された電圧は、シリサイド層１０２２（つまり、ゲート）にも印加され得、ＴＦＴデバイス１４００を飽和領域に維持し得る。

大気圧の増加は、ギャップ１０２４の厚さを減少させ得る。つまり、大気圧の増加は、第三シリコン領域１０３８、及び、シリサイド層１０２２により近い第三シリコン領域１０３８の下にある第一誘電体層１００８を押し得る。ギャップの厚さの減少は、ゲート静電容量（つまり、酸化膜容量）密度の増加を引き起こし得る。一定電圧がシリサイド層１０２２に印加されたときの、ゲート静電容量密度のこのような増加は、ドレイン電流の変調をもたらす。ギャップ１０２４が真空ギャップのため、絶対圧力は、ドレイン−ソース電流の変調、つまり、第二シリコン領域１０３６（つまり、ドレイン領域）から第一シリコン領域１０３４（つまり、ソース領域）への電流の流れの変調によって決定され得る。そのため、絶対圧力は、ＴＦＴデバイス１４００を介する電流として測定され得る。

図１６Ａおよび図１６Ｂは、複数の干渉変調器を含むディスプレイデバイスを示すシステムブロック図の例を示す。ディスプレイデバイス４０は、たとえば、スマートフォン、セルラー式電話機または携帯電話機とすることができる。しかし、ディスプレイデバイス４０の同じ構成要素またはそのわずかな変形形態も、テレビ、タブレット、電子書籍リーダー、および携帯型メディアプレーヤなどの種々のタイプのディスプレイデバイスを例示するものである。

ディスプレイデバイス４０は、筐体４１と、ディスプレイ３０と、アンテナ４３と、スピーカ４５と、入力デバイス４８と、マイクロホン４６とを含む。筐体４１は、射出成形および真空成形を含むさまざまな製造プロセスのいずれかから形成されうる。さらに、筐体４１は、プラスチック、金属、ガラス、ゴム、およびセラミック、またはこれらの組み合わせを含むがこれらに限定されないさまざまな材料のいずれかから作製されうる。筐体４１は、異なる色をしたまたは異なるロゴ、画像、もしくは記号を含む他の着脱可能な一部分と交換されうる着脱可能な部分（図示せず）を含むことができる。

ディスプレイ３０は、本明細書において説明する、双安定ディスプレイまたはアナログディスプレイを含む、さまざまなディスプレイのいずれかであってよい。ディスプレイ３０はまた、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ ＬＣＤ、もしくはＴＦＴ ＬＣＤなどのフラットパネルディスプレイ、またはＣＲＴもしくは他の管デバイスなどの非フラットパネルディスプレイを含むように構成されうる。さらに、ディスプレイ３０は、本明細書において説明するように、干渉変調器ディスプレイを含むことができる。

ディスプレイデバイス４０の構成要素は、図１６Ｂに概略的に示されている。ディスプレイデバイス４０は、筐体４１を含み、その中に少なくとも部分的に納められた追加の構成要素を含むことができる。たとえば、ディスプレイデバイス４０は、トランシーバ４７に結合されたアンテナ４３を含むネットワークインタフェース２７を含む。トランシーバ４７は、プロセッサ２１に接続され、プロセッサ２１は、調整用ハードウェア（ｃｏｎｄｉｔｉｏｎｉｎｇ ｈａｒｄｗａｒｅ）５２に接続される。調整用ハードウェア５２は、信号を調整する（たとえば、信号をフィルタリングする）ように構成されうる。調整用ハードウェア５２は、スピーカ４５およびマイクロホン４６に接続される。プロセッサ２１は、入力デバイス４８およびドライバコントローラ２９にも接続される。ドライバコントローラ２９は、フレームバッファ２８および配列ドライバ２２に結合され、配列ドライバ２２は、ディスプレイ配列３０に結合される。いくつかの実施形態では、電源５０は、特定のディスプレイデバイス４０の設計における実質的に全ての構成要素に電力を供給することができる。

ネットワークインタフェース２７は、アンテナ４３とトランシーバ４７とを含み、その結果、ディスプレイデバイス４０は、ネットワークを介して１つまたは複数のデバイスと通信することができる。ネットワークインタフェース２７は、たとえばプロセッサ２１のデータ処理要件を軽減するためにいくつかの処理能力も有することができる。アンテナ４３は、信号を送信および受信することができる。いくつかの実装形態では、アンテナ４３は、ＩＥＥＥ １６．１１（ａ）、（ｂ）、もしくは（ｇ）を含むＩＥＥＥ １６．１１規格またはＩＥＥＥ ８０２．１１ａ、ｂ、ｇ、ｎ、もしくは、さらにそれらの実装形態を含むＩＥＥＥ ８０２．１１規格に従ってＲＦ信号を送信および受信する。いくつかの他の実装形態では、アンテナ４３は、ブルートゥース規格に従ってＲＦ信号を送信および受信する。セルラー式電話の場合、アンテナ４３は、符号分割多元接続（ＣＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、ＧＳＭ／Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ（ＧＰＲＳ）、Ｅｎｈａｎｃｅｄ Ｄａｔａ ＧＳＭ Ｅｎｖｉｒｏｎｍｅｎｔ（ＥＤＧＥ）、Ｔｅｒｒｅｓｔｒｉａｌ Ｔｒｕｎｋｅｄ Ｒａｄｉｏ（ＴＥＴＲＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、Ｅｖｏｌｕｔｉｏｎ Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、１ｘＥＶ−ＤＯ、ＥＶ−ＤＯ Ｒｅｖ Ａ、ＥＶ−ＤＯ Ｒｅｖ Ｂ、Ｈｉｇｈ Ｓｐｅｅｄ Ｐａｃｋｅｔ Ａｃｃｅｓｓ（ＨＳＰＡ）、Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ（ＨＳＤＰＡ）、Ｈｉｇｈ Ｓｐｅｅｄ Ｕｐｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ（ＨＳＵＰＡ）、Ｅｖｏｌｖｅｄ Ｈｉｇｈ Ｓｐｅｅｄ Ｐａｃｋｅｔ Ａｃｃｅｓｓ（ＨＳＰＡ＋）、Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）、ＡＭＰＳ、または３Ｇ技術もしくは４Ｇ技術を利用するシステムなどのワイヤレスネットワーク内で通信するために使用される他の知られている信号を受信するように設計される。トランシーバ４７は、アンテナ４３から受信された信号を、これらがプロセッサ２１によって受信され、さらに操作可能であるように前処理することができる。トランシーバ４７はまた、プロセッサ２１から受信された信号を、これらがアンテナ４３を介してディスプレイデバイス４０から送信可能であるように処理することができる。

いくつかの実装形態では、トランシーバ４７は、受信機と交換されうる。さらに、いくつかの実施形態では、ネットワークインタフェース２７は、プロセッサ２１に送られるべき画像データを保存または生成できる画像ソースと交換されうる。プロセッサ２１は、ディスプレイデバイス４０の全体的な動作を制御することができる。プロセッサ２１は、ネットワークインタフェース２７または画像ソースから圧縮画像データなどのデータを受信し、そのデータを処理して未加工の画像データを、または未加工の画像データに容易に処理されるフォーマットを生成する。プロセッサ２１は、この処理されたデータをドライバコントローラ２９に、または保存するためにフレームバッファ２８に送ることができる。未加工のデータとは、典型的には、画像内の各場所における画像特性を識別する情報を指す。たとえば、このような画像特性は、色、彩度、およびグレースケールレベルを含むことができる。

プロセッサ２１は、ディスプレイデバイス４０の動作を制御するためにマイクロコントローラ、ＣＰＵ、または論理演算装置を含むことができる。調整用ハードウェア５２は、信号をスピーカ４５に送信するための、および信号をマイクロホン４６から受信するための、増幅器とフィルタとを含んでもよい。調整用ハードウェア５２は、ディスプレイデバイス４０内の個別構成要素品であっても、あるいはプロセッサ２１または他の構成要素内に組み込まれてもよい。

ドライバコントローラ２９は、プロセッサ２１によって生成された未加工の画像データを、プロセッサ２１から直接またはフレームバッファ２８から取得でき、配列ドライバ２２への高速送信のために未加工の画像データを適切に再フォーマットすることができる。いくつかの実装形態では、ドライバコントローラ２９は、ディスプレイ配列３０全体にわたって走査に適した時間順序を有するように、未加工の画像データをラスターのようなフォーマットを有するデータフローに再フォーマットすることができる。次に、ドライバコントローラ２９は、フォーマットした情報を配列ドライバ２２に送る。ＬＣＤコントローラなどのドライバコントローラ２９は、独立した集積回路（ＩＣ）としてシステムプロセッサ２１を関連付けられることが多いが、このようなコントローラは多数の方法で実施されうる。たとえば、コントローラは、ハードウェアとしてプロセッサ２１に埋め込まれても、ソフトウェアとしてプロセッサ２１に埋め込まれても、またはハードウェア内で配列ドライバ２２と完全に一体化されてもよい。

配列ドライバ２２は、フォーマットされた情報をドライバコントローラ２９から受信でき、ディスプレイの画素のｘｙ行列から来る、数百、場合によっては数千（またはそれ以上）のリード線に毎秒多数回印加される並列な１組の波形にビデオデータを再フォーマットすることができる。

いくつかの実装形態では、ドライバコントローラ２９、配列ドライバ２２、およびディスプレイ配列３０は、本明細書において説明するディスプレイのタイプのいずれかに適している。たとえば、ドライバコントローラ２９は、従来のディスプレイコントローラまたは双安定ディスプレイコントローラ（ＩＭＯＤコントローラ等）とすることができる。さらに、配列ドライバ２２は、従来のドライバまたは双安定ディスプレイドライバ（ＩＭＯＤディスプレイドライバ等）とすることができる。さらに、ディスプレイ配列３０は、従来のディスプレイ配列または双安定ディスプレイ配列（ＩＭＯＤの配列を含むディスプレイ等）とすることができる。いくつかの実装形態では、ドライバコントローラ２９は、配列ドライバ２２と一体化されうる。このような実装形態は、高集積システム、例えば、モバイルフォン、ポータブル電子機器、腕時計、又は小面積ディスプレイでは有用であり得る。

いくつかの実装形態では、入力デバイス４８は、たとえばユーザがディスプレイデバイス４０の動作を制御できるように構成されうる。入力デバイス４８は、ＱＷＥＲＴＹキーボードまたは電話機のキーパッドなどのキーパッド、ボタン、スイッチ、ロッカー（ｒｏｃｋｅｒ）、タッチセンシティブスクリーン、ディスプレイ配列３０に統合されたタッチセンシティブスクリーン、または感圧膜もしくは感熱膜を含むことができる。マイクロホン４６は、ディスプレイデバイス４０のための入力デバイスとして構成されうる。いくつかの実装形態では、マイクロホン４６を介した音声コマンドは、ディスプレイデバイス４０の動作を制御するために使用されうる。

電源５０は、さまざまなエネルギー貯蔵デバイスを含むことができる。たとえば、電源５０は、ニッケルカドミウム電池またはリチウムイオン電池などの充電式電池とすることができる。充電式電池を用いる実装形態では、充電式電池は、例えば、コンセント、又は光起電力デバイス若しくはアレイからの電力を用いて充電可能であり得る。あるいは、充電式電池は、ワイヤレスで充電可能であり得る。電源５０はまた、再生可能なエネルギー源、コンデンサ、またはプラスチック太陽電池もしくは太陽電池塗料を含む太陽電池を含むことができる。電源５０はまた、壁コンセント電力を受信するように構成されうる。

いくつかの実装形態では、制御プログラマビリティ（ｃｏｎｔｒｏｌ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）は、電子ディスプレイシステム内のいくつかの場所に設置可能なドライバコントローラ２９内に備わっている。いくつかの他の実装形態では、制御プログラマビリティは配列ドライバ２２内に備わっている。上述した最適化は、任意の数のハードウェア構成要素および／またはソフトウェア構成要素において、ならびに種々の構成で実施されうる。

本明細書で開示される実装形態に関連して説明した種々の例示的なロジック、論理ブロック、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェア、またはこの両者の組み合わせとして実施可能である。ハードウェアおよびソフトウェアの互換性について、機能に関して概略的に説明し、上述の種々の例示的な構成要素、ブロック、モジュール、回路、およびステップとして示してきた。このような機能がハードウェアで実施されるかソフトウェアで実施されるかは、特定の適用例および全体的なシステムに課せられた設計の制約によって決まる。

本明細書で開示される態様に関連して説明した種々の例示的なロジック、論理ブロック、モジュール、および回路を実施するために使用されるハードウェアおよびデータ処理装置は、本明細書において説明する機能を実行するように設計された、シングルチップまたはマルチチップの汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラム可能な論理デバイス、ディスクリートゲートもしくはトランジスタロジック、個別のハードウェア構成要素、またはこれらの任意の組み合わせによって実施または実行されうる。汎用プロセッサは、マイクロプロセッサであってもよいし、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、ＤＳＰとマイクロプロセッサの組み合わせ等のコンピューティングデバイスの組み合わせ、複数のマイクロプロセッサの組み合わせ、ＤＳＰコアと連動する１つまたは複数のマイクロプロセッサの組み合わせ、または他の任意のこのような構成としても実施されうる。いくつかの実装形態では、特定のステップおよび方法は、所与の機能に固有の回路によって実行されうる。

１つまたは複数の態様では、説明した機能は、本明細書に開示されている構造およびそれらの構造的な等価物を含む、ハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されうる。本明細書において説明する主題の実装形態はまた、データ処理装置によって処理されるための、またはデータ処理装置の動作を制御するために、コンピュータ記憶媒体上で符号化された１つまたは複数のコンピュータプログラムすなわちコンピュータプログラム命令の１つまたは複数のモジュールとして実施されうる。

本開示において説明する実装形態の種々の変更は、当業者には容易に明らかになり得、本明細書において定義される一般的原理は、本開示の趣旨または範囲から逸脱することなく他の実装形態に適用されうる。したがって、本特許請求の範囲は、本明細書において示される実装形態に限定されることを意図したものではなく、本特許請求の範囲には、本明細書で開示される本開示、原理、および新規な特徴と一致する最も広い範囲が認められるべきである。「例示的（ｅｘｅｍｐｌａｒｙ）」という語は、本明細書ではもっぱら「例（ｅｘａｍｐｌｅ）、具体例（ｉｎｓｔａｎｃｅ）、または例証（ｉｌｌｕｓｔｒａｔｉｏｎ）として使用する」という意味で用いられている。本明細書で「例示的」なものとして説明する実装形態は、必ずしも他の可能性、又は実装形態より好ましい、または有利であると解釈すべきものであるとは限らない。さらに、「上の（ｕｐｐｅｒ）」および「下の（ｌｏｗｅｒ）」という用語が、図を説明しやすくするために使用されることがあり、適切に配向されたページ上の図の向きに対応する相対的位置を示し、実施されるＩＭＯＤの適切な向きを反映しなくてもよいことは、当業者には容易に理解されるであろう。

別個の実装形態に関して本明細書において説明する特定の特徴はまた、単一の実装形態で組み合わせて実施されうる。逆に、単一の実装形態に関して説明する種々の特徴はまた、複数の実装形態でまたは任意の適切な副組み合わせ（ｓｕｂｃｏｍｂｉｎａｔｉｏｎ）で別々に実施されうる。さらに、特徴が特定の組み合わせで作用すると上述され、さらに当初はそのようなものとして請求されうるが、請求した組み合わせからの１つまたは複数の特徴は場合によってはその組み合わせから除きうること、請求した組み合わせは副組み合わせまたは副組み合わせの変形を対象としうる。

同様に、動作が図面では特定の順序で示されているが、これは、望ましい結果を達成するために、このような動作が、示された特定の順序でもしくは順次に実行されること、または示された動作のすべてが実行されることを必要としないことを当業者は容易に了承するであろう。さらに、図面は流れ図の形状である一以上の実施例のプロセスを概略的に示し得る。しかしながら、示されていない他の操作が、概略的に示される実施例のプロセスに組み込まれてもよい。例えば、一以上の追加の操作が、示された任意の操作の前、後、同時に、又は間で実施されてもよい。特定の状況では、マルチタスク方式および並列処理が有利な場合がある。さらに、上述の実装形態における種々のシステム構成要素の分離は、すべての実装形態でこのような分離を必要とすると理解されるべきではなく、説明したプログラム構成要素およびシステムは一般に単一のソフトウェア製品に合わせて統合されるかまたは複数のソフトウェア製品にパッケージ化されることが可能なことを理解されたい。さらに、他の実装形態は、以下の特許請求の範囲に含まれる。場合によっては、特許請求の範囲に記載された作用は、異なる順序で実行でき、依然として所望の結果を達成することが可能である。

１２ 画素、干渉変調器
１３ 矢印、光
１４ 可動反射層
１４ａ 反射副層、導電層
１４ｂ 誘電体支持層、副層
１４ｃ 導電層
１５ 光
１６ 光学スタック
１６ａ 吸収体層、光吸収体、副層
１６ｂ 副層、誘電体
１８ 支持支柱、支持体
１９ 空洞、ギャップ
２０ 透明基板
２１ システムプロセッサ
２２ 配列ドライバ
２３ 黒色マスク構造
２４ 行ドライバ回路
２５ 犠牲層、犠牲材料
２６ 列ドライバ回路
２７ ネットワークインタフェース
２８ フレームバッファ
２９ ドライバコントローラ
３０ ディスプレイ、ディスプレイ配列、パネル
３２ 連結部
３４ 変形可能層
３５ スペーサ層
４０ ディスプレイデバイス
４１ 筐体
４３ アンテナ
４５ スピーカ
４６ マイクロホン
４７ トランシーバ
４８ 入力デバイス
５０ 電源
５２ 調整用ハードウェア
６０ａ 第１のライン時間
６０ｂ 第２のライン時間
６０ｃ 第３のライン時間
６０ｄ 第４のライン時間
６０ｅ 第５のライン時間
６２ セグメント電圧
６４ セグメント電圧
７０ 解放電圧
７２ 保持電圧
７４ アドレス電圧
７６ 保持電圧
７８ アドレス電圧
８０ 製造プロセス
８２ ブロック
８４ ブロック
８６ ブロック
８８ ブロック
９０ ブロック
９００ 方法
９０２ ブロック
９０４ ブロック
９０６ ブロック
９０８ ブロック
９１０ ブロック
９１２ ブロック
９１４ ブロック
９１６ ブロック
９１８ ブロック
９２０ ブロック
９２２ ブロック
９２４ ブロック
９２６ ブロック
９２８ ブロック
１０００ ＴＦＴデバイス
１００２ 基板
１００４ シリコン層
１００６ 金属層
１００８ 第一誘電体層
１００９ 点線
１０１０ 容積
１０２２ シリサイド層
１０２４ ギャップ
１０３２ 第二誘電体層
１０３４ 第一シリコン領域
１０３６ 第二シリコン領域
１０３８ 第三シリコン領域
１０４４ ｎドープ部分
１０４６ ｎドープ部分
１０５２ 第三誘電体層
１０５４ 第一コンタクト
１０５６ 第二コンタクト
１０９２ 寸法
１０９４ 寸法
１１００ 方法
１１０２ ブロック
１１０４ ブロック
１１０６ ブロック
１１０８ ブロック
１１１０ ブロック
１２０２ 第三誘電体層
１２０４ 第二ギャップ
１２０６ 第二シリサイド層
１２０８ 第四誘電体層
１３００ 方法
１３０２ ブロック
１４００ ＴＦＴデバイス
１５００ 方法

Claims (29)

1. 表面を有する基板を提供する段階であって、前記基板が前記基板表面の領域の上に第一シリコン層を含み、前記第一シリコン層が露出された前記基板表面の領域を残す段階と、
   前記第一シリコン層の上に第一金属層を形成する段階と、
   前記第一金属層、及び前記基板表面の前記露出された領域の上に第一誘電体層を形成する段階と、
   前記第一金属層及び前記第一シリコン層を処理する段階であって、前記第一金属層が前記第一シリコン層と反応して第一シリサイド層、及び前記第一シリサイド層と前記第一誘電体層との間に第一ギャップを形成する段階と、
   前記第一誘電体層の上にアモルファスシリコン層を形成する段階であって、前記アモルファスシリコン層が、前記基板表面の前記露出された領域を覆う第一シリコン領域及び第二シリコン領域、並びに、前記第一ギャップを覆う第三シリコン領域を含み、前記第三シリコン領域が、前記第一シリコン領域と前記第二シリコン領域との間にある段階と、
   前記アモルファスシリコン層を加熱する段階と、
   前記アモルファスシリコン層を冷却する段階であって、前記第一シリコン領域、及び前記第二シリコン領域が、前記第三シリコン領域よりも速い速度で冷却する段階と、を含む方法。
2. 前記第一金属が、チタン、ニッケル、モリブデン、タンタル、タングステン、プラチナ、及びコバルトの内の少なくとも一つを含む、請求項１に記載の方法。
3. 前記第三シリコン領域が、単一のシリコン粒子、又は複数のシリコン粒子を含み、前記第一シリコン領域及び第二シリコン領域が、アモルファスシリコン、又は、前記第三シリコン領域における前記単一のシリコン粒子、若しくは前記複数のシリコン粒子よりも小さな複数のシリコン粒子を含む、請求項１又は２に記載の方法。
4. 前記アモルファスシリコン層を加熱する前に、前記アモルファスシリコン層の上に第二誘電体層を形成する段階をさらに含む、請求項１から３の何れか一項に記載の方法。
5. 前記第一シリコン領域、第二シリコン領域、及び第三シリコン領域の上に第二誘電体層を形成する段階と、
   前記第二誘電体層の一部を除去して、前記第一シリコン領域及び前記第二シリコン領域を露出する段階と、
   金属コンタクトを形成する段階であって、第一金属コンタクトが前記第一シリコン領域と接触し、第二金属コンタクトが前記第二シリコン領域と接触する段階と、をさらに含む、請求項１から３の何れか一項に記載の方法。
6. 前記第一シリサイド層と前記第一誘電体層との間の前記第一ギャップが真空ギャップである、請求項１から５の何れか一項に記載の方法。
7. 前記第一誘電体層を形成する前に、前記第一シリコン層及び前記第一金属層の一部を除去する段階であって、前記第一金属層及び前記第一シリコン層を処理した後で、前記第一誘電体層が、前記ギャップ内で前記基板の前記表面と接触する支持体を含む段階をさらに含む、請求項１から６の何れか一項に記載の方法。
8. 前記アモルファスシリコン層を加熱する段階が、エキシマレーザーアニーリングによって実施される、請求項１から７の何れか一項に記載の方法。
9. 前記第一ギャップの厚さが、略１０ナノメートルから５０ナノメートルである、請求項１から８の何れか一項に記載の方法。
10. 前記第三シリコン領域の上に第二誘電体層を形成する段階と、
    前記第二誘電体層の上に第二金属層を形成する段階と、
    前記第二金属層の上に第二シリコン層を形成する段階と、
    前記第二シリコン層、及び前記第二誘電体層の一部の上に誘電体の支持体を形成する段階と、
    前記第二金属層及び前記第二シリコン層を処理する段階であって、前記第二金属層が、前記第二シリコン層と反応して、第二シリサイド層、及び、前記第二シリサイド層と前記第二誘電体層との間の第二ギャップを形成する段階と、をさらに含む、請求項１又は２に記載の方法。
11. 前記第一シリコン領域及び前記第二シリコン領域にｎ型ドーパントを注入する段階をさらに含む、請求項１から１０の何れか一項に記載の方法。
12. 請求項１から１１の何れか一項に記載の方法によって製造されたデバイス。
13. 表面を有する基板を提供する段階であって、前記基板が前記基板の表面の領域の上にシリコン層を含み、前記シリコン層が露出された基板表面の領域を残す段階と、
    前記シリコン層の上に金属層を形成する段階と、
    前記シリコン層及び前記金属層の一部を除去して、前記基板表面の一部を露出する段階と、
    前記金属層、前記基板表面の前記露出された領域、及び前記基板表面の前記露出された部分の上に誘電体層を形成する段階と、
    前記金属層及び前記シリコン層を処理する段階であって、前記金属層が前記シリコン層と反応して、シリサイド層、及び前記シリサイド層と前記誘電体層との間のギャップを形成する段階と、
    前記誘電体層の上にアモルファスシリコン層を形成する段階であって、前記アモルファスシリコン層が、前記基板表面の前記露出された領域を覆う第一シリコン領域及び第二シリコン領域、並びに、前記ギャップを覆う第三シリコン領域を含み、前記第三シリコン領域が、前記第一シリコン領域と前記第二シリコン領域との間である段階と、
    前記アモルファスシリコン層を加熱する段階と、
    前記アモルファスシリコン層を冷却する段階であって、前記第一シリコン領域及び前記第二シリコン領域が、前記第三シリコン領域よりも速い速度で冷却する段階と、を含む方法。
14. 前記金属層が、チタン、ニッケル、モリブデン、タンタル、タングステン、プラチナ、及びコバルトの内の少なくとも一つを含む、請求項１３に記載の方法。
15. 前記第三シリコン領域が、単一のシリコン粒子、又は複数のシリコン粒子を含み、前記第一シリコン領域及び第二シリコン領域が、アモルファスシリコン、又は、前記第三シリコン領域における前記単一のシリコン粒子、若しくは前記複数のシリコン粒子よりも小さな複数のシリコン粒子を含む、請求項１３又は１４に記載の方法。
16. 前記第一シリコン領域、及び前記第二シリコン領域にｎ型ドーパントを注入する段階をさらに含む、請求項１３から１５の何れか一項に記載の方法。
17. 表面を有する基板と、
    前記基板表面と関連する第一シリサイド層と、
    第一誘電体層であって、前記基板表面の上に前記第一誘電体層の少なくとも一部と、
    前記第一シリサイド層と前記第一誘電体層との間の第一真空ギャップと、
    前記第一誘電体層の上のシリコン層であって、前記シリコン層が第一シリコン領域、第二シリコン領域、及び第三シリコン領域を含み、前記第三シリコン領域が前記第一真空ギャップを覆い、前記第三シリコン領域が前記第一シリコン領域と前記第二シリコン領域との間であり、前記第三シリコン領域が単一のシリコン粒子、又は複数のシリコン粒子を含み、前記第一シリコン領域及び第二シリコン領域が、アモルファスシリコン、又は、前記第三シリコン領域における前記単一のシリコン粒子、若しくは前記複数のシリコン粒子よりも小さな複数のシリコン粒子を含む、シリコン層と、を含む装置。
18. 前記第一シリサイド層が、チタンシリサイド、ニッケルシリサイド、モリブデンシリサイド、タンタルシリサイド、タングステンシリサイド、プラチナシリサイド、及びコバルトシリサイドの内の少なくとも一つである、請求項１７に記載の装置。
19. 前記第一真空ギャップが、略１０ｎｍから５０ｎｍの厚さである、請求項１７又は１８に記載の装置。
20. 前記第一真空ギャップの厚さが、大気圧の変化に起因して増加又は減少するように構成される、請求項１７から１９の何れか一項に記載の装置。
21. 前記装置が、絶対圧力示度を生成するように構成される、請求項１７から２０の何れか一項に記載の装置。
22. 前記絶対圧力示度が、前記第一シリサイド層に固体電位を印加すること、及び前記第一シリコン領域と第二シリコン領域との間の電流の流れを決定することによって生成される、請求項２１に記載の装置。
23. 前記第一シリコン領域、及び前記第二シリコン領域は、ｎ型ドーパントが注入される、請求項１７から２２の何れか一項に記載の装置。
24. 前記第三シリコン領域の上の第二誘電体層と、
    第二シリサイド層と、
    前記第二誘電体層と、前記第二シリサイド層との間の第二真空ギャップと、
    前記第二誘電体層の一部の上の誘電体の支持体であって、前記誘電体の支持体が、前記第二シリサイド層を前記第二誘電体層から離隔する、誘電体の支持体と、を更に含む、請求項１７から２３の何れか一項に記載の装置。
25. ディスプレイと、
    前記ディスプレイと通信するように構成されるプロセッサであって、前記プロセッサが画像データを処理するように構成されるプロセッサと、
    前記プロセッサと通信するように構成されるメモリデバイスと、をさらに含む、請求項１７から２４の何れか一項に記載の装置。
26. 前記ディスプレイに少なくとも一つの信号を送るように構成されたドライバ回路と、
    前記ドライバ回路に前記画像データの少なくとも一部を送るように構成されたコントローラと、をさらに含む、請求項２５に記載の装置。
27. 前記プロセッサに前記画像データを送るように構成された画像ソースモジュールをさらに含む、請求項２５に記載の装置。
28. 前記画像ソースモジュールが、受信機、トランシーバ、及び送信機の内の少なくとも一つを含む、請求項２７に記載の装置。
29. 入力データを受け取り、且つ前記プロセッサに前記入力データを通信するように構成された入力デバイス、をさらに含む、請求項２５に記載の装置。

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