JP2014204047A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置に素子の分離のために形成される複数の空間のばらつきを低減するために有利な技術を提供する。【解決手段】半導体装置の製造方法は、第１面および第２面を有する半導体基板の前記第１面を処理することによって、第１部分、および、前記第１面を含む面と前記第１部分との間に位置する第２部分を有する溝を形成する工程と、前記第１部分に空間が残りかつ前記溝が閉塞されるように前記第２部分の中に絶縁体を充填する工程と、前記第１面と前記第２面との間に複数の素子を形成する工程と、を含む。前記空間および前記絶縁体によって素子分離が形成される。【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関する。

特許文献１には、固体撮像装置などの半導体装置の製造方法が記載されている。該方法では、フォトダイオードなどの半導体素子がそれぞれ形成された複数の単結晶シリコン層が空隙によって分離された構造を準備し、該複数の単結晶シリコン層の上にタングステン膜などの遮光膜、平坦化層、カラーフィルタおよびマイクロレンズを形成する。

特開２０１２−１５３１６号公報

特許文献１に記載された方法では、複数の単結晶シリコン層の間に形成された空隙を埋めることなく、該複数の単結晶シリコン層の上にタングステン膜などの遮光膜を形成する。したがって、空隙の中にも遮光膜としての導電膜が形成される可能性がある。また、空隙の中に遮光膜が形成される度合いが、基板内の位置によって異なる可能性、又は、基板間で異なる可能性がある。そのために、固体撮像装置などの半導体装置の特性にばらつきが生じうる。

本発明は、半導体装置に素子の分離のために形成される複数の空間のばらつきを低減するために有利な技術を提供することを目的とする。

本発明の１つの側面は、半導体装置の製造方法に係り、該製造方法は、第１面および第２面を有する半導体基板の前記第１面を処理することによって、第１部分、および、前記第１面を含む面と前記第１部分との間に位置する第２部分を有する溝を形成する工程と、前記第１部分に空間が残りかつ前記溝が閉塞されるように前記第２部分の中に絶縁体を充填する工程と、前記第１面と前記第２面との間に複数の素子を形成する工程と、を含み、前記空間および前記絶縁体によって素子分離が形成される。

本発明によれば、半導体装置に素子の分離のために形成される複数の空間のばらつきを低減するために有利な技術が提供される。

第１実施形態の固体撮像装置の画素アレイの一部分の断面図。 第１実施形態の固体撮像装置の画素アレイの一部分の平面図。 第１実施形態の固体撮像装置の製造方法を説明する断面図。 第１実施形態の固体撮像装置の製造方法を説明する断面図。 第１実施形態の固体撮像装置の製造方法を説明する断面図。 第１実施形態の固体撮像装置の製造方法を説明する断面図。 第１実施形態の固体撮像装置の製造方法を説明する断面図。 第２実施形態の固体撮像装置の画素アレイの一部分の断面図。 第２実施形態の固体撮像装置の製造方法を説明する断面図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。なお、以下では、本発明を固体撮像装置に適用した例を説明するが、本発明の１つの側面は、素子分離の構造およびその製造方法に特徴を有するのであり、したがって、本発明の当該側面は、固体撮像装置以外の半導体装置にも適用可能である。

図１は、本発明の第１実施形態の固体撮像装置１００の画素アレイの一部分の断面図である。図２は、固体撮像装置１００の画素アレイの一部分を示す平面図である。なお、図１は、図２のＡ−Ｂ線に沿った概略断面図であり、３つの光電変換部ＰＥＣが示されている。

固体撮像装置１００は、第１面Ｓ１および第２面Ｓ２’を有する半導体基板１と、半導体基板１における第１面Ｓ１の側に配置された絶縁体２２と、半導体基板１の中で絶縁体２２から第２面Ｓ２’の側に延びた空間７とを備えうる。固体撮像装置１００はまた、第１面Ｓ１と第２面Ｓ２’との間に形成された複数の素子とを備えうる。該複数の素子は、例えば、光電変換部ＰＥＣ、フローティングディフュージョン２８、転送ゲート２７を含みうる。該複数の素子は、その他、フローティングディフュージョン２８の電位をリセットするリセットトランジスタ、および、フローティングディフュージョン２８の電位に応じた信号を列信号線に出力する増幅トランジスタを含みうる。リセットトランジスタおよび増幅トランジスタは、個々の光電変換部ＰＥＣに対して設けられてもよいし、複数の光電変換部ＰＥＣあるいは複数の画素によって共有されてもよい。固体撮像装置１００の各画素は、少なくとも１つの光電変換部ＰＥＣを含む。固体撮像装置１００は、絶縁体２２および空間７に隣接する位置に形成されたチャネルストップ２１を備えうる。

絶縁体２２は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を構成する。空間７は、気体で満たされてもよいし、減圧状態または真空状態に維持されてもよい。絶縁体２２および空間７によって、素子と素子とを分離する素子分離が形成されている。素子と素子との分離とは、例えば、相互に隣接する光電変換部ＰＥＣと光電変換部ＰＥＣとの分離でありうる。あるいは、素子と素子との分離とは、画素と画素との分離でありうる。あるいは、素子と素子との分離とは、相互に隣接する光電変換部ＰＥＣとトランジスタ（例えば、リセットトランジスタ、増幅トランジスタ）との分離でありうる。複数の素子（例えば光電変換部ＰＥＣ）のうち隣接する素子を隔てる方向における空間７の幅（図１における横方向の幅）は、当該方向における絶縁体２２の幅より小さい。空間７の幅は、半導体基板１の深さ方向（第１面Ｓ１の側から第２面Ｓ２’の側に向かう方向）に沿って一定であってもよいし、第１面Ｓ１から離れる従って大きくなっても小さくなってもよい。以下では、幅は、複数の素子（例えば光電変換部ＰＥＣ）のうち隣接する素子を隔てる方向における寸法を意味するものとする。

図２に例示されるように、素子分離を構成する絶縁体２２は、光電変換部ＰＥＣなどの各素子を取り囲むように配置されている。該素子分離を構成する空間７も、光電変換部ＰＥＣなどの各素子を取り囲むように配置されている。

光電変換部ＰＥＣは、例えば、第１導電型の半導体領域で構成される電荷蓄積領域２５、電荷蓄積領域２５に接するように配置された第１導電型の半導体領域２３、半導体領域２３に接するように配置された第２導電型の半導体領域２４を含みうる。光電変換部ＰＥＣは、電荷蓄積領域２５と第１面Ｓ１との間に第２導電型の半導体領域２６を含んでもよい。第１導電型がｎ型である場合は第２導電型はｐ型であり、第１導電型がｐ型である場合は第２導電型はｎ型である。転送ゲート２７は、ゲート電極である。転送ゲート２７、電荷蓄積領域２５およびフローティングディフュージョン２８は、ＭＯＳ構造を構成している。

半導体基板１の第１面の側には、複数の層間絶縁膜１０および複数の配線層９で構成される配線構造と、該配線構造の上に配置されたパッシベーション膜１１とが配置されうる。半導体基板１の第２面の側には平坦化膜１２、カラーフィルタ層１３、キャッピング層１４、マイクロレンズ層１５が積層されうる。なお、平坦化膜１２を構成する材料は、空間７には殆ど侵入しない。

図１および図２に例示される固体撮像装置１００は、配線構造が配置された第１面の側と反対側、即ち第２面の側に光を入射させるように構成された裏面照射型の固体撮像装置である。マイクロレンズ層１５のマイクロレンズを通った光は、カラーフィルタ層１３を通って半導体基板１の第２面Ｓ２’に入射し、光電変換部ＰＥＣで電荷を発生させる。発生した電荷は、電荷蓄積領域２５に蓄積され、転送ゲート２７によって形成されるチャネルを通してフローティングディフュージョン２８に転送される。フローティングディフュージョン２８の電位は、転送されてきた電荷の量に応じて変化する。増幅トランジスタは、フローティングディフュージョン２８の電位に応じた信号を列信号線に出力する。

半導体基板１がシリコンで構成され、絶縁体２２がシリコン酸化物で構成される場合、シリコン酸化物および空間７の屈折率はシリコンより小さい。よって、光電変換部ＰＥＣに入射した光は、空間７と光電変換部ＰＥＣとの界面および絶縁体２２と光電変換部ＰＥＣとの界面で反射される。これにより、１つの画素の光電変換部ＰＥＣに入射した光が隣接する画素の光電変換部ＰＥＣおよび／またはフローティングディフュージョン２８に侵入することを低減することができる。これにより混色を低減したり、画像の解像度を向上させたりすることができる。

以下、図３〜図７を参照しながら固体撮像装置１００の製造方法を例示的に説明する。ここで、図３〜図７には、１つの画素の光電変換部ＰＥＣおよびトランジスタＡＴ（例えば、リセットトランジスタ、増幅トランジスタ）、ならびに、周辺回路のＮＭＯＳトランジスタＰＴＮおよびＰＭＯＳトランジスタＰＴＰに相当する部分が示されている。

工程Ｓ１０１〜Ｓ１０５は、第１面Ｓ１および第２面Ｓ２を有する半導体基板１の第１面Ｓ１を処理することによって、空間（第１部分）７および第２部分６を有する溝Ｔを形成する工程である。典型的には、半導体基板１は、シリコン基板である。

工程Ｓ１０１では、半導体基板１の第１面の上に積層膜１８を形成する。積層膜１８は、例えば、半導体基板１の第１面Ｓ１の上に形成されたシリコン酸化膜、該シリコン酸化膜の上に形成されたポリシリコン膜、および、該ポリシリコン膜の上に形成されたシリコン窒化膜を含みうる。該シリコン酸化膜は、例えば、厚さが５ｎｍ〜３０ｎｍの範囲内であり、例えば、常圧の熱酸化によって形成されうる。熱酸化は、例えば、温度７００℃〜１１５０℃で、酸素、または、水素／酸素混合気体中で行うことができる。該ポリシリコン膜は、例えば、厚さが１０ｎｍ〜１００ｎｍの範囲内であり、例えば、温度６００℃〜７００℃、圧力５Ｐａ〜１００Ｐａで、モノシラン（ＳｉＨ_４）を使って成膜されうる。該シリコン窒化膜は、例えば、厚さが３０ｎｍ〜２００ｎｍの範囲内であり、温度７００℃〜９００℃、圧力５Ｐａ〜１００Ｐａで、アンモニアとモノシランまたはジクロロシラン（Ｓｉ_２Ｈ_２Ｃｌ_２）との混合気体を使って成膜されうる。

また、工程Ｓ１０１では、更に、積層膜１８の上に、第１開口ＯＰ１を有する第１フォトレジストＰＲ１を形成する。第１開口ＯＰ１を有する第１フォトレジストＰＲ１は、フォトリソグラフィー工程によって形成されうる。第１開口ＯＰ１は、空間（第１部分）７の領域（即ち、幅および該幅に直交する方向の寸法）を規定する。

工程Ｓ１０２では、第２開口ＯＰ２を有する第２フォトレジストＰＲ２を第１フォトレジストＰＲ１の上に形成する。第２開口ＯＰ２を有する第２フォトレジストＰＲ２は、フォトリソグラフィー工程によって形成されうる。第２開口ＯＰ２は、第２部分６の領域（即ち、幅および該幅に直交する方向の寸法）を規定する。

工程Ｓ１０３では、第１フォトレジストＰＲ１および第２フォトレジストＰＲ２をエッチングマスクとして使用して半導体基板１の上の積層膜１８をエッチングする。工程Ｓ１０４では、第１フォトレジストＰＲ１および第２フォトレジストＰＲ２をエッチングマスクとして使用して半導体基板１をエッチングする。

ここで、積層膜１８は、前述のとおり、半導体基板１の側から順に、シリコン酸化膜、ポリシリコン膜、シリコン窒化膜を含みうる。シリコン窒化膜は、例えば、四フッ化メタン（ＣＦ_４）、二フッ化メタン（ＣＨ_２Ｆ_２）、三フッ化メタン（ＣＨＦ_３）、六フッ化イオウ（ＳＦ_６）などのフロン系ガスを用いてプラズマエッチングされうる。該フロン系ガスは、単独または他のフロン系ガスと組み合わせて、および／または、アルゴンまたはヘリウムなどの不活性ガスまたは水素と混合して用いられてもよい。

ポリシリコン膜は、臭化水素（ＨＢｒ）／塩素（Ｃｌ_２）／酸素の混合気体を用いてプラズマエッチングされうる。該混合気体は、アルゴンまたはヘリウムなどの不活性ガスと混合して用いられてもよい。シリコン酸化膜は、シリコン窒化膜と同様のフロン系ガスを酸素と混合して用いてプラズマエッチングされうる。この混合気体は、単独または他のフロン系ガスと組み合わせて、および／または、アルゴンやヘリウムなどの不活性ガスと混合して用いられてもよい。

工程Ｓ１０４では、第１開口ＯＰ１を通して半導体基板１をエッチングして半導体基板１に第１開口ＯＰ１の幅に従う溝２０を形成する。また、工程Ｓ１０４では、溝２０を形成するとともに、第１フォトレジストＰＲ１のうち第２開口ＯＰ２に露出している部分を除去して第１フォトレジストＰＲ１に第２開口ＯＰ２の寸法に従う開口ＯＰを形成する。工程Ｓ１０４では、誘導結合プラズマ（ＩＣＰ）装置を用いて六フッ化イオウとフロン３１８Ｃ（Ｃ_４Ｆ_８）を交互に流してエッチングを行なうボッシュプロセスが採用されうる。一例において、溝２０の幅は０．１μｍ、溝２０の深さは３μｍ〜５μｍの範囲内にされうる。工程Ｓ１０４では、六フッ化イオウ／酸素混合気体を用いてダイポールリングマグネトロン（ＤＲＭ）方式のプラズマエッチングを行ってもよい。この場合には、レジストエッチバック技術によって、素子形成領域のレジストパターンのみが残されうる。

工程Ｓ１０５では、第１フォトレジストＰＲ１に形成された開口ＯＰを通して積層膜１８、更には半導体基板１をエッチングすることにより半導体基板１に第１部分７’および第２部分６を形成する。ここで、第１部分７’は開口ＯＰによって規定され、第２部分６は溝２０によって規定される。したがって、第１部分７’の領域（即ち、幅および該幅に直交する方向の寸法）は、第１フォトレジストＰＲ１に形成されていた第１開口ＯＰ１によって規定される。また、第２部分６の領域（即ち、幅および該幅に直交する方向の寸法）は、第２フォトレジストＰＲ２に形成されていた第２開口ＯＰ２によって規定される。積層膜１８のエッチングの条件は、工程Ｓ１０３における積層膜１８のエッチングの条件に従いうる。半導体基板１は、例えば、臭化水素（ＨＢｒ）／塩素（Ｃｌ_２）／酸素の混合気体を用いてプラズマエッチングされうる。該混合気体は、アルゴンまたはヘリウムなどの不活性ガスと混合して用いられてもよい。半導体基板１の第１面Ｓ１からの第２部分６の底部までの深さは、例えば、２００ｎｍ〜３００ｎｍとされうる。

第１部分７’および第２部分６で構成される溝Ｔの側面の少なくとも一部には、光電変換部ＰＥＣの電荷蓄積領域２５に蓄積される電荷に対するバリアとなる半導体領域を形成してもよい。

工程Ｓ１０６では、第１部分７’の下にチャネルストップ２１を形成する。チャネルストップ２１は、例えば、第１フォトレジストＰＲ１をマスクとして用いて、第２導電型の半導体領域を形成するためのイオンを注入することによって形成されうる。第２導電型がｐ型である場合は、例えば、ホウ素イオンを加速電圧２５ｋｅＶ、ドーズ量３．０×１０^１２ｉｏｎｓ／ｃｍ^２〜２．５×１０^１３ｉｏｎｓ／ｃｍ^２で半導体基板１に対して斜め方向より注入することによってチャネルストップ２１が形成されうる。チャネルストップ２１は、第１部分７’の下にも形成されうる。

工程Ｓ１０７では、第１部分７’に空間７が残りかつ溝Ｔが閉塞されるように第２部分６の中に絶縁体２２を充填する。ここで、第２部分６の中に絶縁体２２を充填する前に、溝Ｔ内のエッジを平滑化するために酸化処理を行ってもよい。該酸化処理には、例えば、温度９００℃〜１１００℃、圧力０．８ｋＰａ〜２．０ｋＰａの水素／酸素混合気体中でのラジカル酸化、または、常圧の酸素中での熱酸化などを適用することができる。絶縁体２２は、例えばシリコン酸化物であり、絶縁体２２の充填は、例えば高密度プラズマＣＶＤ技術によって行われうる。より具体的には、絶縁体２２の充填は、ＩＣＰ装置を用いて、温度５５０℃〜７００℃、圧力０．４Ｐａ〜１．３Ｐａ、モノシラン／酸素／ヘリウム混合気体中でなされうる。この条件では、溝Ｔの内部には殆どシリコン酸化膜が形成されず、溝Ｔの内部が減圧状態のままで、溝Ｔの上に絶縁体２２としてのシリコン酸化物が堆積する。第１部分７’の内部に絶縁体２２を充填せずに空間７を残すには、例えば、第１部分７’のアスペクト比（高さ／幅）が３０〜５０とし、かつ、第１部分７’の幅をサブミクロンオーダとすることが好ましい。絶縁体２２の厚さは、例えば、積層膜１８の上において５００ｎｍ〜８００ｎｍの範囲内にされうる。

工程Ｓ１０８では、積層膜１８の上に絶縁体（シリコン酸化物）２２を除去しつつ絶縁体２２を平坦化する。この工程において、例えば、絶縁体２２をプラズマエッチングした後に、窒素雰囲気中で温度９００℃、２０分〜９０分の熱処理を行なうことができる。これにより、絶縁体（シリコン酸化物）２２を焼き締めて特性を安定化させるとともに、チャネルストップ２１を活性化させることができる。その後、絶縁体（シリコン酸化物）２２をシリカ、セリアをそれぞれ研磨剤とした２段階のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）によって平坦化しうる。

工程Ｓ１０９では、積層膜１８を除去して、素子形成領域の半導体基板１の表面（第１面Ｓ１）を露出させる。積層膜１８の除去には、工程Ｓ１０３と同様の条件を最小することができる。

工程Ｓ１１０では、半導体基板１の第１面Ｓ１と第２面Ｓ２との間に素子を形成する。素子の一部は、第１面Ｓ１の上に形成されてもよい。また、他の素子が第１面Ｓ１の上に形成されてもよい。ここで、図６には、画素を構成する素子として、光電変換部ＰＥＣ、転送ゲート２７、フローティングディフュージョン２８、および、トランジスタＡＴ（例えば、リセットトランジスタ、増幅トランジスタ）が示されている。図６にはまた、周辺回路のＮＭＯＳトランジスタＰＴＮおよびＰＭＯＳトランジスタＰＴＰが示されている。トランジスタＡＴ、ＮＭＯＳトランジスタＰＴＮおよびＰＭＯＳトランジスタＰＴＰは、ゲート８が示されている。素子は、例えば、ＦＥＯＬ（Ｆｒｏｎｔ−Ｅｎｄ Ｏｆ Ｌｉｎｅ）プロセスによって形成されうる。工程Ｓ１１０では、更に、第１層の層間絶縁膜１０を形成する。

工程Ｓ１１１では、複数の層間絶縁膜１０および複数の配線層９で構成される配線構造を完成させ、更に、該配線構造の上にパッシベーション膜１１を形成する。配線層９は、例えば、Ｃｕによって形成されうる。層間絶縁膜１０は、例えば、シリコン酸化膜の他、Ｃｕの拡散防止膜や、エッチングストッパとなるシリコン窒化膜を含みうる。配線層９は、Ｃｕ以外の材料、例えばＡｌで形成されてもよい。

工程Ｓ１１２では、空間７が露出するように半導体基板１を第２面Ｓ２の側から薄化する。半導体基板１の薄化は、例えば、グラインダなどによる研削、またはＣＭＰなどによって行いうる。その他、この他、３次元実装やＴＳＶ（貫通電極）形成プロセスなどで採用されている公知の基板薄膜化技術を適用することが可能である。薄化の後の第２面は、第２面Ｓ２’として示されている。

薄化は、半導体基板１の第１面Ｓ１の側に、プラスチックなどの樹脂、ガラスまたはシリコンなどを主材料とした支持基板を結合した状態で行われうる。半導体基板１に対する支持基板の結合は、例えば、エポキシ樹脂などの接着剤が使用されうる。半導体基板１に対する支持基板の結合のために接着剤を使用する場合、配線構造の形成後に半導体基板１の薄化を行うことが好ましい。

工程Ｓ１１３では、半導体基板１の第２面Ｓ２’の側に光透過性の平坦化膜１２、カラーフィルタ層１３、キャッピング層１４およびマイクロレンズ層１５を形成する。

以上の製造方法を経て半導体装置の一例としての固体撮像装置１００が得られる。この製造方法によれば、空間７および絶縁体２２で構成される素子分離のアライメントと、光電変換部ＰＥＣおよびトランジスタなどの素子のアライメントとを半導体基板１の同一面（第１面Ｓ１）に形成されるアライメントマークを使って行うことができる。よって、レイアウトに要求されるマージンを小さくすることができ、高集積化に有利である。

以下、本発明の第２実施形態を説明する。なお、第２実施形態として言及しない事項は、第１実施形態に従いうる。図８は、本発明の第２実施形態の固体撮像装置１００’の画素アレイの一部分の断面図である。第２実施形態の固体撮像装置１００’では、空間７（第１部分）が半導体基板１の第２面Ｓ２まで到達しておらず、平坦化膜１２が省略されている。第２実施形態では、空間７の第２面Ｓ２側の端部と第２面Ｓ２との間では、空間７による素子分離はなされていない。しかしながら、画素内の光電変換部ＰＥＣおよびフローティングディフュージョン２８は、他の画素から空間７および絶縁体２２によって分離されている。

以下、図９を参照しながら固体撮像装置１００の製造方法を例示的に説明する。ここで、図９には、１つの画素の光電変換部ＰＥＣおよびトランジスタＡＴ（例えば、リセットトランジスタ、増幅トランジスタ）、ならびに、周辺回路のＮＭＯＳトランジスタＰＴＮおよびＰＭＯＳトランジスタＰＴＰに相当する部分が示されている。

工程Ｓ１１１’の終了までは、第１実施形態における工程Ｓ１１１の終了までと同様である。工程Ｓ１１２’では、半導体基板１を第２面Ｓ２の側から薄化するが、空間７を露出させない。薄化は、例えば、空間７の第２面Ｓ２側に存在するチャネルストップ２１が露出した時点で終了することができる。半導体基板１の最終的な厚さ（薄化後の厚さ）は、カラーフィルタ層１３の形成プロセスを行なう際の平坦性確保など、目的に応じて適宜設定できる。薄化は、半導体基板１に支持基板を結合した状態で行うことができる。

工程Ｓ１１３では、半導体基板１の第２面Ｓ２’の側にカラーフィルタ層１３、キャッピング層１４、マイクロレンズ層１５を形成する。第２実施形態では、薄化工程において空間７を露出させないので、平坦化膜１２を形成する必要がない。

以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。

Claims (15)

1. 半導体装置の製造方法であって、
   第１面および第２面を有する半導体基板の前記第１面を処理することによって、第１部分、および、前記第１面を含む面と前記第１部分との間に位置する第２部分を有する溝を形成する工程と、
   前記第１部分に空間が残りかつ前記溝が閉塞されるように前記第２部分の中に絶縁体を充填する工程と、
   前記第１面と前記第２面との間に複数の素子を形成する工程と、を含み、
   前記空間および前記絶縁体によって素子分離が形成される、
   ことを特徴とする半導体装置の製造方法。
2. 前記複数の素子のうち隣接する素子を隔てる方向における前記第１部分の幅は、前記方向における第２部分の幅より小さい、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記溝を形成する工程は、
   前記第１部分を規定する第１開口を有する第１フォトレジストを前記第１面の上に形成する工程と、
   前記第２部分を規定する第２開口を有する第２フォトレジストを前記第１フォトレジストの上に形成する工程と、
   前記第１フォトレジストおよび前記第２フォトレジストをエッチングマスクとして使用して前記半導体基板をエッチングする工程と、を含む、
   ことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記半導体基板をエッチングする工程は、
   前記第１開口を通して前記半導体基板をエッチングして前記半導体基板に前記第１開口の幅に従う溝を形成するとともに前記第１フォトレジストのうち前記第２開口に露出している部分を除去して前記第１フォトレジストに前記第２開口の寸法に従う開口を形成する工程と、
   前記開口を通して前記半導体基板を更にエッチングすることにより前記第１部分および前記第２部分を形成する工程と、を含む、
   ことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第２部分を通して前記半導体基板における前記第１部分に隣接する領域にイオンを注入することによってチャネルストップを形成する工程を更に含む、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記半導体基板を前記第２面の側から薄化する工程を更に含む、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
7. 前記半導体基板を薄化する工程は、前記空間が露出するようになされる、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記半導体基板の前記空間が露出した面に平坦化膜を形成する工程を更に含む、
   ことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記半導体基板を薄化する工程は、前記空間が露出しないようになされる、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
10. 前記複数の素子は、光電変換部を含む、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
11. 第１面および第２面を有する半導体基板と、
    前記半導体基板における前記第１面の側に配置された絶縁体と、
    前記半導体基板の中で前記絶縁体から前記第２面の側に延びた空間と、
    前記第１面と前記第２面との間に形成された複数の素子と、を備え、
    前記絶縁体および前記空間によって素子分離が形成されている、
    ことを特徴とする半導体装置。
12. 前記複数の素子のうち隣接する素子を隔てる方向における前記空間の幅は、前記方向における前記絶縁体の幅より小さい、
    ことを特徴とする請求項１１に記載の半導体装置。
13. 前記絶縁体および前記空間に隣接する位置に形成されたチャネルストップを更に備える、
    ことを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記複数の素子が光電変換部を含み、固体撮像装置として構成されている、
    ことを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置。
15. 請求項１４に記載の半導体装置と、
    前記半導体装置から出力される信号を処理する処理部と、
    を備えることを特徴とするカメラ。