JP2014138118A

JP2014138118A - 貫通ヴィアの形成方法および電子製品の製造方法

Info

Publication number: JP2014138118A
Application number: JP2013006529A
Authority: JP
Inventors: Toshihiko Jo; 俊彦城; Kippei Sugita; 吉平杉田; Hiroyuki Hashimoto; 浩幸橋本; Muneo Harada; 宗生原田
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2013-01-17
Filing date: 2013-01-17
Publication date: 2014-07-28
Also published as: TW201438147A; WO2014112305A1

Abstract

【課題】導電体に銅を使用しても、銅の拡散を抑制することができ、かつ、基板の肉厚が薄くなっても、基板の反りを抑制することが可能な貫通ヴィアの形成方法を提供すること。
【解決手段】基板１の表面から、基板１内に向かってホール状のトレンチ３を形成する工程と、トレンチ３内に、第１の絶縁膜４を形成する工程と、第１の絶縁膜４が形成されたトレンチ３内に、貫通ヴィアとなる導電体膜６Ｖを形成する工程と、基板１の裏面を後退させ、基板１の裏面から、内側に導電体膜６Ｖを包んでいる第１の絶縁膜４を突出させる工程と、基板１の裏面上、および基板１の裏面から突出された第１の絶縁膜４上に、第２の絶縁膜９を形成する工程と、第２の絶縁膜９、第１の絶縁膜４、および導電体膜６Ｖを後退させ、導電体膜６Ｖを外部に露出させる工程と、を具備し、第２の絶縁膜９を、高分子膜にて形成する。
【選択図】図１Ｉ

Description

この発明は、貫通ヴィアの形成方法および電子製品の製造方法に関する。

電子機器の小型化、高速化、多機能化などの高性能化は、ＬＳＩ製造プロセスの微細化によってもたらされてきた。これまで、ＬＳＩチップの微細化は、シリコンウエハ平面での微細化が中心であった。しかし、平面だけでの微細化には、技術的な限界が見えてきている。

それを打開する技術の一つとして注目されているのが、ＬＳＩチップの三次元実装である。三次元実装を実現するための根幹的技術の一つが、上下に積層されたＬＳＩチップどうしを接続する垂直配線技術である。

垂直配線技術には、ワイヤボンディングなどに代表される金属細線を使った有線配線といった手段があるが、中でも実用性が高い手段の一つがシリコン貫通ヴィア(Through-silicon via：ＴＳＶ)である。シリコン貫通ヴィアは、シリコン製ＬＳＩチップ中に、このチップを貫通する孔を開け、ここに導電体を埋め込むことで垂直配線を形成するものである。このようなシリコン貫通ヴィアは、ＬＳＩチップの外部に金属細線を外付けする方式に比較して、実装面積をよりコンパクトできる、という利点がある。以下、本明細書においては、ＬＳＩチップの内部に形成される垂直配線を総じて“貫通ヴィア”と呼ぶ。貫通ヴィアの形成方法の例としては、例えば、特許文献１に記載されている。

特開２０１１−６６３８３号公報

貫通ヴィアに用いられる導電体は、電気伝導率の良さから銅が有力視されている。しかし、銅は、例えば、シリコン酸化物などからなる層間絶縁膜中に容易に拡散し、層間絶縁膜の絶縁性を破壊する、という性質を持つ。このため、ＬＳＩチップの内部においては、銅の周囲をバリア膜によって取り囲み、銅をバリア膜中に閉じ込めてしまう構造が採用されている。

しかし、貫通ヴィアは、シリコンウエハを裏面から研削／研磨して貫通ヴィアに用いられた導電体を外部に露出させ、導電体をＬＳＩチップの外部に凸状に取り出す必要がある。導電体を凸状に取り出した後、シリコンウエハの裏面上、および凸状の導電体の表面周囲を絶縁膜で被覆し、凸状の導電体どうしを電気的に絶縁する。この後、絶縁膜、および凸状の導電体を研磨し、凸状の導電体を絶縁膜表面から外部に露出させる。もし、導電体に銅が用いられていた場合には、銅が外部に露出した時点から銅の研磨が進む。このため、絶縁膜の表面に、例えば、研磨に起因したマイクロスクラッチなどが発生してしまうと、このマイクロスクラッチに沿って銅微粒子が絶縁膜の表面上に拡がってしまうことがある。いわゆる“銅の引き摺り現象”である。このため、銅の拡散による影響、例えば、絶縁膜の絶縁性の低下等が懸念される。

さらに、上記絶縁膜を形成する工程であるが、絶縁膜を形成するシリコンウエハは、導電体の取り出しのために研削／研磨されており、肉厚が非常に薄くなっている。肉厚が非常に薄いシリコンウエハ上に絶縁膜を成膜すると、この絶縁膜が持つ圧縮ストレスもしくは引張ストレスによってシリコンウエハが微小ながらも反ってしまう。微小な反りであるとはいえ、反ったシリコンウエハに対しては、以後、精度の高い加工を施すことは困難である。特に、上記絶縁膜に、シリコン酸化物膜やシリコン窒化物膜等の緻密で硬い膜を用いた場合には、大きなストレスがシリコンウエハに対して及ぼされる。このため、シリコンウエハが反る事情が、より顕著に現れる。

この発明は、導電体に銅を使用した場合でも、銅の拡散を抑制することができ、かつ、基板の肉厚が薄くなっても、基板の反りを抑制することが可能な貫通ヴィアの形成方法、およびその貫通ヴィアの形成方法を利用した電子製品の製造方法を提供する。

この発明の第１の態様に係る貫通ヴィアの形成方法は、（１）基板の表面から、前記基板内に向かってホール状のトレンチを形成する工程と、（２）前記トレンチ内に、第１の絶縁膜を形成する工程と、（３）前記第１の絶縁膜が形成されたトレンチ内に、貫通ヴィアとなる導電体膜を形成する工程と、（４）前記基板の表面に相対した、前記基板の裏面を後退させ、前記基板の裏面から、内側に前記導電体を包んでいる前記第１の絶縁膜を突出させる工程と、（５）前記基板の裏面上、および前記基板の裏面から突出された前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、（６）前記第２の絶縁膜、前記第１の絶縁膜、および前記導電体膜を後退させ、前記導電体膜を外部に露出させる工程と、を具備し、前記第２の絶縁膜を、高分子膜にて形成する。

この発明の第２の態様に係る電子製品の製造方法は、貫通ヴィアを備えた電子製品の製造方法であって、前記貫通ヴィアを、上記第１の態様に係る貫通ヴィアの形成方法にしたがって形成する。

この発明によれば、導電体に銅を使用しても、銅の拡散を抑制することができ、かつ、基板の肉厚が薄くなっても、基板の反りを抑制することが可能な貫通ヴィアの形成方法、およびその貫通ヴィアの形成方法を利用した電子製品の製造方法を提供できる。

この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法の一例を示す断面図バックサイド高分子膜の深さとＣｕ濃度との関係を示す図測定に使用したサンプルの断面図サンプルの作成方法を示す断面図サンプルの作成方法を示す断面図サンプルの作成方法を示す断面図サンプルの作成方法を示す断面図ノックオン現象を示す断面図この発明の一実施形態に係る貫通ヴィアの形成方法から得られる利点の一例を示す斜視図

以下、この発明の一実施形態を、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。

（貫通ヴィアの形成方法）
図１Ａ〜図１Ｊは、この発明の一実施形態に係る貫通ヴィアの形成方法の一例を主要な工程毎に示す断面図である。

なお、貫通ヴィアの形成方法には、大きく下記の３つの手法がある。
(１) 貫通ヴィアを、デバイスを形成する前に形成する(Via-First)
(２) 貫通ヴィアを、デバイスを形成している途中に形成する(Via-Middle)
(３) 貫通ヴィアを、デバイスを形成した後に形成する(Via-Last)
この発明の一実施形態は、上記(１)〜(３)のいずれの手法にも適用することが可能であるが、本一実施形態においては、上記(３)の手法に基づいた例を説明することにする。

まず、図１Ａに示すように、半導体基板(ウエハ)、例えば、シリコン基板１内に、トランジスタ等の半導体デバイスを形成する。本明細書においては、半導体デバイスの詳細については省略するが、図１Ａ中の領域(Devices)２が、半導体デバイスが形成されたデバイス形成領域である。

次に、図１Ｂに示すように、例えば、シリコン基板１のデバイス形成領域２側から、シリコン基板１に対して、例えば、ホール状のトレンチ３を形成する。トレンチ３は、後に貫通ヴィアが埋め込まれる貫通孔となる。

次に、図１Ｃに示すように、トレンチ３が形成されたデバイス形成領域２上に、ライナー高分子膜４を形成する。ライナー高分子膜４には、絶縁性の高分子膜が用いられる。これによって、ライナー高分子膜４は、貫通ヴィアとシリコン基板１とを絶縁する絶縁膜となる。ライナー高分子膜４は、例えば、蒸着重合法を用いて形成することができる。なお、蒸着重合法を用いたライナー高分子膜４は成膜性に優れており、トレンチ３のように深いトレンチ内への成膜に、有効な手段の一つである。ライナー高分子膜４の一例は、ポリイミド膜である。蒸着重合法を用いたポリイミド膜は、例えば、第１のモノマーとしてピロメリット酸二無水物（ＰＭＤＡ：Ｃ_１０Ｈ_２Ｏ_６）、第２のモノマーとして４，４´−オキシジアニリン（ＯＤＡ：Ｃ_１２Ｈ_１２Ｎ_２Ｏ）を用い、これらをそれぞれ気化させたものを成膜装置の処理室内に供給することで形成することができる。

次に、図１Ｄに示すように、ライナー高分子膜４上に、シード兼バリア膜５を形成する。シード兼バリア膜５の一例は、タンタル（Ｔａ）膜である。次いで、シード兼バリア膜５上に、例えば、シード兼バリア膜５をめっきのシード層として利用しためっき法により、導電体膜６を形成する。導電体膜６の一例は、銅（Ｃｕ）膜であり、この銅膜が貫通ヴィアとして機能することになる。

次に、図１Ｅに示すように、導電体膜６、シード兼バリア膜５、およびライナー高分子膜４を、例えば、化学的機械研磨（ＣＭＰ）し、導電体膜６、シード兼バリア膜５、およびライナー高分子膜４を、トレンチ３の内部に埋め込む。これにより、導電体膜６はトレンチ３ごとに分離され、貫通ヴィア６Ｖとなる。なお、ライナー高分子膜４については、本例では研磨してしまう例を示しているが、ライナー高分子膜４を研磨せず、デバイス形成領域２上に残すようにしてもよい。次いで、デバイス形成領域２上に、内部配線層(Interconnect layers(BEOL))７を形成する。内部配線層７中には、半導体デバイスどうしを目的とする機能に合わせて接続する水平方向、および垂直方向に複数の内部配線が形成される。本明細書においては、内部配線層７中に形成された内部配線の詳細については省略する。

次に、図１Ｆに示すように、内部配線層７上にフロントバンプ電極８を形成する。フロントバンプ電極８は、内部配線層７中に形成された内部配線や、内部配線を介して貫通ヴィア６Ｖに電気的に接続され、ＬＳＩチップの外部端子の一つとして機能する。

次に、図１Ｇに示すように、シリコン基板１を、例えば、反転させる。次いで、シリコン基板１を裏面から研削／研磨し、シリコン基板１の元来の肉厚Ｔ１を肉厚Ｔ２へと薄くする。これとともに、ライナー高分子膜４で包まれた貫通ヴィア６Ｖを、シリコン基板１の裏面から凸状に突出させる。貫通ヴィア６Ｖを突出させる際には、例えば、シリコン基板１をエッチングしやすく、ライナー高分子膜４をエッチングしにくいエッチャントを用いて、ドライ、もしくはウェットエッチングするようにしても良い。このようにすると、ライナー高分子膜４で包まれた貫通ヴィア６Ｖを、シリコン基板１の裏面から凸状に大きく突出させることも可能である。

また、ライナー高分子膜４には、耐薬品性に優れたものがある。このため、シリコン基板１とライナー高分子膜４との間で、エッチング選択比を大きくとることも可能である。このため、シリコン基板１の肉厚を薄くする工程を、例えば、ライナー高分子膜４の代わりに、シリコン酸化物膜やシリコン窒化物膜などを用いた場合に比較して、より速く完了させることもできる。これは、スループットの向上に有用な利点である。

また、本一実施形態においては、シリコン基板１の肉厚を薄くする際、図１Ｇに示されているように、貫通ヴィア６Ｖがライナー高分子膜４とシード兼バリア膜５とで包まれている。このため、貫通ヴィア６Ｖに銅を使用していた場合においても、銅は外部に露出しない。よって、銅の、シリコン基板１の裏面上への拡散を抑制できる、という利点をも得ることができる。

次に、図１Ｈに示すように、シリコン基板１の裏面上、およびこの裏面から突出したライナー高分子膜４上に、バックサイド高分子膜９を形成する。バックサイド高分子膜９は、ライナー高分子膜４と同様に、絶縁性の高分子膜が用いられる。これによって、バックサイド高分子膜４は、シリコン基板１を外部から絶縁する絶縁膜となる。バックサイド高分子膜９についても、ライナー高分子膜４と同様に、例えば、蒸着重合法を用いて形成することができる。また、その材料や、成膜方法についても、上述したライナー高分子膜４の材料や、成膜方法と同様のものを使うことができる。

次に、図１Ｉに示すように、バックサイド高分子膜９、ライナー高分子膜４、シード兼バリア膜５、および貫通ヴィア６Ｖを、例えば、化学的機械研磨（ＣＭＰ）し、貫通ヴィア６Ｖを外部に露出させる。

次に、図１Ｊに示すように、バックサイド高分子膜９、および貫通ヴィア６Ｖ上に、バックバンプ電極１０を形成する。本一実施形態のバックバンプ電極１０は、例えば、貫通ヴィア６Ｖに電気的に接続される。これにより、バックバンプ電極１０は、フロントバンプ電極８とともに、ＬＳＩチップの外部端子の一つとして機能する。

以上のような工程を経ることにより、この発明の一実施形態に係る貫通ヴィアの形成方法を利用したＬＳＩチップ１００が完成する。

（バックサイド高分子膜に対する銅汚染の有無）
本願発明者らは、バックサイド高分子膜９に対する銅汚染の有無を調べた。以下、バックサイド高分子膜９に対する銅汚染の有無について説明する。

図２は、バックサイド高分子膜の深さと銅（Ｃｕ）濃度との関係を示す図である。図２には、二次イオン質量分析（ＳＩＭＳ）法を用いて、バックサイド高分子膜９の銅（同位体核種^６３Ｃｕ）の濃度を測定した結果が示されている。なお、測定に際しては、図３に示すような、実際のＬＳＩチップに形成される貫通ヴィア６Ｖを模擬したサンプルを作成し、このサンプルの、図中Ａ−Ａ線に沿った箇所（バックサイド高分子膜９の部分）を測定した。

（サンプル作成方法）
ここで、サンプルの作成方法を説明する。
図４Ａ〜図４Ｄは、サンプルの作成方法を示す断面図である。

まず、図４Ａに示すように、シリコン基板１の表面上に熱酸化膜１０１を形成する。次いで、熱酸化膜１０１上に、バリア層１０２を形成する。バリア層１０２は、例えば、タンタル製である。次いで、バリア層１０２上に、スパッタ法を用いて銅膜１０３を形成する。次いで、銅膜１０３上にホトレジストを塗布し、ホトレジスト膜１０４を形成する。次いで、ホトリソグラフィ法を用いて、ホトレジスト膜１０４にホール状の開孔１０５を形成する。

次に、図４Ｂに示すように、開孔１０５の底に露呈した銅膜１０３を種として、開孔１０５の内部に銅をめっき成長させ、柱状の銅膜を形成する。この柱状の銅膜は、疑似貫通ヴィア６ＶＳとなる。

次に、図４Ｃに示すように、ホトレジスト膜１０４を除去する。

次に、図４Ｄに示すように、銅膜１０３、および疑似貫通ヴィア６ＶＳ上にタンタル膜を形成する。このタンタル膜は、バリア膜５Ｓとなる。次いで、バリア膜５Ｓ上に高分子膜を形成する。この高分子膜は、疑似バックサイド高分子膜９Ｓとなる。なお、疑似バックサイド高分子膜９Ｓは蒸着重合法を用いて形成され、例えば、第１のモノマーとしてピロメリット酸二無水物（ＰＭＤＡ：Ｃ_１０Ｈ_２Ｏ_６）、第２のモノマーとして４，４´−オキシジアニリン（ＯＤＡ：Ｃ_１２Ｈ_１２Ｎ_２Ｏ）を用い、これらをそれぞれ気化させたものを成膜装置の処理室内に供給することで形成した。形成される疑似バックサイド高分子膜９Ｓは、ポリイミド膜である。

最後に、図３に示すように、疑似バックサイド高分子膜９Ｓ、バリア膜５Ｓ、および疑似貫通ヴィア６ＶＳを、化学的機械研磨（ＣＭＰ）し、疑似貫通ヴィア６ＶＳを外部に露出させる。なお、研磨後の疑似バックサイド高分子膜９Ｓの膜厚は、およそ４μｍであった。

（測定結果）
図２に示すように、およそ４μｍの膜厚を持つ疑似バックサイド高分子膜９Ｓ中の銅の濃度は１０^１６atoms/cm^３以下であり、疑似バックサイド高分子膜９Ｓ中には、銅がほとんど存在していないことが判明した。これは、疑似バックサイド高分子膜９Ｓを化学的機械研磨しても、疑似バックサイド高分子膜９Ｓの表面上には銅が拡がらないことを示している。つまり、蒸着重合法を用いて形成された高分子膜によって、疑似バックサイド高分子膜９Ｓを形成することで、いわゆる“銅の引き摺り現象”を抑制することができる。よって、この発明の一実施形態に係る貫通ヴィアの形成方法によれば、銅の拡散による影響、例えば、バックサイド絶縁膜（バックサイド高分子膜９）の絶縁性が低下する等の懸念を払拭することができる。

なお、図２に示したように、疑似バックサイド高分子膜９Ｓの表面付近、例えば、１μｍ程度の深さまで、やや銅の存在が認められる。これは、次のように結論づけることができる。

図５に示すように、ＳＩＭＳによる分析においては、一次イオンをサンプルにぶつけ、サンプルから二次イオンをたたき出す。この二次イオンの質量を分析することによって、サンプル中に含まれる成分を調べる。このため、サンプルの表面には、サンプルがチャージアップしてしまうことを防止するために、荷電粒子ｅを逃すための金被膜１０６が形成される。金被膜１０６は、荷電粒子ｅを逃すだけの目的で形成されるものであり、純度は高くない。このため、金被膜１０６には、銅などの不純物が含まれる。この金被膜１０６に含まれた銅が一次イオンによりノックオンされると、疑似バックサイド高分子膜９Ｓの表面付近に銅が押し込まれる。このような金被膜１０６中の不純物に由来した銅が、疑似バックサイド高分子膜９Ｓの表面付近、例えば、１μｍ程度の深さまでの間に、観測された。

以上のように、この発明の一実施形態に係る貫通ヴィアの形成方法によれば、導電体に銅を使用した場合でも、銅の拡散を抑制することができる、という利点を得ることができる。

さらに、バックサイド絶縁膜として、本例では、蒸着重合法を用いて形成されたバックサイド高分子膜９を用いる。このようなバックサイド高分子膜９は、例えば、シリコン酸化物膜やシリコン窒化物膜に比較して、シリコン基板１に及ぼすストレスを小さくすることができる。このため、シリコン基板１の肉厚を薄くしても、シリコン基板１が反りかえってしまうような事情についても改善することができる。即ち、バックサイド絶縁膜に、例えば、シリコン酸化物膜やシリコン窒化物膜を用いたＬＳＩチップに比較して、バックサイド絶縁膜に、蒸着重合法を用いて形成されたバックサイド高分子膜９を用いたＬＳＩチップ１００によれば、よりその厚みを薄くすることが可能である。

したがって、この発明の一実施形態に係る貫通ヴィアの形成方法によれば、シリコン基板１の肉厚が薄くなっても、シリコン基板１の反りを抑制することが可能である、という利点についても得ることができる。

そして、シリコン基板１の肉厚をより薄くできる結果、ＬＳＩチップ１００の厚みを、より薄くすることが可能となる。このため、例えば、図６の斜視図に示すように、ＬＳＩチップ１００を三次元実装した際、その全体の厚みＴを、さらに薄くすることも可能となる。このような利点は、三次元実装されたＬＳＩ製品の小型化に、有用な利点の一つとなる。

また、上記一実施形態に係る貫通ヴィアの形成方法は、電子製品、例えば、半導体集積回路装置（ＬＳＩチップ）の製造方法への適用にも有用である。

以上、この発明を一実施形態に従って説明したが、この発明は、上記実施形態に限定されることは無く、その趣旨を逸脱しない範囲で種々変形可能である。また、この発明の実施形態は、上記一実施形態が唯一の実施形態でもない。

例えば、上記一実施形態においては、ＬＳＩチップに形成された貫通ヴィアを例示したが、貫通ヴィアは、ＬＳＩチップに限って形成されるものではない。上記一実施形態は、例えば、三次元実装における中継配線基板や、外部端子を外部電子機器との端子に対して整合させる端子再配置基板として用いられるインターポーザ中の貫通ヴィアにも適用することができる。

また、上記一実施形態においては、貫通ヴィアをシリコン基板（シリコンウエハ）に形成したが、基板についてもシリコンに限られるものではない。電子製品を作るための基板であれば、この発明に係る貫通ヴィアの形成方法は適用することができる。

その他、この発明はその要旨を逸脱しない範囲で様々に変形することができる。

１…シリコン基板、２…デバイス形成領域、３…トレンチ、４…ライナー高分子膜、５…シード兼バリア膜、６…導電体膜、６Ｖ…貫通ヴィア、７…内部配線層、８…フロントバンプ電極、９…バックサイド高分子膜、１０…バックバンプ電極。

Claims

（１）基板の表面から、前記基板内に向かってホール状のトレンチを形成する工程と、
（２）前記トレンチ内に、第１の絶縁膜を形成する工程と、
（３）前記第１の絶縁膜が形成されたトレンチ内に、貫通ヴィアとなる導電体膜を形成する工程と、
（４）前記基板の表面に相対した、前記基板の裏面を後退させ、前記基板の裏面から、内側に前記導電体を包んでいる前記第１の絶縁膜を突出させる工程と、
（５）前記基板の裏面上、および前記基板の裏面から突出された前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
（６）前記第２の絶縁膜、前記第１の絶縁膜、および前記導電体膜を後退させ、前記導電体膜を外部に露出させる工程と、を具備し、
前記第２の絶縁膜を、高分子膜にて形成することを特徴とする貫通ヴィアの形成方法。
前記第２の絶縁膜は、蒸着重合法を用いて形成されることを特徴とする請求項１に記載の貫通ヴィアの形成方法。
前記第２の絶縁膜は、ポリイミド膜であることを特徴とする請求項１または請求項２に記載の貫通ヴィアの形成方法。
さらに、前記第１の絶縁膜を、高分子膜にて形成することを特徴とする請求項１から請求項３のいずれか一項に貫通ヴィアの形成方法。
前記第１の絶縁膜は、蒸着重合法を用いて形成されることを特徴とする請求項４に記載の貫通ヴィアの形成方法。
前記第１の絶縁膜は、ポリイミド膜であることを特徴とする請求項４または請求項５に記載の貫通ヴィアの形成方法。
前記（６）工程を、研磨により行うことを特徴とする請求項１から請求項６のいずれか一項に記載の貫通ヴィアの形成方法。
貫通ヴィアを備えた電子製品の製造方法であって、
前記貫通ヴィアを、請求項１から請求項７のいずれか一項に記載の貫通ヴィアの形成方法にしたがって形成することを特徴とする電子製品の製造方法。
前記電子製品は、半導体集積回路チップ、およびインターポーザの少なくともいずれか１つであることを特徴とする請求項８に記載の電子製品の製造方法。