JP2014110352A - 検出装置の製造方法 - Google Patents

Abstract

【課題】画素アレイにわたって光電変換層が配された検出装置において有利な技術を提供する。
【解決手段】検出装置の製造方法が提供される。本製造方法は、アレイ状に配された複数の第１電極を基板の上に形成する第１電極形成工程と、複数の第１電極の上に、第１不純物半導体層及び第１真性半導体層をこの順に成膜する第１成膜工程と、第１真性半導体層及び第１不純物半導体層をパターニングして、複数の第１電極のそれぞれを個別に覆うように第１真性半導体層及び第１不純物半導体層を分割するパターニング工程と、パターニング後の第１真性半導体層の上に、第２真性半導体層及び第２不純物半導体層をこの順に成膜する第２成膜工程と、第２不純物半導体層の上に第２電極を形成する第２電極形成工程とを有する。
【選択図】図３Ａ

Description

本発明は検出装置の製造方法に関する。

近年、薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルの製造技術が検出装置に利用されている。このような検出装置ではＴＦＴを覆う位置に変換素子を形成することで、開口率の向上を実現する。変換素子は例えばＰ型半導体層、真性半導体層及びＮ型半導体層が積層されたＰＩＮ構造を有し、真性半導体層が光電変換層として機能する。特許文献１では、電荷量やＳＮＲを向上するために、画素アレイにわたって光電変換層を配するとともに、光電変換層で発生した電荷を収集するための電極を画素ごとに配することによって、開口率が１００％である検出装置を提案する。特許文献１ではこのような検出装置を製造するために、個別電極を形成した後、個別電極を覆う不純物半導体層を成膜する。その後、不純物半導体層をパターニングして画素ごとに分割し、パターニングされた不純物半導体層の上に真性半導体層を成膜する。

米国特許出願公開第５６１９０３３号明細書

特許文献１に記載された製造方法には以下の問題がある。一般に、変換素子を構成する不純物半導体層の膜厚は数十ｎｍであるので、不純物半導体層をパターニングするためのエッチング工程において、不純物半導体層の膜剥がれが生じる可能性がある。そこで、本発明は、画素アレイにわたって光電変換層が配された検出装置において有利な技術を提供することを目的とする。

上記課題に鑑みて、本発明の１つの側面は、検出装置の製造方法であって、アレイ状に配された複数の第１電極を基板の上に形成する第１電極形成工程と、前記複数の第１電極の上に、第１不純物半導体層及び第１真性半導体層をこの順に成膜する第１成膜工程と、前記第１真性半導体層及び前記第１不純物半導体層をパターニングして、前記複数の第１電極のそれぞれを個別に覆うように前記第１真性半導体層及び前記第１不純物半導体層を分割するパターニング工程と、パターニング後の前記第１真性半導体層の上に、第２真性半導体層及び第２不純物半導体層をこの順に成膜する第２成膜工程と、前記第２不純物半導体層の上に第２電極を形成する第２電極形成工程とを有することを特徴とする製造方法を提供する。

上記手段により、画素アレイにわたって光電変換層が配された検出装置において有利な技術が提供される。

本発明の実施形態の検出装置の全体構成例を説明する図。 本発明の実施形態の検出装置の詳細な構成例を説明する図。 本発明の実施形態の検出装置の製造方法例を説明する図。 本発明の実施形態の検出装置の製造方法例を説明する図。 本発明の実施形態の検出装置で発生する自然酸化膜を説明する図。 本発明の実施形態の検出装置の別の製造方法例の背景を説明する図。 本発明の実施形態の検出装置の別の製造方法例を説明する図。 本発明の実施形態の放射線検出システムの構成を説明する図。

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付して重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。本発明は一般に、複数の画素を含む画素アレイにわたって変換層が配された検出装置に適用可能である。以下の説明では変換素子がＰＩＮ構造を有する場合を例として扱うが、変換素子は導電型が逆のＮＩＰ構造を有してもよい。同様に、以下の説明ではトランジスタがボトムゲート型の薄膜トランジスタである場合を例として扱うが、トランジスタはトップゲート型の薄膜トランジスタであってもよい。トランジスタはアモルファスシリコンで形成されてもよいし、ポリシリコンで形成されてもよい。また、本明細書において、電磁波は可視光、赤外光等の光の波長帯からＸ線、α線、β線、γ線等の放射線の波長帯までを含む。

図１を参照して、本発明の１つの実施形態に係る検出装置１００の全体構成を説明する。検出装置１００は、画素アレイ１１０、共通電極駆動回路１２０、ゲート駆動回路１３０及び信号処理回路１４０を含む。画素アレイ１１０には複数の画素がアレイ状に配される。画素アレイ１１０は例えば３０００行３０００列程度の画素を有するが、図１では説明のために５行５列の画素を有するものとして示される。

各画素は変換素子１１１とトランジスタ１１２とを含む。変換素子１１１は検出装置１００が受けた電磁波に応じた電荷を発生する。変換素子１１１は、シンチレータによって放射線から変換された可視光を電荷に変換する光電変換素子であってもよいし、検出装置１００に照射された放射線を直接に電荷に変換する変換素子であってもよい。トランジスタ１１２は例えば薄膜トランジスタである。変換素子１１１とトランジスタ１１２の第１主電極（ソース又はドレイン）とは互いに電気的に接続されている。図１では変換素子１１１とトランジスタ１１２とが基板表面に対して平行な方向に隣接するように描かれているが、後述するように変換素子１１１とトランジスタ１１２とは基板表面に対して直交する方向に重なって配される。画素アレイ１１０はさらに、複数の画素に対して共通に配された共通電極１１３を含む。

共通電極駆動回路１２０は駆動線１２１を介して共通電極１１３に接続されており、共通電極１１３に供給する駆動電圧を制御する。ゲート駆動回路１３０はゲート線１３１を介してトランジスタ１１２のゲートに接続されており、トランジスタ１１２の導通状態を制御する。信号処理回路１４０は信号線１４１を介してトランジスタ１１２の第２主電極（ドレイン又はソース）に接続されており、変換素子１１１からの信号を読み出す。

続いて、図２を参照して、検出装置１００の画素の詳細な構成を説明する。図２（ａ）は画素アレイ１１０に含まれる隣接する２つの画素ＰＸａ、ＰＸｂに着目した平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ´線断面図である。画素アレイ１１０の各画素の構成は同一であってもよいので、以下では画素ＰＸａの構成を中心に説明する。

画素アレイ１１０は基板２０１上に配され、画素アレイ１１０の各画素は変換素子１１１及びトランジスタ１１２を有する。画素ＰＸａは変換素子１１１として変換素子１１１ａを含み、トランジスタ１１２としてトランジスタ１１２ａを含む。トランジスタ１１２ａは、ゲート電極２０２、絶縁層２０３、真性半導体層２０４、不純物半導体層２０５、第１主電極２０６及び第２主電極２０７で構成される。ゲート電極２０２は画素ごとに個別に配される。絶縁層２０３は、各画素のゲート電極２０２を覆うように、画素アレイ１１０にわたって配される。絶縁層２０３のうちゲート電極２０２を覆う部分はトランジスタ１１２ａのゲート絶縁膜として機能する。真性半導体層２０４は絶縁層２０３を介してゲート電極２０２を覆う位置に、画素ごとに個別に配される。真性半導体層２０４にトランジスタ１１２ａのチャネルが形成される。第１主電極２０６は、その一端が不純物半導体層２０５を介して真性半導体層２０４の上に配され、他端が信号線１４１に接続される。第２主電極２０７は、その一端が不純物半導体層２０５を介して真性半導体層２０４の上に配され、他端が真性半導体層２０４の外側まで延びる。不純物半導体層２０５は真性半導体層２０４と第１主電極２０６及び第２主電極２０７との間のコンタクト抵抗を低減する。

検出装置１００は、トランジスタ１１２を覆うように、画素アレイ１１０にわたって配された保護層２０８をさらに含む。保護層２０８は第２主電極２０７の一部を露出させる開口を有する。保護層２０８の上に、画素アレイ１１０にわたって平坦化層２０９が配される。平坦化層２０９は保護層２０８の開口を露出させ、その結果として第２主電極２０７の一部を露出させる開口を有する。平坦化層２０９は変換素子１１１ａを安定して形成できるようにするとともに、トランジスタ１１２ａと変換素子１１１ａとの間の寄生容量を低減できる。

検出装置１００は、基板２０１に近い順に、個別電極２１０ａ、Ｎ型半導体層２１１ａ、真性半導体層２１２、Ｐ型半導体層２１３及び共通電極（第２電極）１１３を含み、これらの要素により変換素子１１１ａが構成される。すなわち、変換素子１１１ａはＰＩＮ構造を有する。個別電極２１０ａ（第１電極）及びＮ型半導体層（第１不純物半導体層）２１１ａは画素ごとに個別に配される。真性半導体層２１２、Ｐ型半導体層２１３（第２不純物半導体層）及び共通電極（第２電極）１１３は、画素アレイ１１０にわたって配される。保護層２０８の開口及び平坦化層２０９の開口を通じて、個別電極２１０ａはトランジスタ１１２ａの第２主電極２０７と接触し、これにより個別電極２１０ａとトランジスタ１１２ａとが電気的に接続される。真性半導体層２１２は変換層として機能し、受けた電磁波に応じた電荷を発生する。真性半導体層２１２のうち個別電極２１０ａを覆う部分で発生した電荷は個別電極２１０ａに収集される。検出装置１００は、変換素子１１１を覆うように、画素アレイ１１０にわたって配された保護層２１４をさらに含む。

続いて、図３Ａ及び図３Ｂを参照して、図１の検出装置１００の製造方法の一例を説明する。図３Ａ及び図３Ｂの各図は、図２（ｂ）の断面図に対応する各製造工程における断面図を示す。まず、図３Ａ（ａ）に示されるように、基板２０１の上にトランジスタ１１２のゲート電極２０２を形成し、その上に絶縁層２０３を成膜する。ゲート電極２０２は例えばスパッタ装置で基板２０１全面に成膜された金属層をパターニングすることによって形成される。この金属層の厚さは例えば１５０ｎｍ〜７００ｎｍであり、材料として、Ａｌ、Ｃｕ、Ｍｏ、Ｗ等の低抵抗な金属やこれらの合金又はこれらの積層を用いる。絶縁層２０３は例えばシリコン窒化膜（ＳｉＮ）で形成される。トランジスタ１１２の耐圧を例えば２００Ｖ程度に維持しつつ、ゲート絶縁膜の容量を高くするために、絶縁層２０３の膜厚は例えば１５０ｎｍ〜６００ｎｍである。

次に、図３Ａ（ｂ）に示されるように、絶縁層２０３の上に真性半導体層２０４を形成し、その上に不純物半導体層２０５を形成する。真性半導体層２０４は、真性半導体層を成膜した後に、これを島状にエッチングすることによって形成される。真性半導体層２０４の厚さは、トランジスタ１１２の直列抵抗を小さくしつつ、不純物半導体層２０５を形成する際のエッチングで除去されない程度の厚さになるように、例えば１００ｎｍ〜２５０ｎｍである。不純物半導体層２０５は、不純物半導体層を形成した後、島状にエッチングし、さらに中央部分（チャネル領域を覆う部分）を除去することで形成される。不純物半導体層２０５の厚さは、真性半導体層２０４と第１主電極２０６及び第２主電極２０７との間の接合が取れる厚さであればよく、例えば２０ｎｍ〜７０ｎｍである。

次に、図３Ａ（ｃ）に示されるように、信号線１４１、第１主電極２０６及び第２主電極２０７を形成し、その上に保護層２０８を形成する。信号線１４１、第１主電極２０６及び第２主電極２０７は、例えばスパッタ装置で基板２０１全面に成膜された金属層をパターニングすることによって形成される。この金属層の厚さは例えば１５０ｎｍ〜８００ｎｍであり、材料として、Ａｌ、Ｃｕ、Ｍｏ、Ｗ等の低抵抗な金属やこれらの合金又はこれらの積層を用いる。保護層２０８は、基板２０１全面に絶縁層を成膜し、第２主電極２０７の一部を露出させるように、この絶縁層の一部を除去することによって形成される。保護層２０８の膜厚は例えば２００ｎｍ〜５００ｎｍである。

次に、図３Ａ（ｄ）に示されるように、平坦化層２０９を形成する。平坦化層２０９は、基板２０１全面に有機層を成膜し、保護層２０８の開口を露出させるように、この有機層の一部を除去することによって形成される。上述の平坦化層２０９の機能を果たすように、平坦化層２０９の膜厚は例えば１μｍ〜５μｍである。

次に、図３Ａ（ｅ）に示されるように、個別電極２１０ａ、２１０ｂを形成する（第１電極形成工程）。個別電極２１０ａ、２１０ｂは、例えば基板２０１全面に成膜された金属層をパターニングすることによって形成される。個別電極２１０ａ、２１０ｂはＩＴＯなどを材料とした透明電極であってもよく、この場合に厚さを数十ｎｍ程度にできる。または、個別電極２１０ａ、２１０ｂは、Ａｌ、Ｃｕ、Ｍｏ、Ｗ等の低抵抗な金属やこれらの合金又はこれらの積層を材料として用いてもよく、この場合に厚さを例えば５０ｎｍ〜３００ｎｍにできる。

次に、図３Ａ（ｆ）に示されるように、基板２０１全面にＮ型半導体層３０１を形成し、その上に基板２０１全面に真性半導体層３０２（第１真性半導体層）を形成する（第１成膜工程）。Ｎ型半導体層３０１及び真性半導体層３０２は同一の成膜装置（例えば、ＣＶＤ装置）で大気開放せずに成膜される。まず、図３Ａ（ｅ）の工程終了後の基板２０１を成膜装置に設置し、例えば１０ｎｍ〜１００ｎｍの厚さとなるようにＮ型半導体層３０１を成膜する。その後、基板２０１を成膜装置に入れたままガスの切り替えを行い、例えば３０ｎｍ〜１００ｎｍの厚さとなるように真性半導体層３０２を成膜する。

次に、図３Ｂ（ｇ）に示されるように、Ｎ型半導体層３０１及び真性半導体層３０２をパターニングして、個別電極２１０ａ、２１０ｂが形成されていない部分を覆う部分を除去する。これにより、Ｎ型半導体層３０１が画素ごとのＮ型半導体層２１１ａ、２１１ｂに分割される。

次に、図３Ｂ（ｈ）に示されるように、基板２０１全面に真性半導体層３０３（第２真性半導体層）を形成し、その上に基板２０１全面にＰ型半導体層２１３を形成する（第２成膜工程）。真性半導体層３０３及びＰ型半導体層２１３は同一の成膜装置（例えば、ＣＶＤ装置）で大気開放せずに成膜される。まず、図３Ｂ（ｇ）の工程終了後の基板２０１を成膜装置に設置し、例えば３００ｎｍ〜２０００ｎｍの厚さとなるようにパターニング後の真性半導体層３０２の上に真性半導体層３０３を成膜する。その後、基板２０１を成膜装置に入れたままガスの切り替えを行い、例えば数十ｎｍ程度の厚さとなるようにＰ型半導体層２１３を成膜する。上述の２つの真性半導体層３０２、３０３が図２の真性半導体層２１２を構成する。

次に、図３Ｂ（ｉ）に示されるように、共通電極１１３を形成し（第２電極形成工程）、その上に基板２０１全面に保護層２１４を形成する。共通電極１１３は例えば基板２０１全面に金属層を成膜することによって形成される。共通電極１１３はＩＴＯなどを材料とした透明電極であってもよく、この場合に厚さを数十ｎｍ程度にできる。または、共通電極１１３は、Ａｌ、Ｃｕ、Ｍｏ、Ｗ等の低抵抗な金属やこれらの合金又はこれらの積層を材料として用いてもよく、この場合に厚さを例えば３００ｎｍ〜７００ｎｍにできる。保護層２１４は例えば基板２０１全面に絶縁層を成膜することによって形成される。その後、例えば周知の方法で残りの構成要素を形成することで、図２（ｂ）に示された断面構造を有する検出装置１００が製造される。

上述の方法のように真性半導体層２１２を真性半導体層３０２と真性半導体層３０３とに分けて成膜し、Ｎ型半導体層３０１と真性半導体層３０２とを同一の成膜装置で大気開放せずに成膜する。これにより、Ｎ型半導体層３０１の表面に自然酸化膜が発生することを抑制できる。これにより、Ｎ型半導体層３０１と真性半導体層３０２との間の接合の悪化を抑制できる。また、Ｎ型半導体層３０１を成膜後にＮ型半導体層３０１をパターニングする場合に、Ｎ型半導体層３０１の膜厚が薄いので、膜剥がれが発生する場合がある。しかし、上述の方法のように、Ｎ型半導体層３０１と真性半導体層３０２とを成膜した後にパターニングした場合には、これらの層の膜厚の合計が少なくとも３０ｎｍはあるので、膜剥がれが発生する可能性は低い。

Ｎ型半導体層３０１及び真性半導体層３０２をパターニングする際に、真性半導体層３０２の表面に自然酸化膜４０１（図４）が発生してしまう。しかし、一般に真性半導体層の酸化速度はＮ型半導体層の酸化速度よりも遅いので、Ｎ型半導体層３０１の表面に自然酸化膜が発生する場合と比較して、自然酸化膜の膜厚を低減でき、接合抵抗を小さくできる。さらに、真性半導体層３０２に形成される自然酸化膜４０１は個別電極２１０ａから遠くに位置するので、光電変換により蓄積された電荷を例えばトランジスタ１１２ａで転送する場合に、電荷の蓄積されている電極近傍への影響が低減される。自然酸化膜４０１を個別電極２１０ａと共通電極１１３との両方から遠ざけるために、Ｎ型半導体層３０１と真性半導体層３０２とを互いに同程度の厚さにしてもよい。例えば、それぞれの膜厚を３００ｎｍ〜１０００ｎｍとしてもよい。

自然酸化膜４０１の膜厚を低減するために、図３Ｂ（ｇ）でＮ型半導体層３０１及び真性半導体層３０２をパターニングした後、図３Ｂ（ｈ）で真性半導体層３０３を形成するために、真性半導体層３０２にフッ酸処理を行ってもよい。このフッ酸処理によって、真性半導体層３０２の表面の自然酸化膜４０１を除去でき、真性半導体層３０２と真性半導体層３０３との間のコンタクト抵抗を低減できる。フッ酸として、例えばバッファードフッ酸やフッ化アンモニウムなどが用いられる。真性半導体層３０２をパターニングした後のフッ酸処理に代えて、又はこのフッ酸処理に加えて、パターニング前の真性半導体層３０２にフッ酸処理を施してもよい。

続いて、図５、図６を参照して、本発明の別の実施形態に係る検出装置の製造方法を説明する。図５は、上述の実施形態において、図３Ｂ（ｇ）でＮ型半導体層３０１及び真性半導体層３０２をパターニングした後の画素ＰＸａ、ＰＸｂの境界付近に着目した図である。ただし、個別電極２１０ａ、２１０ｂ、Ｎ型半導体層２１１ａ、２１１ｂ及び真性半導体層３０２の側面の位置関係が上述の実施形態とは異なる。具体的には、図２の構成では個別電極２１０ａ、２１０ｂの縁がＮ型半導体層２１１ａ、２１１ｂで覆われているが、図５の構成では個別電極２１０ａ、２１０ｂの縁がＮ型半導体層２１１ａ、２１１ｂで覆われていない。

真性半導体層３０２の一部及びＮ型半導体層３０１の一部をエッチングによって除去する場合に、この除去される部分の下にある平坦化層２０９の一部５０１もエッチングされてしまう。この場合、平坦化層２０９に凹凸が生じたり、平坦化層２０９に不純物が混入することで、平坦化層２０９と、その後に形成される真性半導体層３０３との密着力が低下したり、リークパスが生成されたりする。また、平坦化層２０９が有機材料で形成された有機絶縁層である場合に、有機汚染の原因になる。

また、個別電極２１０ａ、２１０ｂの上にＮ型半導体層２１１ａ、２１１ｂを形成すると、個別電極２１０ａ、２１０ｂの上面の酸化物がＮ型半導体と結合して、個別電極２１０ａ、２１０ｂとＮ型半導体層２１１ａ、２１１ｂとの間に酸化物が生じる。この状態において、真性半導体層３０２の自然酸化膜４０１を除去するためにフッ酸処理を行うと、個別電極２１０ａ、２１０ｂとＮ型半導体層２１１ａ、２１１ｂとの間にフッ酸が染み込み、Ｎ型半導体層２１１ａ、２１１ｂの膜剥がれの原因となる。本実施形態では、平坦化層２０９のエッチングやＮ型半導体層２１１ａ、２１１ｂの膜剥がれを防止するために、後述する保護膜６０１を形成する。

図６を参照して、本実施形態に係る検出装置の製造方法を説明する。まず、図３Ａ（ａ）〜図３Ａ（ｅ）と同様の工程を行って個別電極２１０ａ、２１０ｂまで形成する。その後、図６（ａ）に示されるように、平坦化層２０９のうち個別電極２１０ａ、２１０ｂに覆われていない部分と、個別電極２１０ａ、２１０ｂの縁とを覆う位置に保護膜６０１を形成する。保護膜６０１は、Ｎ型半導体層３０１をエッチングする際のエッチング停止層として機能するとともに、耐フッ酸性を有する材料を用いうる。保護膜６０１として、例えば無機絶縁層を用いうる。

次に、図６（ｂ）に示されるように、図３Ａ（ｆ）と同様にしてＮ型半導体層３０１及び真性半導体層３０２を形成する。そして、図６（ｃ）に示されるように、図３Ｂ（ｇ）と同様にしてＮ型半導体層３０１の一部及び真性半導体層３０２の一部をエッチングによって除去する。この場合に保護膜６０１がエッチング停止層として機能するので、保護膜６０１の下の平坦化層２０９がエッチングされることを抑制できる。この際に、Ｎ型半導体層３０１のうち、保護膜６０１の縁を覆う部分が残るようにエッチングする。これによって、個別電極２１０ａ、２１０ｂとＮ型半導体層２１１ａ、２１１ｂとの界面が保護膜６０１によって覆われて保護される。

その後、真性半導体層３０２の表面に形成された自然酸化膜を除去するためにフッ酸処理を行ってもよい。図６（ｃ）に示されるように、個別電極２１０ａ、２１０ｂとＮ型半導体層２１１ａ、２１１ｂとの界面は保護膜６０１で覆われているので、この界面からフッ酸が染み込むことはなく、Ｎ型半導体層２１１ａ、２１１ｂの剥離を防止できる。その後、図６（ｄ）に示されるように、図３Ｂ（ｈ）、（ｉ）と同様にして、真性半導体層３０３、Ｐ型半導体層２１３、共通電極１１３及び保護層２１４を形成し、その他の構成要素を形成して検出装置が完成する。

上述の例では平坦化層２０９のうち個別電極２１０ａ、２１０ｂに覆われていない部分と、個別電極２１０ａ、２１０ｂの縁とを覆う位置に保護膜６０１を形成した。しかし、少なくとも個別電極２１０ａ、２１０ｂの縁を覆う位置に保護膜６０１を形成すれば、個別電極２１０ａ、２１０ｂとＮ型半導体層２１１ａ、２１１ｂとの界面へのフッ酸の染み込みを防止できる。

図７は本発明に係る放射線用の検出装置のＸ線診断システム（放射線検出システム）への応用例を示した図である。Ｘ線チューブ６０５０（放射線源）で発生した放射線としてのＸ線６０６０は、被験者又は患者６０６１の胸部６０６２を透過し、シンチレータを本発明の検出装置の上部に配置した検出装置６０４０に入射する。ここで、シンチレータを上部に配置した検出変換装置は放射線用の検出装置を構成する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレータは発光し、これを光電変換して、電気的情報を得る。この情報はデジタル信号に変換され信号処理部となるイメージプロセッサ６０７０により画像処理され制御室の表示部となるディスプレイ６０８０で観察できる。なお、放射線検出システムは、検出装置と、検出装置からの信号を処理する信号処理部とを少なくとも有する。

また、この情報は電話回線６０９０等の伝送処理部により遠隔地へ転送でき、別の場所のドクタールームなど表示部となるディスプレイ６０８１に表示もしくは光ディスク等の記録部に保存することができ、遠隔地の医師が診断することも可能である。また記録部となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。

Claims (9)

1. 検出装置の製造方法であって、
   アレイ状に配された複数の第１電極を基板の上に形成する第１電極形成工程と、
   前記複数の第１電極の上に、第１不純物半導体層及び第１真性半導体層をこの順に成膜する第１成膜工程と、
   前記第１真性半導体層及び前記第１不純物半導体層をパターニングして、前記複数の第１電極のそれぞれを個別に覆うように前記第１真性半導体層及び前記第１不純物半導体層を分割するパターニング工程と、
   パターニング後の前記第１真性半導体層の上に、第２真性半導体層及び第２不純物半導体層をこの順に成膜する第２成膜工程と、
   前記第２不純物半導体層の上に第２電極を形成する第２電極形成工程とを有することを特徴とする製造方法。
2. 前記第１成膜工程において、前記第１不純物半導体層が成膜された後、大気開放せずに前記第１真性半導体層が成膜されることを特徴とする請求項１に記載の製造方法。
3. 前記第２成膜工程において、前記第２真性半導体層が成膜された後、大気開放せずに前記第２不純物半導体層が成膜されることを特徴とする請求項１又は２に記載の製造方法。
4. 前記製造方法は、前記第２成膜工程の前に、前記第１真性半導体層の表面の酸化膜をフッ酸処理により除去する工程をさらに有することを特徴とする請求項１乃至３の何れか１項に記載の製造方法。
5. 前記製造方法は、前記第１電極形成工程の前に、前記基板の上に複数のトランジスタを形成し、前記複数のトランジスタを覆う絶縁層を形成する工程をさらに有し、
   前記第１電極形成工程において、前記絶縁層の上に前記複数の第１電極が形成され、前記複数の第１電極が前記複数のトランジスタに電気的に接続されることを特徴とする請求項１乃至４の何れか１項に記載の製造方法。
6. 前記絶縁層は有機絶縁層であり、
   前記製造方法は、前記第１成膜工程の前に、前記絶縁層のうち前記複数の第１電極によって覆われていない部分を覆う無機絶縁層を形成する工程をさらに有し、
   前記無機絶縁層は、前記第１不純物半導体層をパターニングする際のエッチング停止層として機能することを特徴とする請求項５に記載の製造方法。
7. 前記無機絶縁層は、前記複数の第１電極の縁を覆うように形成され、
   前記パターニング工程において、パターニング後の前記第１不純物半導体層が前記無機絶縁層の縁を覆うように前記第１不純物半導体層がパターニングされることを特徴とする請求項６に記載の製造方法。
8. 前記パターニング工程において、パターニング後の前記第１不純物半導体層が前記複数の第１電極の縁を覆うように前記第１不純物半導体層がパターニングされることを特徴とする請求項１乃至５の何れか１項に記載の製造方法。
9. 前記第１真性半導体層の厚さと前記第２真性半導体層の厚さとは互いに等しいことを特徴とする請求項１乃至８の何れか１項に記載の製造方法。

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