JP2014167978A

JP2014167978A - Semiconductor device

Info

Publication number: JP2014167978A
Application number: JP2013039292A
Authority: JP
Inventors: Ryosuke Hayashi; 亮介林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-02-28
Filing date: 2013-02-28
Publication date: 2014-09-11

Abstract

【課題】ソース電極からドレイン電極への電流が流れにくい半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１導電層と、第２導電層と、第１導電型の第１半導体層と、絶縁膜と、ゲート電極と、第１導電型とは異なる第２導電型の第２半導体層と、第１ダイオードと、第２ダイオードと、を備える。前記第１半導体層は、前記第１導電層と前記第２導電層との間に設けられる。前記絶縁膜は、前記第１半導体層の一部に形成されたトレンチの内面に設けられる。前記ゲート電極は、前記トレンチの内部に設けられ、前記絶縁膜を介して前記第１半導体層と対向する。前記第２半導体層は、前記第１半導体層と前記第２導電層との間であって、前記トレンチとは異なる部分に設けられる。前記第１ダイオードは、前記第１半導体層および前記第２半導体層により構成され、降伏電圧が前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低い。前記第２ダイオードは、前記第２半導体層および前記第２導電層により構成される。
【選択図】図１A semiconductor device in which a current from a source electrode to a drain electrode hardly flows is provided.
According to an embodiment, a semiconductor device includes a first conductive layer, a second conductive layer, a first conductive type first semiconductor layer, an insulating film, a gate electrode, and a first conductive type. Comprises a second semiconductor layer of a different second conductivity type, a first diode, and a second diode. The first semiconductor layer is provided between the first conductive layer and the second conductive layer. The insulating film is provided on an inner surface of a trench formed in a part of the first semiconductor layer. The gate electrode is provided inside the trench and faces the first semiconductor layer with the insulating film interposed therebetween. The second semiconductor layer is provided in a portion between the first semiconductor layer and the second conductive layer and different from the trench. The first diode includes the first semiconductor layer and the second semiconductor layer, and a breakdown voltage is lower than a breakdown voltage between the first conductive layer, the first semiconductor layer, and the second conductive layer. The second diode includes the second semiconductor layer and the second conductive layer.
[Selection] Figure 1

Description

本発明の実施形態は、半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device.

ｎＭＯＳ（n-type Metal-Oxide-Semiconductor）トランジスタにおいては、ソース電極よりもドレイン電極に高い電圧が供給され、ドレイン電極からソース電極に電流が流れるのが一般的である。ところが、半導体装置のユーザによるミスによって、ソース電極に高い電圧が供給されることもあり得る。このような場合、ソース電極からドレイン電極に電流が流れてしまうと、半導体装置に接続される負荷が破壊されるおそれがある。 In an nMOS (n-type Metal-Oxide-Semiconductor) transistor, a higher voltage is generally supplied to the drain electrode than the source electrode, and a current flows from the drain electrode to the source electrode. However, a high voltage may be supplied to the source electrode due to a mistake by a user of the semiconductor device. In such a case, if a current flows from the source electrode to the drain electrode, the load connected to the semiconductor device may be destroyed.

米国特許出願公開第２０１１／２０４４３９号明細書US Patent Application Publication No. 2011/204439

ソース電極からドレイン電極への電流が流れにくい半導体装置を提供する。 A semiconductor device in which a current from a source electrode to a drain electrode hardly flows is provided.

実施形態によれば、半導体装置は、第１導電層と、第２導電層と、第１導電型の第１半導体層と、絶縁膜と、ゲート電極と、第１導電型とは異なる第２導電型の第２半導体層と、第１ダイオードと、第２ダイオードと、を備える。前記第１半導体層は、前記第１導電層と前記第２導電層との間に設けられる。前記絶縁膜は、前記第１半導体層の一部に形成されたトレンチの内面に設けられる。前記ゲート電極は、前記トレンチの内部に設けられ、前記絶縁膜を介して前記第１半導体層と対向する。前記第２半導体層は、前記第１半導体層と前記第２導電層との間であって、前記トレンチとは異なる部分に設けられる。前記第１ダイオードは、前記第１半導体層および前記第２半導体層により構成され、降伏電圧が前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低い。前記第２ダイオードは、前記第２半導体層および前記第２導電層により構成される。 According to the embodiment, the semiconductor device includes a first conductive layer, a second conductive layer, a first semiconductor layer of a first conductivity type, an insulating film, a gate electrode, and a second conductivity type different from the first conductivity type. A conductive second semiconductor layer, a first diode, and a second diode are provided. The first semiconductor layer is provided between the first conductive layer and the second conductive layer. The insulating film is provided on an inner surface of a trench formed in a part of the first semiconductor layer. The gate electrode is provided inside the trench and faces the first semiconductor layer with the insulating film interposed therebetween. The second semiconductor layer is provided in a portion between the first semiconductor layer and the second conductive layer and different from the trench. The first diode includes the first semiconductor layer and the second semiconductor layer, and a breakdown voltage is lower than a breakdown voltage between the first conductive layer, the first semiconductor layer, and the second conductive layer. The second diode includes the second semiconductor layer and the second conductive layer.

第１の実施形態に係る半導体装置１００の断面図。1 is a cross-sectional view of a semiconductor device 100 according to a first embodiment. 図１の半導体装置１００の等価回路図。FIG. 2 is an equivalent circuit diagram of the semiconductor device 100 of FIG. 1. ｎＭＯＳトランジスタ１の接続例を示す回路図。FIG. 2 is a circuit diagram showing a connection example of an nMOS transistor 1. Ｖｇ＝０の場合の、ゲート電極Ｇ、ゲート絶縁膜１２および第６半導体層１６のバンド構造を模式的に示す図。The figure which shows typically the band structure of the gate electrode G, the gate insulating film 12, and the 6th semiconductor layer 16 in the case of Vg = 0. 第２の実施形態に係る半導体装置１００’の断面図。Sectional drawing of semiconductor device 100 'concerning a 2nd embodiment.

以下、実施形態について、図面を参照しながら具体的に説明する。 Hereinafter, embodiments will be specifically described with reference to the drawings.

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、トランジスタ領域１０と、ダイオード領域２０とを備えている。トランジスタ領域１０は、ドレイン電極Ｄと、第１半導体層１１と、ゲート絶縁膜１２と、ゲート電極Ｇと、ソース電極Ｓと、から構成される。ダイオード領域２０は、第２半導体層２２と、第３半導体層２３と、絶縁膜２４と、から構成される。以下の説明では、図１のドレイン電極Ｄからソース電極Ｓに向かう方向を「上」と呼ぶ。 (First embodiment)
FIG. 1 is a cross-sectional view of a semiconductor device 100 according to the first embodiment. The semiconductor device 100 includes a transistor region 10 and a diode region 20. The transistor region 10 includes a drain electrode D, a first semiconductor layer 11, a gate insulating film 12, a gate electrode G, and a source electrode S. The diode region 20 includes a second semiconductor layer 22, a third semiconductor layer 23, and an insulating film 24. In the following description, the direction from the drain electrode D to the source electrode S in FIG.

第１半導体層１１は、ドレイン電極Ｄ（第１導電層）とソース電極Ｓ（第２導電層）との間に設けられる、ｎ型（第１導電型）シリコン層である。第１半導体層１１は、例えば第４半導体層１４と、第５半導体層１５と、第６半導体層１６と、第７半導体層１７とを含んでいる。 The first semiconductor layer 11 is an n-type (first conductivity type) silicon layer provided between the drain electrode D (first conductivity layer) and the source electrode S (second conductivity layer). The first semiconductor layer 11 includes, for example, a fourth semiconductor layer 14, a fifth semiconductor layer 15, a sixth semiconductor layer 16, and a seventh semiconductor layer 17.

第４半導体層１４はドレイン電極Ｄ上に設けられる。第４半導体層１４は、例えば不純物濃度が１．５＊１０^１７／ｃｍ^３のｎ型シリコンからなるドレイン層である。 The fourth semiconductor layer 14 is provided on the drain electrode D. The fourth semiconductor layer 14 is a drain layer made of n-type silicon having an impurity concentration of 1.5 * 10 ¹⁷ / cm ³ , for example.

第５半導体層１５は第４半導体層１４上に設けられる。第５半導体層１５は、例えば不純物濃度が２．５＊１０^１６／ｃｍ^３のｎ型シリコン層である。 The fifth semiconductor layer 15 is provided on the fourth semiconductor layer 14. The fifth semiconductor layer 15 is an n-type silicon layer having an impurity concentration of 2.5 * 10 ¹⁶ / cm ³ , for example.

第６半導体層１６は第５半導体層１５上に設けられる。第６半導体層１６は、例えば不純物濃度が１．０＊１０^１６／ｃｍ^３以下のｎ型シリコン層である。 The sixth semiconductor layer 16 is provided on the fifth semiconductor layer 15. The sixth semiconductor layer 16 is an n-type silicon layer having an impurity concentration of 1.0 * 10 ¹⁶ / cm ³ or less, for example.

第７半導体層１７は第６半導体層１６上に設けられる。第７半導体層１７は、例えば不純物濃度が１．５＊１０^１７／ｃｍ^３のｎ型シリコンからなるソース層である。第７半導体層１７は、第６半導体層１６の上面とソース電極Ｓとの間のコンタクト抵抗を低減するために、第６半導体層１６よりも高濃度にｎ型不純物がドーピングされた不純物拡散領域である。 The seventh semiconductor layer 17 is provided on the sixth semiconductor layer 16. The seventh semiconductor layer 17 is a source layer made of n-type silicon having an impurity concentration of 1.5 * 10 ¹⁷ / cm ³ , for example. The seventh semiconductor layer 17 is an impurity diffusion region doped with an n-type impurity at a higher concentration than the sixth semiconductor layer 16 in order to reduce the contact resistance between the upper surface of the sixth semiconductor layer 16 and the source electrode S. It is.

第７半導体層１７から第６半導体層１６の下部に貫通する、少なくとも２つのトレンチ３１が形成される。これらトレンチ３１の内面および上面にゲート絶縁膜１２が設けられる。ゲート絶縁膜１２は、例えばシリコン酸化膜である。 At least two trenches 31 penetrating from the seventh semiconductor layer 17 to the lower part of the sixth semiconductor layer 16 are formed. A gate insulating film 12 is provided on the inner and upper surfaces of the trenches 31. The gate insulating film 12 is, for example, a silicon oxide film.

ゲート電極Ｇは、トレンチ３１の内部に設けられ、ゲート絶縁膜１２を介して第６半導体層１６と対向する。図１の断面においては、ゲート電極Ｇはゲート絶縁膜１２により囲まれている。ゲート電極Ｇの材料は、例えば高濃度に不純物が注入されたポリシリコンやシリコンカーバイドである。 The gate electrode G is provided inside the trench 31 and faces the sixth semiconductor layer 16 with the gate insulating film 12 interposed therebetween. In the cross section of FIG. 1, the gate electrode G is surrounded by the gate insulating film 12. The material of the gate electrode G is, for example, polysilicon or silicon carbide in which impurities are implanted at a high concentration.

ソース電極Ｓは第７半導体層１７上のトレンチ３１間およびゲート絶縁膜１２上に設けられる。 The source electrode S is provided between the trenches 31 on the seventh semiconductor layer 17 and on the gate insulating film 12.

以上説明した、ドレイン電極Ｄ、第１半導体層１１、ソース電極Ｓ、ゲート電極Ｇ、ゲート絶縁膜１２および第１半導体層１１により、ｎＭＯＳトランジスタ１が形成される。 The nMOS transistor 1 is formed by the drain electrode D, the first semiconductor layer 11, the source electrode S, the gate electrode G, the gate insulating film 12, and the first semiconductor layer 11 described above.

第２半導体層２２は、ダイオード領域２０において、ドレイン電極Ｄとソース電極Ｓとの間に設けられる。第２半導体層２２は、例えば不純物濃度が２．５＊１０^１６／ｃｍ^３のｐ型（第２導電型）シリコン層である。第２半導体層２２の導電型は第６半導体層１６の導電型とは異なっている。そのため、ｎ型の第６半導体層１６とｐ型の第２半導体層２２により第１ダイオード５１ａが構成される。 The second semiconductor layer 22 is provided between the drain electrode D and the source electrode S in the diode region 20. The second semiconductor layer 22 is a p-type (second conductivity type) silicon layer having an impurity concentration of 2.5 * 10 ¹⁶ / cm ³ , for example. The conductivity type of the second semiconductor layer 22 is different from the conductivity type of the sixth semiconductor layer 16. Therefore, the first diode 51 a is configured by the n-type sixth semiconductor layer 16 and the p-type second semiconductor layer 22.

第３半導体層２３は、例えば第８半導体層２８および第９半導体層２９を含み、第２半導体層２２上に設けられる。第８半導体層２８は、例えば不純物濃度が２．５＊１０^１６／ｃｍ^３のｎ型シリコン層である。第９半導体層２９は第８半導体層２８上に設けられる。第９半導体層２９は、例えば不純物濃度が１．５＊１０^１７／ｃｍ^３のｎ型シリコン層である。第９半導体層２９は、第８半導体層２８とソース電極Ｓとの間のコンタクト抵抗を低減するために、第８半導体層２８よりも高濃度にｎ型不純物がドーピングされた不純物拡散領域である。 The third semiconductor layer 23 includes, for example, an eighth semiconductor layer 28 and a ninth semiconductor layer 29 and is provided on the second semiconductor layer 22. For example, the eighth semiconductor layer 28 is an n-type silicon layer having an impurity concentration of 2.5 * 10 ¹⁶ / cm ³ . The ninth semiconductor layer 29 is provided on the eighth semiconductor layer 28. The ninth semiconductor layer 29 is, for example, an n-type silicon layer having an impurity concentration of 1.5 * 10 ¹⁷ / cm ³ . The ninth semiconductor layer 29 is an impurity diffusion region doped with an n-type impurity at a higher concentration than the eighth semiconductor layer 28 in order to reduce the contact resistance between the eighth semiconductor layer 28 and the source electrode S. .

第３半導体層２３の導電型は第２半導体層２２の導電型とは異なっている。そのため、ｐ型の第２半導体層２２とｎ型の第３半導体層２３により第２ダイオード５１ｂが構成される。 The conductivity type of the third semiconductor layer 23 is different from the conductivity type of the second semiconductor layer 22. Therefore, the second diode 51 b is configured by the p-type second semiconductor layer 22 and the n-type third semiconductor layer 23.

絶縁膜２４は第２半導体層２２およびこれと隣接する第６半導体層１６上に設けられる。この絶縁膜２４は、ドレイン電極Ｄから、トランジスタ領域１０とダイオード領域２０との間の第６半導体層１６を介して、ソース電極Ｓに電流が流れるのを防止する。また、絶縁膜２４により、ソース電極Ｓは第２半導体層２２と電気的に接続されない。 The insulating film 24 is provided on the second semiconductor layer 22 and the sixth semiconductor layer 16 adjacent thereto. The insulating film 24 prevents current from flowing from the drain electrode D to the source electrode S via the sixth semiconductor layer 16 between the transistor region 10 and the diode region 20. Further, the source electrode S is not electrically connected to the second semiconductor layer 22 due to the insulating film 24.

ソース電極Ｓは第９半導体層２９上にも設けられる。よって、ソース電極Ｓは第９半導体層２９を介して第８半導体層２８と電気的に接続される。ソース電極Ｓはアルミニウムなどの金属であり、本実施形態では、ソース電極Ｓと第９半導体層２９との接触はオーミック接触である。ソース電極Ｓ（第３導電層）および第３半導体層２３により第２導電層が形成される。 The source electrode S is also provided on the ninth semiconductor layer 29. Therefore, the source electrode S is electrically connected to the eighth semiconductor layer 28 via the ninth semiconductor layer 29. The source electrode S is a metal such as aluminum. In the present embodiment, the contact between the source electrode S and the ninth semiconductor layer 29 is an ohmic contact. The source electrode S (third conductive layer) and the third semiconductor layer 23 form a second conductive layer.

ここで、第１ダイオード５１ａの降伏電圧は、ドレイン電極Ｄ、第１半導体層１１およびソース電極Ｓ間の耐圧、言い換えるとトランジスタ１の耐圧より低いものとする。降伏電圧とは、第１ダイオード５１ａのアノード−カソード間に逆バイアスが印加された場合に、降伏現象により、急激に逆方向電流が流れ始める電圧をいう。また、トランジスタ１の耐圧とは、ダイオード領域２０がないとした場合に、この耐圧より高い電位差がドレイン電極Ｄ−ソース電極Ｓ間に生じたときに、トランジスタ１が破壊されてしまう電圧をいう。 Here, the breakdown voltage of the first diode 51a is assumed to be lower than the breakdown voltage between the drain electrode D, the first semiconductor layer 11 and the source electrode S, in other words, the breakdown voltage of the transistor 1. The breakdown voltage is a voltage at which a reverse current starts to flow suddenly due to a breakdown phenomenon when a reverse bias is applied between the anode and the cathode of the first diode 51a. The breakdown voltage of the transistor 1 refers to a voltage at which the transistor 1 is destroyed when a potential difference higher than the breakdown voltage is generated between the drain electrode D and the source electrode S when the diode region 20 is not provided.

このような第１ダイオード５１ａの降伏電圧とトランジスタ１の耐圧との関係は、第１半導体層１１における第５半導体層１５、第２半導体層２２、および、第３半導体層２３における第８半導体層２８の不純物濃度を適切に調整することで実現される。一般に、半導体層に生じる電界強度は不純物濃度に比例するため、不純物濃度が低いほど耐圧は高くなる。そこで、第５半導体層１５の不純物濃度を低くすることで、トランジスタ１の耐圧を高くできる。また、第２半導体層２２や第３半導体層２３の不純物濃度を高くすることで、第１ダイオード５１ａの降伏電圧を低くできる。すなわち、第１の半導体層１１および第２の半導体層２２は、第１ダイオード５１ａの降伏電圧が、ドレイン電極Ｄ、第１半導体層１１およびソース電極Ｓ間の耐圧より低くなる濃度の、不純物を含有する。 The relationship between the breakdown voltage of the first diode 51 a and the breakdown voltage of the transistor 1 is that the fifth semiconductor layer 15, the second semiconductor layer 22, and the eighth semiconductor layer in the third semiconductor layer 23 in the first semiconductor layer 11. This is realized by appropriately adjusting the impurity concentration of 28. In general, since the electric field strength generated in the semiconductor layer is proportional to the impurity concentration, the lower the impurity concentration, the higher the breakdown voltage. Therefore, the breakdown voltage of the transistor 1 can be increased by reducing the impurity concentration of the fifth semiconductor layer 15. Further, by increasing the impurity concentration of the second semiconductor layer 22 and the third semiconductor layer 23, the breakdown voltage of the first diode 51a can be lowered. That is, the first semiconductor layer 11 and the second semiconductor layer 22 have impurities having a concentration such that the breakdown voltage of the first diode 51a is lower than the breakdown voltage between the drain electrode D, the first semiconductor layer 11 and the source electrode S. contains.

あるいは、第５半導体層１５の膜厚を厚くすることで、トランジスタ１の耐圧を高くできる。また、第２半導体層２２や、第８半導体層２８の膜厚を薄くすることで、第１ダイオード５１ａの降伏電圧を低くできる。このように、膜厚を適切に設定して、第１ダイオード５１ａの降伏電圧やトランジスタ１の耐圧を調整してもよい。 Alternatively, the breakdown voltage of the transistor 1 can be increased by increasing the thickness of the fifth semiconductor layer 15. In addition, the breakdown voltage of the first diode 51a can be lowered by reducing the thickness of the second semiconductor layer 22 and the eighth semiconductor layer 28. Thus, the breakdown voltage of the first diode 51a and the breakdown voltage of the transistor 1 may be adjusted by setting the film thickness appropriately.

図２は、図１の半導体装置１００の等価回路図である。半導体装置１００は、トランジスタ１と、第１ダイオード５１ａと、第２ダイオード５１ｂとから構成される。トランジスタ１のドレイン電極Ｄは第１ダイオード５１ａのカソードと接続される。トランジスタ１のソース電極Ｓは第２ダイオード５１ｂのカソードと接続される。そして、第１ダイオード５１ａのアノードと第２ダイオード５１ｂのアノードとが接続される。 FIG. 2 is an equivalent circuit diagram of the semiconductor device 100 of FIG. The semiconductor device 100 includes a transistor 1, a first diode 51a, and a second diode 51b. The drain electrode D of the transistor 1 is connected to the cathode of the first diode 51a. The source electrode S of the transistor 1 is connected to the cathode of the second diode 51b. The anode of the first diode 51a and the anode of the second diode 51b are connected.

図３は、トランジスタ１の接続例を示す回路図である。同図では、車両用に使用される電力制御用のトランジスタ１を例示している。 FIG. 3 is a circuit diagram illustrating a connection example of the transistor 1. In the figure, a transistor 1 for power control used for a vehicle is illustrated.

図３（ａ）は通常の使用状態を示している。トランジスタ１のドレイン電極Ｄは、バッテリ２の正極に接続され、約１２Ｖの正電圧が電源電圧として供給される。トランジスタ１のソース電極Ｓには負荷３が接続される。トランジスタ１のゲート電極Ｇには、負荷３に電源電圧を供給するか否かを制御する制御信号が入力される。 FIG. 3A shows a normal use state. The drain electrode D of the transistor 1 is connected to the positive electrode of the battery 2 and a positive voltage of about 12 V is supplied as the power supply voltage. A load 3 is connected to the source electrode S of the transistor 1. A control signal for controlling whether or not a power supply voltage is supplied to the load 3 is input to the gate electrode G of the transistor 1.

制御信号がハイに設定されると、トランジスタ１がオンする。よって、トランジスタ１を介して、電源電圧がバッテリ２から負荷３に供給される。その結果、トランジスタ１を介して、バッテリ２から負荷３に電流が流れ込む。一方、制御信号がロウに設定されると、トランジスタ１がオフする。よって、バッテリ２から負荷３には、電源電圧が供給されない。 When the control signal is set high, the transistor 1 is turned on. Therefore, the power supply voltage is supplied from the battery 2 to the load 3 via the transistor 1. As a result, current flows from the battery 2 to the load 3 via the transistor 1. On the other hand, when the control signal is set to low, the transistor 1 is turned off. Therefore, the power supply voltage is not supplied from the battery 2 to the load 3.

図３（ａ）において、少なくとも定常状態においては、ドレイン電圧Ｖｄはソース電圧Ｖｓより高い（Ｖｄ＞Ｖｓ）。また、ソース電圧Ｖｓは正である（Ｖｓ＞０）。 In FIG. 3A, at least in the steady state, the drain voltage Vd is higher than the source voltage Vs (Vd> Vs). The source voltage Vs is positive (Vs> 0).

図３（ｂ）は、ソース電圧Ｖｓが負になり得る（Ｖｓ＜０）ことを示している。負荷３は誘導性成分を含むこともある。この場合、トランジスタ１がオンからオフに切り替わると、誘導性成分はトランジスタ１から負荷３へ電流を流し続けようとする。そのため、ソース電圧Ｖｓが負になる。この負電圧の絶対値は数十Ｖを超えることもある。 FIG. 3B shows that the source voltage Vs can be negative (Vs <0). The load 3 may contain an inductive component. In this case, when the transistor 1 switches from on to off, the inductive component tends to continue to flow current from the transistor 1 to the load 3. Therefore, the source voltage Vs becomes negative. The absolute value of this negative voltage may exceed several tens of volts.

Ｖｓ＜０になると、トランジスタ１のドレイン電極Ｄ−ソース電極Ｓ間には大きな電位差が生じる。このような場合でもトランジスタ１が破壊されないようにする必要がある。 When Vs <0, a large potential difference is generated between the drain electrode D and the source electrode S of the transistor 1. Even in such a case, it is necessary to prevent the transistor 1 from being destroyed.

図３（ｃ）は、ドレイン電圧Ｖｄよりソース電圧Ｖｓが高くなり得る（Ｖｓ＞Ｖｄ）ことを示している。例えば、ユーザが、誤ってバッテリ２の負極をドレイン電極Ｄに接続してしまった場合である。Ｖｓ＞Ｖｄのとき、仮に、負荷３からバッテリ２に向かって、図３（ａ）とは逆方向の電流が流れてしまうと、負荷３が破壊されてしまうおそれがある。負荷３において、通常このような向きの電流は想定されていないためである。 FIG. 3C shows that the source voltage Vs can be higher than the drain voltage Vd (Vs> Vd). For example, the user accidentally connects the negative electrode of the battery 2 to the drain electrode D. When Vs> Vd, if a current in the direction opposite to that in FIG. 3A flows from the load 3 toward the battery 2, the load 3 may be destroyed. This is because the load 3 normally does not assume such a current.

よって、Ｖｓ＞Ｖｄとなっても、トランジスタ１はソース電極Ｓからドレイン電極Ｄへ電流を流さないようにする必要がある。 Therefore, even when Vs> Vd, the transistor 1 needs to prevent current from flowing from the source electrode S to the drain electrode D.

図１に示す半導体装置１００では、Ｖｓ＜０（図３（ｂ））となってもトランジスタ１が破壊されず、かつ、Ｖｓ＞Ｖｄ（図３（ｃ））となってもソース電極Ｓからドレイン電極Ｄに電流が流れないことを、以下に説明する。 In the semiconductor device 100 shown in FIG. 1, the transistor 1 is not destroyed even when Vs <0 (FIG. 3B), and from the source electrode S even when Vs> Vd (FIG. 3C). The fact that no current flows through the drain electrode D will be described below.

まず、図３（ａ）に示すように、通常の使用状態であって、Ｖｄ＞ＶｓかつＶｓ＞０の場合を考える。 First, as shown in FIG. 3A, consider the case of normal use, where Vd> Vs and Vs> 0.

図４は、ゲート電極Ｇに入力される制御信号がロウ、すなわち、Ｖｇ＝０の場合の、ゲート電極Ｇ、ゲート絶縁膜１２および第６半導体層１６のバンド構造を模式的に示す図である。図４に示す例では、第６半導体層１６の仕事関数Ｗ_１３よりも、ゲート電極Ｇの仕事関数Ｗ_Ｇの方が大きい。同図に示すように仕事関数Ｗ_１３とＷ_Ｇとのエネルギー差により、ゲート電極Ｇと第６半導体層１６との間に電位差が生じる。これにより、ゲート絶縁膜１２と第６半導体層１６との界面において、第６半導体層１６のコンダクションバンドＥｃおよびバレンスバンドＥｖが上方に曲がる。その結果、第６半導体層１６には、ゲート絶縁膜１２との界面に空乏層が形成される。空乏層が形成される領域の、界面からの距離をＬとする。 FIG. 4 is a diagram schematically showing the band structure of the gate electrode G, the gate insulating film 12 and the sixth semiconductor layer 16 when the control signal input to the gate electrode G is low, that is, when Vg = 0. . In the example shown in FIG. 4, the work function W _G of the gate electrode G is larger than the work function W ₁₃ of the sixth semiconductor layer 16. The energy difference between the work function W ₁₃ and W _G as shown in the figure, a potential difference is generated between the gate electrode G and the sixth semiconductor layer 16. Thereby, at the interface between the gate insulating film 12 and the sixth semiconductor layer 16, the conduction band Ec and the valence band Ev of the sixth semiconductor layer 16 bend upward. As a result, a depletion layer is formed at the interface with the gate insulating film 12 in the sixth semiconductor layer 16. Let L be the distance from the interface in the region where the depletion layer is formed.

図１の半導体装置１００において、トレンチ３１間の距離を２Ｌより狭く設計する。これにより、第６半導体層１６における、２か所のゲート絶縁膜１２に挟まれた領域において、一方のゲート絶縁膜１２との界面から延びる空乏層が、他方のゲート絶縁膜１２との界面から延びる空乏層に達する。そのため、同領域の全体が空乏化される。したがって、第６半導体層１６がｎ型であっても、同じくｎ型の第５半導体層１５から第７半導体層１７まで、言い換えると、ドレイン電極Ｄからソース電極Ｓまでは、導通しない。よって、Ｖｄ＞ＶｓであってもＶｇ＝０であれば、ドレイン電極Ｄからソース電極Ｓには電流が流れない。すなわち、トランジスタ１はオフ状態である。 In the semiconductor device 100 of FIG. 1, the distance between the trenches 31 is designed to be narrower than 2L. As a result, in the region sandwiched between the two gate insulating films 12 in the sixth semiconductor layer 16, the depletion layer extending from the interface with one gate insulating film 12 extends from the interface with the other gate insulating film 12. Reach the extended depletion layer. As a result, the entire region is depleted. Therefore, even if the sixth semiconductor layer 16 is n-type, similarly, the n-type fifth semiconductor layer 15 to the seventh semiconductor layer 17, in other words, the drain electrode D to the source electrode S are not conductive. Therefore, even if Vd> Vs, if Vg = 0, no current flows from the drain electrode D to the source electrode S. That is, the transistor 1 is off.

ゲート電極Ｇに入力される制御電圧がハイの場合、第６半導体層１６の空乏層のうちゲート絶縁膜１２との界面に、キャリアが誘起される。その結果、第６半導体層１６におけるゲート絶縁膜１２との界面がチャネルとなり、ドレイン電極Ｄからこのチャネルを介してソース電極Ｓに電流が流れる。すなわち、トランジスタ１はオン状態となる。 When the control voltage input to the gate electrode G is high, carriers are induced at the interface with the gate insulating film 12 in the depletion layer of the sixth semiconductor layer 16. As a result, the interface of the sixth semiconductor layer 16 with the gate insulating film 12 becomes a channel, and current flows from the drain electrode D to the source electrode S through this channel. That is, the transistor 1 is turned on.

図２から明らかなように、Ｖｄ＞Ｖｓの場合、第２ダイオード５１ｂは順バイアスが印加されるが、第１ダイオード５１ａは逆バイアスが印加されている。また、通常の使用状態において、この逆バイアスは第１ダイオード５１ａの降伏電圧より低い。よって、第１ダイオード５１ａには電流が流れない。すなわち、ダイオード領域２０を介して半導体装置１００に電流が流れることはない。 As is apparent from FIG. 2, when Vd> Vs, the second diode 51b is applied with a forward bias, but the first diode 51a is applied with a reverse bias. Further, in the normal use state, this reverse bias is lower than the breakdown voltage of the first diode 51a. Therefore, no current flows through the first diode 51a. That is, no current flows through the semiconductor device 100 through the diode region 20.

以上のように、Ｖｄ＞ＶｓかつＶｓ＞０の場合、半導体装置１００は通常のｎＭＯＳトランジスタとして動作する。 As described above, when Vd> Vs and Vs> 0, the semiconductor device 100 operates as a normal nMOS transistor.

次、図３（ｂ）に示すように、Ｖｓ＜０の場合を考える。この状態は、トランジスタ１をオンからオフに切り替えた直後、負荷３における誘導性成分がトランジスタ１から負荷３へ電流を流し続けようとして、ソース電極Ｓの電圧を下げることにより生じる。この場合、半導体装置１００のドレイン電極Ｄとソース電極Ｓとの間に大きな電位差が生じる。 Next, consider the case of Vs <0 as shown in FIG. This state occurs when the voltage of the source electrode S is lowered immediately after switching the transistor 1 from on to off, so that the inductive component in the load 3 continues to flow current from the transistor 1 to the load 3. In this case, a large potential difference is generated between the drain electrode D and the source electrode S of the semiconductor device 100.

ここで、上述したように、半導体装置１００において、第１ダイオード５１ａの降伏電圧は、トランジスタ１の耐圧より低い。そのため、ドレイン電極Ｄおよびソース電極Ｓ間の電位差は、トランジスタ１の耐圧を超えるより前に、第１ダイオード５１ａの降伏電圧に達する。その結果、ドレイン電極Ｄから、降伏電圧に達した逆バイアスが印加された第１ダイオード５１ａおよび順バイアスが印加された第２ダイオード５１ｂを介して、ソース電極Ｓに電流が流れる。この電流は負荷３に流れ込む。繰り返しになるが、降伏電圧はトランジスタ１の耐圧より低いため、ドレイン電極Ｄおよびソース電極Ｓ間に降伏電圧が生じても、トランジスタ１は破壊されない。 Here, as described above, in the semiconductor device 100, the breakdown voltage of the first diode 51 a is lower than the breakdown voltage of the transistor 1. Therefore, the potential difference between the drain electrode D and the source electrode S reaches the breakdown voltage of the first diode 51a before exceeding the breakdown voltage of the transistor 1. As a result, a current flows from the drain electrode D to the source electrode S through the first diode 51a to which the reverse bias reaching the breakdown voltage is applied and the second diode 51b to which the forward bias is applied. This current flows into the load 3. Again, since the breakdown voltage is lower than the withstand voltage of the transistor 1, even if a breakdown voltage is generated between the drain electrode D and the source electrode S, the transistor 1 is not destroyed.

このように、Ｖｓ＜０であっても、ゲート絶縁膜１２間の第６半導体層１６には電流が流れず、ダイオード領域２０を介して電流が流れるため、トランジスタ１の破壊を防止できる。 Thus, even if Vs <0, no current flows through the sixth semiconductor layer 16 between the gate insulating films 12, and current flows through the diode region 20, so that the transistor 1 can be prevented from being broken.

次に、図３（ｃ）に示すように、Ｖｓ＞Ｖｄの場合を考える。ゲート電極Ｇに入力される制御信号がロウである限り、トランジスタ１はオフし、ソース電極Ｓから、ゲート絶縁膜１２間の第６半導体層１６を介してドレイン電極Ｄへは電流が流れない。また、第１ダイオード５１ａは順バイアスが印加されるが、第２ダイオード５１ｂは逆バイアスが印加される。よって、ソース電極Ｓから、第２ダイオード５１ｂおよび第１ダイオード５１ａを介して、ドレイン電極Ｄへ電流が流れることもない。 Next, consider the case of Vs> Vd as shown in FIG. As long as the control signal input to the gate electrode G is low, the transistor 1 is turned off, and no current flows from the source electrode S to the drain electrode D through the sixth semiconductor layer 16 between the gate insulating films 12. The first diode 51a is applied with a forward bias, while the second diode 51b is applied with a reverse bias. Therefore, no current flows from the source electrode S to the drain electrode D via the second diode 51b and the first diode 51a.

このように、Ｖｓ＞Ｖｄであっても、半導体装置１００において、ソース電極Ｓからドレイン電極Ｄへ電流は流れない。 Thus, even if Vs> Vd, no current flows from the source electrode S to the drain electrode D in the semiconductor device 100.

以上説明したように、第１の実施形態における半導体装置１００は、ｎ型ＭＯＳトランジスタ１と並列接続される２つの第１ダイオード５１ａおよび第２ダイオード５１ｂを有する。そのため、Ｖｓ＜０となってドレイン電極Ｄおよびソース電極Ｓ間に大きな電位差が生じた場合でも、トランジスタ１の破壊を防止できる。また、Ｖｓ＞Ｖｄとなった場合でも、ソース電極Ｓからドレイン電極Ｄに電流が流れにくく、ソース電極Ｓに接続される負荷３を保護できる。 As described above, the semiconductor device 100 according to the first embodiment has the two first diodes 51 a and the second diode 51 b connected in parallel with the n-type MOS transistor 1. Therefore, even when Vs <0 and a large potential difference is generated between the drain electrode D and the source electrode S, the transistor 1 can be prevented from being broken. Even when Vs> Vd, it is difficult for current to flow from the source electrode S to the drain electrode D, and the load 3 connected to the source electrode S can be protected.

（第２の実施形態）
上述した第１の実施形態に係る半導体装置１００は、第２半導体層２２および第３半導体層２３により形成される第２ダイオード５１ｂを有するものであった。これに対し、以下に説明する第２の実施形態に係る半導体装置１００’は、半導体層および金属層により形成されるショットキーバリアダイオードを有するものである。 (Second Embodiment)
The semiconductor device 100 according to the first embodiment described above has the second diode 51 b formed by the second semiconductor layer 22 and the third semiconductor layer 23. On the other hand, the semiconductor device 100 ′ according to the second embodiment described below has a Schottky barrier diode formed of a semiconductor layer and a metal layer.

図５は、第２の実施形態に係る半導体装置１００’の断面図である。図５では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。 FIG. 5 is a cross-sectional view of a semiconductor device 100 ′ according to the second embodiment. In FIG. 5, the same reference numerals are given to the components common to FIG. 1, and the differences will be mainly described below.

トランジスタ領域１０は図１の半導体装置１００におけるトランジスタ領域１０と同様である。図５のダイオード領域２０’は、第２半導体層２２と、絶縁膜２４と、トランジスタ領域１０と共通する第６半導体層１６およびソース電極Ｓとから構成される。本実施形態においては、ソース電極Ｓが第２導電層の例である。 The transistor region 10 is similar to the transistor region 10 in the semiconductor device 100 of FIG. The diode region 20 ′ in FIG. 5 includes the second semiconductor layer 22, the insulating film 24, and the sixth semiconductor layer 16 and the source electrode S that are common to the transistor region 10. In the present embodiment, the source electrode S is an example of the second conductive layer.

ソース電極Ｓの材料はアルミニウムなどの金属であるが、本実施形態では、ソース電極Ｓとｐ型の第２半導体層２２との接触は、ショットキー接触である。ソース電極Ｓと第２半導体層２２との接触をオーミック接触ではなくショットキー接触とするためには、第２半導体層２２の不純物濃度を薄くすればよく、例えば１．５＊１０^１６／ｃｍ^３とすればよい。すなわち、第２半導体層２２は、ショットキーバリアダイオードが形成される濃度の、不純物を含有する。 The material of the source electrode S is a metal such as aluminum. In this embodiment, the contact between the source electrode S and the p-type second semiconductor layer 22 is a Schottky contact. In order to make the contact between the source electrode S and the second semiconductor layer 22 not a ohmic contact but a Schottky contact, the impurity concentration of the second semiconductor layer 22 may be reduced, for example, 1.5 * 10 ¹⁶ / cm ^3. And it is sufficient. That is, the second semiconductor layer 22 contains impurities at a concentration at which a Schottky barrier diode is formed.

このショットキー接触により、金属であるソース電極Ｓおよびｐ型の第２半導体層２２により、第２ダイオードとしてのショットキーバリアダイオード５１ｂ’が構成される。すなわち、ソース電極Ｓがショットキーバリアダイオード５１ｂ’のカソードを兼ね、ショットキーバリアダイオード５１ｂ’のアノードはダイオード５１ａのアノードを兼ねる。 By this Schottky contact, a Schottky barrier diode 51b 'serving as a second diode is constituted by the source electrode S, which is a metal, and the p-type second semiconductor layer 22. That is, the source electrode S also serves as the cathode of the Schottky barrier diode 51b ', and the anode of the Schottky barrier diode 51b' also serves as the anode of the diode 51a.

よって、半導体装置１００’の等価回路は図２に示す回路と同等である。そのため、半導体装置１００’は第１の実施形態における半導体装置１００と同様に動作する。 Therefore, the equivalent circuit of the semiconductor device 100 'is equivalent to the circuit shown in FIG. Therefore, the semiconductor device 100 ′ operates in the same manner as the semiconductor device 100 in the first embodiment.

以上説明したように、第２の実施形態における半導体装置１００’では、ｐ型の半導体層２２と、金属であるソース電極Ｓとの接触がショットキー接触である。そのため、ショットキーバリアダイオード５１ｂ’が形成される。したがって、Ｖｓ＜０となってドレイン電極Ｄおよびソース電極Ｓ間に大きな電位差が生じた場合でも、トランジスタ１の破壊を防止できる。また、Ｖｓ＜Ｖｄとなった場合でも、ソース電極Ｓからドレイン電極Ｄに電流が流れにくく、ソース電極Ｓに接続される負荷３を保護できる。 As described above, in the semiconductor device 100 ′ in the second embodiment, the contact between the p-type semiconductor layer 22 and the source electrode S that is a metal is a Schottky contact. Therefore, a Schottky barrier diode 51b 'is formed. Therefore, even when Vs <0 and a large potential difference is generated between the drain electrode D and the source electrode S, the transistor 1 can be prevented from being broken. Even when Vs <Vd, it is difficult for current to flow from the source electrode S to the drain electrode D, and the load 3 connected to the source electrode S can be protected.

なお、図１や図５に示す構造は一例にすぎない。例えば、図１や図５ではｎ型ＭＯＳトランジスタ１について説明したが、導電型を逆にしてもよい。より具体的には、半導体装置１００，１００’におけるｎ型の半導体層をｐ型の半導体層とし、ｐ型の半導体層をｎ型の半導体層として、ｐ型ＭＯＳトランジスタを形成してもよい。この場合、ダイオード１１ａのアノードがｐＭＯＳトランジスタのドレインに接続され、第２ダイオード５１ｂ（ショットキーバリアダイオード５１ｂ’）のアノードが同ソースに接続され、第１ダイオード５１ａのカソードは第２ダイオード５１ｂ（ショットキーバリアダイオード５１ｂ’）のカソードと接続される。 Note that the structure shown in FIGS. 1 and 5 is merely an example. For example, although the n-type MOS transistor 1 has been described with reference to FIGS. 1 and 5, the conductivity type may be reversed. More specifically, the p-type MOS transistor may be formed using the n-type semiconductor layer in the semiconductor devices 100 and 100 ′ as a p-type semiconductor layer and the p-type semiconductor layer as an n-type semiconductor layer. In this case, the anode of the diode 11a is connected to the drain of the pMOS transistor, the anode of the second diode 51b (Schottky barrier diode 51b ′) is connected to the same source, and the cathode of the first diode 51a is the second diode 51b (shot). It is connected to the cathode of the key barrier diode 51b ′).

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and their modifications are included in the scope and gist of the invention, and are also included in the invention described in the claims and the equivalents thereof.

１トランジスタ
２バッテリ
３負荷
１０トランジスタ領域
１１，１４〜１７半導体層
１２ゲート絶縁膜
２０，２０’ ダイオード領域
２２，２３，２８，２９半導体層
２４絶縁膜
Ｄドレイン電極
Ｓソース電極
Ｇゲート電極
５１ａ，５１ｂダイオード
５１ｂ’ ショットキーバリアダイオード
１００，１００’ 半導体装置 DESCRIPTION OF SYMBOLS 1 Transistor 2 Battery 3 Load 10 Transistor area | region 11, 14-17 Semiconductor layer 12 Gate insulating film 20, 20 'Diode area | region 22, 23, 28, 29 Semiconductor layer 24 Insulating film D Drain electrode S Source electrode G Gate electrodes 51a, 51b Diode 51b 'Schottky barrier diode 100, 100' Semiconductor device

Claims

A first conductive layer;
A second conductive layer;
A first semiconductor layer of a first conductivity type provided between the first conductive layer and the second conductive layer;
An insulating film provided on an inner surface of a trench formed in a part of the first semiconductor layer;
A gate electrode provided inside the trench and facing the first semiconductor layer via the insulating film;
A second semiconductor layer of a second conductivity type different from the first conductivity type provided between the first semiconductor layer and the second conductive layer and different from the trench;
A first diode composed of the first semiconductor layer and the second semiconductor layer and having a breakdown voltage lower than a breakdown voltage between the first conductive layer, the first semiconductor layer, and the second conductive layer;
A semiconductor device comprising: a second diode composed of the second semiconductor layer and the second conductive layer.

The second conductive layer is
A third semiconductor layer of a first conductivity type provided on the second semiconductor layer;
A third conductive layer provided between the trenches and on the third semiconductor layer;
The semiconductor device according to claim 1, comprising:

The material of the second conductive layer is metal,
The semiconductor device according to claim 1, wherein the second diode is configured by a Schottky contact between the second semiconductor layer and the second conductive layer.

The semiconductor device according to claim 3, wherein the second semiconductor layer contains an impurity having a concentration that constitutes the Schottky barrier diode.

The first and second semiconductor layers contain an impurity having a concentration such that a breakdown voltage of the first diode is lower than a breakdown voltage between the first conductive layer, the first semiconductor layer, and the second conductive layer. The semiconductor device according to claim 1.

The first and second semiconductor layers have a thickness such that a breakdown voltage of the first diode is lower than a breakdown voltage between the first conductive layer, the first semiconductor layer, and the second conductive layer. The semiconductor device according to claim 1.

A first conductive layer;
A second conductive layer;
A first semiconductor layer of a first conductivity type provided between the first conductive layer and the second conductive layer;
An insulating film provided on an inner surface of a trench formed in a part of the first semiconductor layer;
A gate electrode provided inside the trench and facing the first semiconductor layer via the insulating film;
A first diode connected to the first conductive layer and having a breakdown voltage lower than a breakdown voltage between the first conductive layer, the first semiconductor layer, and the second conductive layer;
A first diode having a first electrode connected to the second conductive layer,
A second electrode of the first diode is connected to a second electrode of the second diode;
When the first conductivity type is n-type, the first electrode of the first and second diodes is a cathode, and the second electrode is an anode,
When the first conductivity type is p-type, the first electrode of the first and second diodes is an anode, and the second electrode is a cathode.