JP2014165280A

JP2014165280A - 半導体装置

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Publication number: JP2014165280A
Application number: JP2013033752A
Authority: JP
Inventors: Takuji Yamamura; 拓嗣山村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-02-22
Filing date: 2013-02-22
Publication date: 2014-09-08
Also published as: US20140239356A1; EP2770535A2; US20140299946A1

Abstract

【課題】実施形態は、ドレイン電極とゲート電極との間をシールドし、高周波特性を向上させることが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体層と、前記半導体層の上に選択的に設けられた不純物ドープ層と、前記不純物ドープ層の上に設けられたドレイン電極と、を備える。さらに、前記ドレイン電極から離隔して設けられたソース電極と、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、をさらに備える。そして、前記ゲート電極と前記ドレイン電極との間に設けられた絶縁膜と、前記絶縁膜の上に設けられ、前記ソース電極に電気的に接続されたシールドプレートと、を備える。そして、前記シールドプレートは、少なくともその一部が前記不純物ドープ層の前記ドレイン電極からゲート電極の方向に延在する部分の上に設けられる。
【選択図】図１

Description

実施形態は、半導体装置に関する。

電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）の構造を有し、ゲート電極とドレイン電極との間にフィールドプレートを有する半導体装置がある。フィールドプレートは、ゲートドレイン間の電界集中を緩和し耐圧を向上させるが、ゲート直下のキャリア速度を低下させる。このため、ＦＥＴの高周波特性を劣化させる場合がある。一方、高周波用ＦＥＴでは、フィールドプレートを除くと、ゲートドレイン間容量が大きくなり発振を起こす場合がある。

特許２００７−５３７５９３号公報

実施形態は、ドレイン電極とゲート電極との間をシールドし、高周波特性を向上させることが可能な半導体装置を提供する。

実施形態に係る半導体装置は、半導体層と、前記半導体層の上に選択的に設けられた不純物ドープ層と、前記不純物ドープ層の上に設けられたドレイン電極と、を備える。また、前記ドレイン電極から離隔して前記半導体層の上に設けられたソース電極と、前記ソース電極と前記ドレイン電極との間において、前記不純物ドープ層から離隔して設けられたゲート電極と、をさらに備える。さらに、前記ゲート電極と前記ドレイン電極との間に設けられた絶縁膜と、前記絶縁膜の上に設けられ、前記ソース電極に電気的に接続されたシールドプレートと、を備える。前記絶縁膜は、前記半導体層と、前記不純物ドープ層の前記ドレイン電極からゲート電極の方向に延在する部分と、を覆う。前記シールドプレートは、少なくともその一部が前記不純物ドープ層の前記延在部分の上に設けられる。

第１実施形態に係る半導体装置を表す模式断面図である。第１実施形態に係る半導体装置を表す模式図である。第１実施形態の変形例に係る半導体装置を表す模式断面図である。第１実施形態の別の変形例に係る半導体装置を表す模式断面図である。第２実施形態に係る半導体装置を表す模式断面図である。第３実施形態に係る半導体装置を表す模式断面図である。第３実施形態に係る半導体装置の製造過程を表す模式断面図である。第３実施形態に係る半導体装置の特性を表すチャートである。

以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。

［第１実施形態］
図１は、第１実施形態に係る半導体装置１を表す模式断面図である。
図２は、半導体装置１を模式的に表す平面図である。図２（ａ）は、半導体装置１のチップ面を表し、図２（ｂ）は、その一部を拡大して表している。図１は、図２（ａ）に示すＡ−Ａ線に沿った断面である。

半導体装置１は、例えば、ＦＥＴであり、半導体層１０と、半導体層１０の上に設けられたソース電極２０と、ドレイン電極３０と、ゲート電極４０と、を備える。

図１に表すように、半導体層１０の上には、不純物ドープ層１５および１９がそれぞれ選択的に設けられる。そして、ドレイン層３０は、不純物ドープ層１５の上に設けられる。ソース電極２０は、ドレイン電極３０から離隔して半導体層１０の上に設けられる。不純物ドープ層１９は、ソース電極２０と半導体層１０との間に設けられる。

ゲート電極４０は、ソース電極２０とドレイン電極３０との間において、不純物ドープ層１５および１９から離隔して設けられる。すなわち、ゲート電極４０は、不純物ドープ層１５と不純物ドープ層１９との間の半導体層１０の上に設けられる。

さらに、半導体装置１は、ゲート電極４０とドレイン電極３０との間の半導体層１０および不純物ドープ層１５を覆う絶縁膜１７と、絶縁膜１７の上に設けられたシールドプレート５０と、を備える。

絶縁膜１７は、ゲート電極４０とソース電極２０との間の半導体層１０および不純物ドープ層１９と、ゲート電極４０と、をさらに覆う。また、絶縁膜１７は、ソース電極２０の上面２０ａの一部、およびドレイン電極３０の上面３０ａの一部に延在する。

シールドプレート５０は、絶縁膜１７の上に設けられ、少なくともその一部が不純物ドープ層１５のドレイン電極３０からゲート電極４０の方向に延在する部分１５ａの上に設けられる。

図１の例では、シールドプレート５０は、絶縁膜１７に直接覆われた半導体層１０と不純物ドープ層１５の両方の上に設けられる。また、シールドプレート５０は、ドレイン電極３０から離隔して設けられる。

図２（ａ）に表すように、例えば、ソース電極２０およびドレイン電極は、半導体層１０の表面に平行なＹ方向に延在するストライプ状に設けられ、Ｘ方向に交互に並設される。ゲート電極４０は、ソース電極２０とドレイン電極３０との間に延在する。

さらに、ソース電極２０の上には、ソース配線２１が設けられる。ソース配線２１は、ソースパッド２５からＹ方向に延在する。ドレイン電極３０の上には、ドレイン配線３１が設けられる。ドレイン配線３１は、ドレインパッド３５からＹ方向に延在する。また、ゲート電極４０は、ゲート配線４３を介してゲートパッド４５に接続される。

図２（ｂ）は、ソース電極２０、ドレイン電極３０およびゲート電極４０の一部を拡大して表している。ゲート電極４０は、ソース電極２０とドレイン電極３０との間に延在する。そして、シールドプレート５０は、ゲート電極４０とドレイン電極３０との間に延在する。また、シールドプレート５０は、接続部５３を介してソース電極２０に電気的に接続される。これにより、ゲート電極４０とドレイン電極３０との間を電気的に遮蔽することができる。

半導体層１０は、例えば、ｎ形ガリウム砒素（ＧａＡｓ）またはｎ形窒化ガリウム（ＧａＮ）層である。ｎ形ＧａＡｓ層は、例えば、半絶縁性のＧａＡｓ基板上に設けられる。ｎ形ＧａＮ層は、例えば、シリコン基板の上に高抵抗バッファ層を介して設けられる。また、ｎ形ＧａＮ層は、例えば、サファイア基板、炭化シリコン（ＳｉＣ）基板または絶縁性のＧａＮ基板上に設けても良い。

不純物ドープ層１５および１９は、例えば、ｎ形ＧａＡｓ層およびｎ形ＧａＮ層に対してｎ形不純物となるシリコン（Ｓｉ）を選択的にイオン注入することにより形成することができる。

不純物ドープ層１５および１９の不純物濃度は、半導体層１０の不純物濃度よりも高く、例えば、１×１０^１７ｃｍ^−３以上とする。これにより、ソース電極２０と不純物ドープ層１９との間のコンタクト抵抗、および、ドレイン電極と不純物ドープ層１５との間のコンタクト抵抗を低減することができる。

さらに、不純物ドープ層１５は、シールドプレート５０がゲートドレイン間の電界分布に与える影響を緩和する。すなわち、シールドプレート５０は、ゲート電極４０とドレイン電極３０との間において、少なくともその一部が不純物ドープ層１５の上に位置するように設けられる。これにより、シールドプレート５０によるゲートドレイン間の電界集中の緩和効果が弱められる。

例えば、シリコンを１×１０^１７ｃｍ^−３以上ドープした不純物ドープ層１５は、高電子濃度のｎ^＋層であり、半導体層１０に対してシールドプレート５０の電位を遮蔽する。そして、半導体層１０における電気力線の分布に対するシールドプレート５０の影響が軽減され、例えば、ゲート電極４０の直下における半導体層１０の電界強度の低下を抑制する。これにより、半導体装置１の高周波特性を向上させることができる。

このように、本実施形態では、シールドプレート５０をゲート電極４０とドレイン電極３０との間に設けることにより、両者を電気的にシールドし、ゲートドレイン間の寄生容量Ｃ_ｇｄを低減する。さらに、シールドプレート５０の少なくとも一部を不純物ドープ層１５の上に設けることにより、高周波特性を向上させることができる。

次に、図３および図４を参照して、本実施形態の変形例に係る半導体装置２〜４を説明する。図３（ａ）および図３（ｂ）は、第１実施形態の変形例に係る半導体装置２および３をそれぞれ表す模式断面図である。図４は、第１実施形態の別の変形例に係る半導体装置４を表す模式断面図である。

図３（ａ）に表す半導体装置２は、半導体層１０と、半導体層１０の上に選択的に設けられた不純物ドープ層１５および１９と、ソース電極２０と、ドレイン電極３０と、ゲート電極４０と、を備える。そして、ソース電極２０およびドレイン層３０は、それぞれ不純物ドープ層１９および１５の上に設けられる。ゲート電極４０は、不純物ドープ層１５と不純物ドープ層１９との間の半導体層１０の上に設けられる。

半導体装置２は、ゲート電極４０とドレイン電極３０との間の半導体層１０および不純物ドープ層１５を覆う絶縁膜１７と、絶縁膜１７の上に設けられたシールドプレート５５と、を備える。そして、シールドプレート５５は、ドレイン電極３０からゲート電極の方向に延在する不純物ドープ層１５の上に設けられる。

すなわち、本変形例では、シールドプレート５５は、不純物ドープ層１５の上に設けられ、絶縁膜１７が直接半導体層１０を覆う部分には延在しない。これにより、半導体層１０の電界分布に対するシールドプレート５５の影響をより緩和することが可能となる。したがって、ゲート電極４０の下の電界強度の低下をさらに抑制することができる。

図３（ｂ）に表す半導体装置３のシールドプレート５７は、ドレイン電極３０からゲート電極の方向に延在する不純物ドープ層１５の上に設けられると共に、ドレイン電極３０の上に延在する。すなわち、シールドプレート５７は、絶縁膜１７を介してドレイン電極３０の上面３０ａの一部を覆う。これにより、ゲートドレイン間の電気力線をより多く遮蔽し、ゲートドレイン間の寄生容量Ｃ_ｇｄをさらに低減する。

図４に表す半導体装置４は、半導体層７０と、半導体層７０の上に設けられたソース電極２０と、ドレイン電極３０と、ゲート電極４０と、を備える。

半導体層７０は、例えば、高抵抗層７１の上に設けられる。そして、チャネル層７３と、バリア層７５と、を含む。例えば、チャネル層７３はＧａＡｓ層であり、バリア層７５はｎ形不純物がドープされたＡｌＧａＡｓ層である。また、別の例として、チャネル層７３をＧａＮ層として、バリア層７５をＡｌＧａＮ層としても良い。

図４に表すように、バリア層７５の上には、不純物ドープ層１５および１９がそれぞれ選択的に設けられる。そして、ソース電極２０およびドレイン電極３０は、不純物ドープ層１９および１５の上にそれぞれ設けられる。ゲート電極４０は、不純物ドープ層１５と不純物ドープ層１９との間のバリア層７５の上に設けられる。

シールドプレート５０は、絶縁膜１７の上に設けられ、少なくともその一部が不純物ドープ層１５のドレイン電極３０からゲート電極の方向に延在する部分の上に設けられる。図４の例では、シールドプレート５０は、ゲート電極４０とドレイン電極３０との間において、絶縁膜１７に接したバリア層７５および不純物ドープ層１５の上に設けられる。

半導体装置４では、チャネル層７３とバリア層７５との間の界面に２次元電子ガスが誘起され、ソース電極２０とドレイン電極３０と間にドレイン電流を流す。そして、バリア層７５にショットキ接触したゲート電極４０にゲートバイアスを印加することにより、ドレイン電流を制御する。

本変形例のシールドプレート５０も、ゲート電極４０とドレイン電極３０との間を電気的にシールドし、ゲートドレイン間の寄生容量Ｃ_ｇｄを低減する。さらに、シールドプレート５０の少なくとも一部を不純物ドープ層１５の上に設けることにより、ゲート電極４０直下の電界の低下を抑制し、高周波特性を向上させることができる。

［第２実施形態］
図５（ａ）〜図５（ｃ）は、第２実施形態に係る半導体装置５〜７を表す模式断面図である。

本実施形態に係る半導体装置５〜７は、半導体層１０と、半導体層１０の上に選択的に設けられた不純物ドープ層６１および６３を備える。不純物ドープ層６１および６３は、例えば、半導体層１０の上に成長されたエピタキシャル層を選択的にエッチングすることにより形成できる。不純物ドープ層６１および６３は、例えば、半導体層１０よりも高濃度にｎ形不純物がドープされたｎ^＋層である。不純物ドープ層６１および６３のｎ形不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上である。

ソース電極２０およびドレイン層３０は、それぞれ不純物ドープ層６３および６１の上に設けられる。ゲート電極４０は、不純物ドープ層６１と不純物ドープ層６３との間に露出した半導体層１０の上に設けられる。

さらに、ゲート電極４０と、不純物ドープ層６１と不純物ドープ層６３との間に露出した半導体層１０と、ドレイン電極３０からゲート電極４０の方向に延在する不純物ドープ層６１と、ソース電極２０からゲート電極４０の方向に延在する不純物ドープ層６３と、を覆う絶縁膜１７が設けられる。絶縁膜１７は、ドレイン電極の一部を覆い、その上面３０ａに延在する。また、絶縁膜１７は、ソース電極２０の一部を覆い、その上面２０ａに延在する。

図５（ａ）に示す半導体装置５は、ドレイン電極３０とゲート電極４０との間において、絶縁膜１７の上に設けられたシールドプレート６５を備える。シールドプレート６５は、不純物ドープ層６１のドレイン電極３０からゲート電極の方向に延在する部分６１ａの上、および、不純物ドープ層６１と６３の間に露出した半導体層１０の上に跨って設けられる。

図５（ｂ）に示す半導体装置６は、ドレイン電極３０とゲート電極４０との間において、絶縁膜１７の上に設けられたシールドプレート６７を備える。シールドプレート６７は、不純物ドープ層６１のドレイン電極３０からゲート電極の方向に延在する部分６１ａの上に設けられる。

図５（ｃ）に示す半導体装置７は、ドレイン電極３０とゲート電極４０との間において、絶縁膜１７の上に設けられたシールドプレート６９を備える。シールドプレート６９は、不純物ドープ層６１のドレイン電極３０からゲート電極の方向に延在する部分６１ａの上に設けられる。そして、絶縁膜１７に沿ってドレイン電極３０の上に延在し、その上面３０ａの一部を覆う。

本実施形態では、不純物ドープ層６１および６３は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などのエピタキシャル成長法を用いて形成される。そして、不純物ドープ層６１および６３は、それぞれドレイン電極３０およびソース電極２０のコンタクト抵抗を低減する。

さらに、不純物ドープ層６１は、半導体層１０の電界分布に与えるシールドプレート６５の影響を低減し、ゲート電極４０の直下の電界強度の低下を抑制する。これにより、半導体装置５の高周波特性を向上させる。

シールドプレート６７は、不純物ドープ層６１のドレイン電極３０からゲート電極４０の方向に延在する部分６１ａの上に設けられ、ゲート電極４０とドレイン電極３０との間に露出した半導体層１０の上には設けられない。このため、ゲート電極４０の直下の電界強度の低下をさらに抑制することが可能となり、半導体装置６の高周波特性を向上させる。

シールドプレート６９は、ドレイン電極３０の上面３０ａの上に延在することにより、シールド効果を向上させ、ゲートドレイン間の寄生容量Ｃ_ｇｄをさらに低減する。

〔第３実施形態〕
図６は、第３実施形態に係る半導体装置８および９を表す模式断面図である。

図６（ａ）に表す半導体装置８は、半導体層１０と、半導体層１０の上に選択的に設けられた不純物ドープ層１５および１９と、ソース電極２０と、ドレイン電極３０と、ゲート電極４０と、を備える。そして、ソース電極２０およびドレイン層３０は、それぞれ不純物ドープ層１９および１５の上に設けられる。ゲート電極４０は、不純物ドープ層１５と不純物ドープ層１９との間の半導体層１０の上に設けられる。

半導体装置８は、ゲート電極４０とドレイン電極３０との間の半導体層１０と、不純物ドープ層１５のドレイン電極３０からゲート電極４０の方向に延在する部分１５ａと、を覆う絶縁膜１７をさらに備える。絶縁膜１７は、ゲート電極４０と、ゲート電極４０とソース電極２０との間の半導体層１０と、ソース電極２０からゲート電極４０の方向に延在する不純物ドープ層１９の一部と、を覆う。また、絶縁膜１７は、ソース電極２０およびドレイン電極３０の一部を覆い、それぞれの上面２０ａおよび３０ａに延在する。

絶縁膜１７の上には、シールドプレート８０が設けられる。シールドプレート８０は、不純物ドープ層１５の延在部分１５ａの上に設けられ、ドレイン電極３０の上に延在する。そして、シールドプレート８０のドレイン電極３０の上に延在する部分８０ａは、エアギャップ８３および絶縁膜１７を介してドレイン電極３０の上面３０ａに対向する。

本実施形態では、シールドプレート８０のドレイン電極３０の上面３０ａの上に延在する部分８０ａと、ドレイン電極３０と、の間にエアギャップ８３を介在させる。これにより、シールドプレート８０に電気的につながったソース電極２０と、ドレイン電極３０と、の間の寄生容量Ｃ_ｄｓを低減し、例えば、半導体装置８のゲインを大きくすることが可能となる。

一方、不純物ドープ層１５の延在部分１５ａは、シールドプレート８０によるゲート電極４０の直下の電界強度の低下を抑制する。そして、シールドプレート８０は、ゲート電極４０とドレイン電極３０との間の寄生容量Ｃ_ｇｓを低減する。結果として、延在部分１５ａの上に設けられたシールドプレート８０は、半導体装置８の高周波特性を向上させる。

図６（ｂ）に表す半導体装置９は、半導体層１０と、半導体層１０の上に設けられたソース電極２０、ドレイン電極３０およびゲート電極４０と、を備える。そして、半導体装置９は、ゲート電極４０とドレイン電極３０との間の半導体層１０を覆う絶縁膜１７をさらに備える。絶縁膜１７は、ゲート電極４０と、ゲート電極４０とソース電極２０との間の半導体層１０と、を覆う。また、絶縁膜１７は、ソース電極２０およびドレイン電極３０の一部を覆い、それぞれの上面２０ａおよび３０ａまで延在する。

絶縁膜１７の上には、シールドプレート８０が設けられる。シールドプレート８０は、半導体層１０の上からドレイン電極３０の上に延在する。そして、シールドプレート８０のドレイン電極３０の上に延在する部分８０ａは、エアギャップ８３および絶縁膜１７を介してドレイン電極３０の上面３０ａに対向する。

本実施形態のシールドプレート８０は、ドレイン電極３０の上面３０ａの上に延在する部分８０ａと、ドレイン電極３０と、の間にエアギャップ８３を介在させて設けられる。これにより、シールドプレート８０に電気的につながったソース電極２０と、ドレイン電極３０と、の間の寄生容量Ｃ_ｄｓを低減し、例えば、半導体装置９のゲインを大きくすることが可能となる。

図７（ａ）〜図７（ｄ）は、第３実施形態に係る半導体装置９の製造過程を表す模式断面図である。エアギャップ８３を有するシールドプレート８０の形成過程を表している。

例えば、図７（ａ）に表すように、ソース電極２０、ドレイン電極３０、ゲート電極４０および絶縁膜１７が設けられた半導体層１０の上に、第１のレジスト層（以下、レジスト層９１）を形成する。ゲート電極４０とドレイン電極３０との間において、レジスト層９１は、絶縁膜１７に連通する開口９１ａを有する。レジスト層９１は、例えば、１００℃以上の熱処理により硬化させる。

次に、図７（ｂ）に表すように、レジスト層９１の上に第２のレジスト層（以下、レジスト層９３）を形成する。レジスト層９３は、開口９３ａを有する。開口９３ａは、ゲート電極４０とドレイン電極３０との間において、レジスト層９１の開口９１ａにつながり絶縁膜１７に連通する。さらに、開口９３ａは、ドレイン電極３０の上面３０ａに広がり、その底面にレジスト層９１の一部９１ｂを露出させる。

次に、図７（ｃ）に表すように、レジスト層９３の上面９３ｂ、開口９１ａおよび開口９３ａの底面を覆う金属層９５を形成する。金属層９５は、例えば、真空蒸着法を用いて形成される。

次に、図７（ｄ）に表すように、例えば、ウェット処理を用いてレジスト層９１および９３を剥離することにより、レジスト層９３の上に形成された金属層９５を除去する。これにより、ゲート電極４０とドレイン電極３０との間において、絶縁膜１７に接するシールドプレート８０が形成される。シールドプレート８０の一部は、ドレイン電極３０の上に延在する。その延在部分８０ａと絶縁膜１７との間には、レジスト層９１が除去されたエアギャップ８３が形成される。
続いて、ソース配線２１、ドレイン配線３１等を形成し、半導体装置９を完成する。

図８は、第３実施形態に係る半導体装置の特性を表すチャートである。同図中に示す曲線ＥＢは、半導体装置９の出力側の反射損失Ｓ_２２である。また、曲線ＲＥは、シールドプレート８０を設けない半導体装置のＳ_２２である。

曲線ＥＢおよびＲＥは、共に容量性の反射損失を示している。そして、曲線ＥＢの容量成分は、曲線ＲＥの容量成分よりも大きい。このため、例えば、出力側を金属ワイヤを介して出力回路に接続する際に、曲線ＥＢの特性を有する半導体装置９の方がインピーダンス整合を取り易い。すなわち、ゲート電極４０とドレイン電極３０との間にシールドプレート８０を設けることにより、出力側のインピーダンス整合が取り易くなる。

以上、第１実施形態〜第２実施形態を例示して説明したが、実施形態はこれらに限られる訳ではない。例えば、上記のＦＥＴは、ショットキゲートを有するが、ＭＯＳ（Metal Oxide Semiconductor）構造などの絶縁性ゲートを用いても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

実施形態は、以下の態様も含む。
（付記１）
半導体層と、
前記半導体層の上に設けられたドレイン電極と、
前記ドレイン電極から離隔して前記半導体層の上に設けられたソース電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層上に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間の前記半導体層を覆う絶縁膜であって、前記ドレイン電極の上面に延在する絶縁膜と、
前記ゲート電極と前記ドレイン電極との間の前記半導体層の上から前記ドレイン電極の上に延在し、前記ドレイン電極の上面とエアギャップを介して対向するシールドプレートであって、前記ソース電極に電気的に接続されたシールドプレートと、
を備えた半導体装置。

１〜９・・・半導体装置、１０、７０・・・半導体層、１５、１９、６１、６３・・・不純物ドープ層、１５ａ、６１ａ、８０ａ・・・延在部分、１７・・・絶縁膜、２０・・・ソース電極、２０ａ、３０ａ・・・上面、２１・・・ソース配線、２５・・・ソースパッド、３０・・・ドレイン電極、３１・・・ドレイン配線、３５・・・ドレインパッド、４０・・・ゲート電極、４３・・・ゲート配線、４５・・・ゲートパッド、５０、５５、５７、６５、６７、６９、８０・・・シールドプレート、５３・・・接続部、７１・・・高抵抗層、７３・・・チャネル層、７５・・・バリア層、８３・・・エアギャップ、９１、９３・・・レジスト層、９１ａ、９３ａ・・・開口、９５・・・金属層

Claims

半導体層と、
前記半導体層の上に選択的に設けられた不純物ドープ層と、
前記不純物ドープ層の上に設けられたドレイン電極と、
前記ドレイン電極から離隔して前記半導体層の上に設けられたソース電極と、
前記ソース電極と前記ドレイン電極との間において、前記不純物ドープ層から離隔して設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に設けられ、前記半導体層と、前記不純物ドープ層の前記ドレイン電極からゲート電極の方向に延在する部分と、を覆う絶縁膜と、
前記絶縁膜の上に設けられ、前記ソース電極に電気的に接続されたシールドプレートであって、少なくともその一部が前記不純物ドープ層の前記延在部分の上に設けられたシールドプレートと、
を備えた半導体装置。
前記半導体層と前記ソース電極との間に設けられた別の不純物ドープ層をさらに備えた請求項１記載の半導体装置。
前記シールドプレートは、前記不純物ドープ層の上に設けられた請求項１または２に記載の半導体装置。
前記シールドプレートは、前記ドレイン電極から離隔した請求項１〜３のいずれか１つに記載の半導体装置。
前記シールドプレートは、前記ドレイン電極の上に延在し、エアギャップを介して前記ドレイン電極の上面に対向した請求項１記載の半導体装置。
前記絶縁膜は、前記ドレイン電極の上に延在し、
前記シールドプレートは、前記絶縁膜を介して前記ドレイン電極の上面を覆う請求項１記載の半導体装置。