JP2014038882A - 半導体記憶装置 - Google Patents

Abstract

【課題】微細化が可能で且つ高耐圧の半導体記憶装置を提供する。
【解決手段】半導体基板内に設けられ、データを格納する複数のメモリセルを直列接続したストリングを備えた記憶部と、ビット線スイッチ回路とを具備している。ビット線スイッチ回路は、記憶部の各メモリセルに対してデータの書き込み、および読み出しをすべく、ストリングの両端に接続された、ビット線及びソース線と、メモリセルの制御ゲートに接続されるワード線に接続される。そして、ビット線スイッチ回路のビット線に接続されるビット線配線が、高電位側のビット線配線ＢＬ_HVからなる高電位側配線部（第１配線部）Ｒ_HVと低電位側のビット線配線ＢＬ_LVからなる低電位側配線部（第２配線部）Ｒ_LVとに、分断部を介して配列され、この分断部に、電位を印加されないダミー線ＤＭを備えたダミー配線部（第３配線部）Ｒ_Dが配設される。
【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。

近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリが幾つか提案されている。

その１つとして、交互に積層した電極層と層間絶縁膜、およびこれらを貫通する円柱電極からなる大容量メモリＢｉＣＳ（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｍｅｍｏｒｙ）が提案されている。

特開２０１１− ６１０９１号公報 特開２００７−２７３８５１号公報 特開２００６−１９６７００号公報 特開平 １０−３０３３８９号公報

本実施形態は、微細化が可能で且つ高耐圧の半導体記憶装置を提供する。

本実施形態の半導体記憶装置は、半導体基板上に積層された複数のメモリセルを有する記憶部と、前記メモリセルに電気的に接続されるビット線と、前記メモリセルのデータを消去する消去動作に用いる電圧を生成する電圧生成部と、前記メモリセルのデータをセンスするセンスアンプと、ビット線スイッチ回路とを備えている。さらに、前記ビット線に接続される第１配線部(Ｒ_LV)と、前記センスアンプに接続される第２配線部(Ｒ_HV)とを備え、前記ビット線スイッチ回路は、前記第１配線部と前記電圧生成部との間の接続と、前記第１配線部と前記第２配線部との間の接続とを切り替える。そして、第１配線部(Ｒ_LV)は第１方向に延び、第２配線部(Ｒ_HV)は前記第１配線部に対して、前記第１方向と交差する第２方向にずれて配置されており、前記第２方向において前記第１配線部と前記第２配線部との間に開放状態の第３配線部(Ｒ_D)を備えている。

図１は、第１の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。 図２−１は、図１の要部拡大図である。 図２−２は、図２−１のＡ−Ａ断面を模式的に示す断面図である。 図２−３は、図２−１のＢ−Ｂ断面を模式的に示す断面図である。 図２−４は、図２−１のＣ−Ｃ断面を模式的に示す断面図である。 図３−１は、同実施形態の半導体記憶装置の概要図である。 図３−２は、同実施形態の半導体記憶装置の２ブロック分の概要説明図である。 図３−３は、同実施形態の半導体記憶装置の等価回路図である。 図３−４は、同実施形態の半導体記憶装置のビット線スイッチ回路の等価回路の概略を示す説明図である。 図４は、同実施形態の半導体記憶装置（ＢｉＣＳ−ＮＡＮＤフラッシュメモリ）の鳥瞰図である。 図５−１は、同実施形態の半導体記憶装置（ＢｉＣＳ−ＮＡＮＤフラッシュメモリ）のブロック（メモリセルアレイ）の一部を抽出した鳥瞰図である。 図５−２は、同実施形態の半導体記憶装置（ＢｉＣＳ−ＮＡＮＤフラッシュメモリ）のブロック内に設けられた１つのＮＡＮＤセルユニットの等価回路図である。 図６は、第２の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。 図７は、図６の要部拡大図である。 図８は、第３の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。 図９は、第３および第１の実施形態のビット線配線部の配列を模式的に示す比較図である。 図１０は、比較例の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。 図１１−１は、図１０の要部拡大図である。 図１１−２は、図１１−１のＡ−Ａ断面を模式的に示す断面図である。 図１１−３は、図１１−１のＢ−Ｂ断面を模式的に示す断面図である。 図１１−４は、図１１−１のＣ−Ｃ断面を模式的に示す断面図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図あるいは斜視図であっても、図面を見易くするためにハッチングを付す場合がある。

（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。図２−１は、図１の要部拡大図、図２−２は、図２−１のＡ−Ａ断面を模式的に示す断面図、図２−３は、図２−１のＢ−Ｂ断面を模式的に示す断面図、図２−４は、図２−１のＣ−Ｃ断面を模式的に示す断面図である。図３−１は、同実施形態の半導体記憶装置の概要図である。図３−２は、同実施形態の半導体記憶装置の２ブロック分の概要説明図、図３−３は、同実施形態の半導体記憶装置の等価回路図である。図３−４は、同実施形態の半導体記憶装置のビット線スイッチ回路の等価回路の概略を示す説明図である。なお、特に図２−１は、図１の矢印方向に拡大したもので、縦横の寸法比は実際のものとは異なる。また、断面図においては層間絶縁膜、ゲート絶縁膜などの絶縁膜を省略している。

本実施形態の半導体記憶装置は、３次元積層型のセルアレイを有する記憶部（１００）と、この記憶部（１００）を駆動するための駆動回路などの周辺回路部（２００）とを具備している（図３−１）。本実施形態の半導体記憶装置はこの周辺回路部（２００）のうちのビット線スイッチ回路（２１０）で切り替えられるビット線配線部の小型化をはかるものである。

セルアレイについては、後述するＢｉＣＳメモリで構成され、このセルアレイへのデータの格納、読み出しを、ビット線スイッチ回路２１０を含む周辺回路部２００によって行なう。３次元積層型のメモリセルの場合、トレンチに形成された縦型のメモリセルＭＬのチャネルが連結されてストリングＳＰを構成している。従ってストリングＳＰのチャネルに対し、直接電圧を印加することができない。このため、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｃａｇｅ）を利用して、ドレイン側に電荷電流を取り出すことで、データの消去を行なうという方法がとられる。つまり、ソース領域に接続されたソース線またはビット線に高電位を印加することで、ゲート電極ＧＣ下に形成されるチャネルに誘起電位を発生させて、ドレイン側に電荷電流を取り出すことで、データの消去を行なう。一方、データの読み出しに際しては、ビット線は、センスアンプに接続され、低電位が印加される。

このように、３次元積層型のメモリセル構造を用いた場合には、セルアレイからのデータの消去と、読み出しで高電位と低電位の２種の電位を印加する必要がある。本実施形態ではこの３次元積層型のメモリセル構造の記憶部に対し、高電位と低電位の２種の電位を印加する配線部（ビット線配線部Ｒ１）の配線構造を有する。図１に示すようにビット線配線部Ｒ１は、第１方向（図１のＤ１）に延びる第１配線部(Ｒ_LV)と、第１配線部に対して、第１方向と交差する第２方向（図１のＤ２）にずれて配置され、第１方向に延びる第２配線部(Ｒ_HV)と、第２方向において第１配線部と第２配線部との間に配置された開放状態の第３配線部(Ｒ_D)とを具備している。第１配線部(Ｒ_LV)はビット線に接続される。第１配線部(Ｒ_ｌV)はセンスアンプ２２０に接続される。そして、ビット線スイッチ回路２１０によって、ビット線と、第１配線部と第２配線部との間の接続とが切り替えられる。

以下、第１配線部(Ｒ_LV)は、低電位側配線部Ｒ_LV、第２配線部(Ｒ_HV)は、高電位側配線部Ｒ_HVと呼ぶことにする。そして第３配線部(Ｒ_D)をダミー配線部Ｒ_Dと呼ぶことにする。電圧生成部としての電源回路２３０はメモリセルのデータを消去する消去動作に用いる電圧を生成する。センスアンプ２２０は、メモリセルのデータをセンスする。ビット線スイッチ回路２１０は図１および図２−１において図示はしないが、これらビット線配線部Ｒ１の下層に存在する。

このように、周辺回路部２００は、多層の配線部を有しているが、これら配線部中に、ビット線スイッチ回路（２１０）を介して、ビット線ＢＬ（Ｄ１）に接続されるビット線配線部Ｒ１を有している。そして、図１および図２−１に示すように、ビット線配線部Ｒ１は、センスアンプ２２０に接続する低電位側配線部Ｒ_LVと、メモリセルＭＣに消去電圧を印加する高電位側配線部Ｒ_HVとに分離されている。そして、その間を分断部とし、開放状態のダミー配線部Ｒ_Dを配置し、低電位側配線部Ｒ_LVと、高電位側配線部Ｒ_HVとの実質的な間隔を確保している。カラムデコーダはワード線方向に同基本回路を周期的に配置する。本実施形態は、ビット線スイッチ回路（２１０）で切り替えられるビット線配線部Ｒ１の構成に特徴を有するものである。

また、このビット線配線部Ｒ１は、図１および図２−１に示すように、所定幅の分断部であるダミー配線部Ｒ_Dを介して、これらの配線の伸びる方向である第１の方向Ｄ１に対して、垂直な方向である第２の方向Ｄ２に、一定幅ずつずれるように配置される。図１および図２−１の上端と下端の低電位側配線部Ｒ_LVと高電位側配線部Ｒ_HV、ダミー配線部Ｒ_Dの位置のずれからもこのずれ幅の大きさが確認され、上端と下端の配線を比較するとここでは配線４本分ずれていることがわかる。ここでＡＡは、活性層（アクティブエリア）であり、半導体基板の表面に短冊状に形成される。そして、この上層に図示しないゲート絶縁膜を介してゲート電極配線ＧＣが形成されている。つまり、ビット線配線が、ダミー配線部Ｒ_Dを介して、ビット線配線部（低電位側配線部Ｒ_LVと高電位側配線部Ｒ_HV）の伸張する方向に対して、垂直な方向に、一定幅ずつずれるように配置されている。このため、実質的に、低電位側配線部Ｒ_LVと高電最上層配線であるＭ１位側配線部Ｒ_HVの配線端はそのずれ幅分だけ離れることになり、耐圧はその距離分高まることになる。

つまり、第１および第２配線部（低電位側配線部Ｒ_LV、高電位側配線部Ｒ_HV）は、図１および図２−１に示すように、端部が、平行線上にあるように、前記第１の方向Ｄ１に対して、所定の角度をなすように斜めに形成された分断部を介して、分断されている。そしてこれら第１および第２の配線部は第１の方向に対して垂直な方向である第２の方向Ｄ２に配線４本分ずれている。そして、このずれた領域で第１および第２配線部は、前記第１の方向に対して、所定の角度をなすように斜めに形成された分断部を介して、分断されている。このように、第１の方向に対して垂直な方向である第２の方向にずれており、このずれた領域に第３の配線部が配列されていることになる。

したがって、本実施形態の構成によれば、配線に要する占有面積を大幅に増大することなく、耐圧の向上をはかることができる。

さらに図２−２から図２−４に示すように、この上層に、第１層配線Ｍ０、第２層配線Ｍ１が順次積層され、この第２層配線Ｍ１がビット線配線部Ｒ１を構成している。図示されている最上層配線であるＭ１は上層側に位置する第２層配線であり、ビット線配線（ＢＬ_LV，ＢＬ_HVと、ダミー配線Ｍ１_DM）を構成している。このビット線配線部Ｒ１は記憶部１００を構成するメモリセルＭＣの下層部に設けられている。そしてビット線配線部（低電位側配線部Ｒ_LVと高電位側配線部Ｒ_HV）Ｒ１は、ビアＶ１を介して第１層配線Ｍ０を貫通し、活性層ＡＡに形成されたソース領域に、ソースコンタクトＣＳを介して接続されている。一方活性層ＡＡに形成されたドレイン領域はドレインコンタクトＤＳ、第１層配線Ｍ０を介してセレクトゲート線（図示せず）に接続される。

また、図３−１および図３−２に同実施形態の半導体記憶装置の概要説明図を示す。本実施形態の半導体記憶装置は、記憶部１００と周辺回路部２００とを具備している。記憶部１００は、半導体基板内に設けられ、データを格納する複数のメモリセルを直列接続したストリングＳＰを備える。周辺回路部２００は、記憶部１００の各メモリセルＭＣに対してデータの書き込み、および読み出しをすべく、ストリングＳＰの両端に接続された、ビット線及びソース線と、メモリセルＭＣの制御ゲートに接続されるワード線とを制御する。そして、周辺回路部（２００）のビット線スイッチ回路２１０が、メモリセルに消去電圧を印加する高電位側配線部Ｒ_HVと、センスアンプに接続される低電位側に接続される低電位側配線部Ｒ_LVとに接続されこれらの切り替えを行なう。

そして、周辺回路部２００は、メモリセルアレイの積層された記憶部１００と、この上層にビット線配線に接続されたビット線の上位配線である上位ビット線ＢＬＵが配列されており、メモリセルアレイの下層にカラムデコーダ２０を備えている。またセルアレイ直下にあるカラムデコーダ２０の外側には、コントロールゲート接続部（ＣＧ＿Ｈｏｏｋ Ｕｐ）３１を介してロウデコーダ３０が接続されている。

周辺回路部２００のうち、ビット線スイッチ回路２１０に接続されるビット線配線Ｍ１_BLは、上位配線である上位ビット線ＢＬＵを介してセルアレイに接続されたビット線ＢＬ（Ｄ１）に接続される。そしてストリングＳＰに対して、低電位側のビット線配線ＢＬ_LV（低電位側配線部Ｒ_LV）と、高電位側のビット線配線ＢＬ_HV（高電位側配線部Ｒ_HV）との接続切替を行なうことで、データの書き込み、および読み出しを行なう。低電位側のビット線配線ＢＬ_LVは第１配線部を構成し、高電位側のビット線配線ＢＬ_HVは第２配線部を構成する。ストリングＳＰは、メモリセルＭＣの積層構造体で構成される。ここでは、２本の積層構造体の底部がバックゲートＢＧで接続され、Ｕ字状のストリングＳＰを構成している。ビット線スイッチ回路２１０は、活性層ＡＡをソースドレインとしたＦＥＴなどのスイッチングトランジスタを具備し、第１層配線Ｍ０に対し、ビアＶ１を介して第２層配線Ｍ１（ビット線配線）に接続されている。

また、図３−３に示すように、周辺回路部２００は、ビット線スイッチ回路２１０と、センスアンプ２２０と、電源回路２３０とを有している。２０２はビット線接続部であり、記憶部１００上を走行するビット線配線部Ｒ１と、周辺回路部２００との接続部であり、ビアＶ１を介して最上層配線Ｍ１に接続されている。ビット線スイッチ回路２１０は、ビット線配線のうち、各セルアレイに接続されるビット線ＢＬ_cを、センスアンプ２２０に接続されるビット線配線ＢＬ_s（ＢＬ_LV）と、消去電圧となる高電位線（図示せず）に接続されるビット線配線ＢＬ_V（ＢＬ_HV）とに切り替え可能に構成されている。

さらにセンスアンプ２２０は、増幅回路２２１と、フリップフロップからなるラッチ回路２２２とで構成され、増幅回路２２１で増幅したそれぞれのデータをフリップフロップで一時保存できるように構成されている。センスアンプ２２０は、メモリセルアレイの下側に配されている。

そして図３−４にビット線スイッチ回路２１０の等価回路の概略を示すように、ビット線スイッチ回路２１０はそれぞれ２つのトランジスタを有している。そしてこの２つのトランジスタによってビット線ＢＬが低電位側ビット線配線ＢＬ_LVとまたは高電位側ビット線配線ＢＬ_HVに接続される。センスアンプ２２０に接続される低電位側ビット線配線ＢＬ_LVと、消去電圧となる高電位線Ｖ_ERAに接続される高電位側ビット線配線ＢＬ_HVとは隣接している。この高電位線Ｖ_ERAは電源回路（電圧生成部）２３０に接続されており、消去時には、図３−４のビット線スイッチ回路２１０では、内側のトランジスタがオンし、ビット線ＢＬが高電位線Ｖ_ERAに接続される。この例では、読み出し、書き込みの際には、内側のトランジスタはオフし、外側のトランジスタがオンし、ビット線ＢＬが高電位側ビット線配線ＢＬ_HVを介して低電位側ビット線配線ＢＬ_LVに接続され、ビット線ＢＬはセンスアンプ２２０に接続されることになる。

次に、この半導体記憶装置の耐圧とダミー配線部の配置について考察する。隣接配線の単位間隔あたりの耐圧をＶ₀としたとき、この分断部であるダミー配線部Ｒ_Dにおける１本のビット線配線間の幅ｄは、以下の式を満たすように形成するのが望ましい。ここでは幅ｄは配線の中心から中心までの距離をいうものとする。
ΔＶ／（ｎ＋１）≦ｄ・Ｖ₀
ΔＶ：高電位側配線部と低電位側配線部の最大電位差
ここで、ｎは、高電位配線と低電位配線とからなるビット線配線の配線対の数である。このとき分断部Ｒ_Dであるダミー配線部の幅は（ｎ＋１）・ｄとなる。例えば、高電位側配線と低電位側配線の電位差が２０Ｖ、ある定められたスペースでの配線間の耐圧を５Ｖとした場合には、ダミー線はｎ＝３本追加すればよいことになる。

また、低電位側配線部Ｒ_LVと高電位側配線部Ｒ_HVとからなるビット線配線部の配線と、ダミー配線部Ｒ_Dの配線は、互いに同一幅とする。これにより、配線のレイアウトが簡単であり、リソグラフィーの精度も向上する。

さらにまた、センスアンプに接続する低電位側配線部Ｒ_LVと、セルに消去電圧を印加する高電位側配線部Ｒ_HVとの間に電位を印加されない（開放状態の）ダミー配線部Ｒ_Dを配置する。つまり、低電位側配線部Ｒ_LVと、高電位側配線部Ｒ_HVとの間の領域を完全に分断し、その間にフローティング状態のダミー線を同幅/スペースで配置する。これにより、消去時の耐圧問題を解消することが可能である。例えば４本のダミー線が入った場合、配線間容量によって等電位差に充電されていくが、配線間電位差は５Ｖ程度になるので耐圧的に問題はない。また、コンタクト‐隣接配線間も同様に解決できる。

これに対し、比較のために図１０および図１１−１〜１１−４に、比較例のビット線配線、ダミー線の詳細レイアウトと概略図をそれぞれ示す。図１０は、比較例の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部の配線の配列を模式的に示す平面図である。図１１−１は、図１０の要部拡大図、図１１−２は、図１１−１のＡ−Ａ断面を模式的に示す断面図、図１１−３は、図１１−１のＢ−Ｂ断面を模式的に示す断面図、図１１−４は、図１１−１のＣ−Ｃ断面を模式的に示す断面図である。本実施形態１の３次元積層型半導体メモリを示す図１および図２−１〜２−４は、この図１０および図１１−１〜１１−４に対応する。比較例では、センスアンプ(ＳＡ:図示せず)に接続する低電圧側のビット線配線ＢＬ_LVとセルに消去電圧を印加するための高電圧側のビット線配線ＢＬ_HVとの間に１本のダミー線Ｄを追加する構造となっている。しかし、この構造ではダミー線Ｄを含めたビット線配線ＢＬ_HV,ＢＬ_LV間に大きな電圧差(例えば２０Ｖ以上)が生じてしまうため、耐圧が持たないという欠点がある。図１１−４は図１１−１中の破線で囲った領域の近傍を示す図であるが、ビット線配線ＢＬ_HVとＢＬ_LVとが隣接している箇所もある。

また、上位層あるいは下位層に接続するために配置されているビット線配線上のビアＶ１に関しても、同様に耐圧問題が生じる。例えば図１１−４に示すように下位層に接続するために配置されているビット線配線ＢＬ_HV，ＢＬ_LV上のビアＶ１は、隣接して、高電位側のビット線配線ＢＬ_HV下のビアＶ１と低電位側のビット線配線ＢＬ_LV下のビアＶ１とが隣接している。さらに、ダミー線Ｄに隣り合うビット線配線の切断箇所に起因し、ダミー線自体の切断にも制限が存在することも問題である。

以上のように、本実施形態に係る半導体記憶装置は、高電位側のビット線配線ＢＬ_HVと低電位側のビット線配線ＢＬ_LVとを完全に分断し、その間に位置する分断部を構成するダミー配線部Ｒ_Dにフローティング状態のダミー線ＤＭを同幅/スペースで配置している。これにより、消去時の耐圧問題を解消することが可能である。本実施形態の効果は、図１、図２−１〜図２−４と、図１０、図１１−１〜図１１−４との比較からも明らかである。例えば本実施形態の構成のように１６本のダミー線が入った場合、消去時に２０Ｖの電圧を印加すると、配線間容量によって等電位差に充電されていくが、配線間電位差は１．２５Ｖ程度になるので耐圧的に極めて優れた構成となっている。

また、コンタクト−隣接配線間も同様に解決できる。また、４本のダミー線を挿入した場合においても、消去時に２０Ｖの電圧を印加すると、配線間容量によって等電位差に充電されていくが、配線間電位差は５Ｖ程度になるので耐圧的に問題はない。また、この場合もコンタクト‐隣接配線間も同様に解決できる。

また、本実施形態に係る３次元積層型半導体メモリでは、ビット線配線はミラー化され、対称構造をなすように配列されている。これは必須ではないが、ミラー化しない場合には、高電位側のビット線配線ＢＬ_HVと低電位側のビット線配線ＢＬ_LVとが接する境界が増える。このため、その分、余分なダミー線ＤＭを必要本数分挿入する必要が生じるという不都合がある。このため、面積効率という観点からみると、ビット線配線部はミラー化するのが良い。

次に、本発明の実施形態に係る３次元積層型半導体メモリを構成するＢｉＣＳメモリからなる記憶部１００の構成について説明する。

図４は、本実施形態のＢｉＣＳ−ＮＡＮＤフラッシュメモリの鳥瞰図を示している。図５−１は、図４のブロック（メモリセルアレイ）の一部を抽出した鳥瞰図である。又、図５−２は、ブロック内に設けられた１つのＮＡＮＤセルユニットの等価回路図を示している。

記憶部１００は、半導体基板１０と、半導体基板１０上に互いに絶縁されて積層される３以上の導電層とを備え、前記３以上の導電層を突き抜けて、下端が前記半導体基板１０側に位置する複数の半導体柱からなるストリングＳＰを具備している。そしてこのストリングＳＰの各々に複数のメモリセルＭＣが設けられる。そして、複数のビット線ＢＬ、複数のビット線側のセレクトゲート線ＳＧＤと、ワード線ＷＬとを有する。複数のビット線ＢＬは、３以上の導電層上にこれらとは絶縁されて配置され、第１の方向に延びる。また、複数のビット線側のセレクトゲート線ＳＧＤは、３以上の導電層のうち最上層の導電層からなり、前記第１の方向と直交する第２の方向に延びる。コントロールゲート線としてのワード線ＷＬは、３以上の導電層のうち前記最上層を除いた導電層からなる。

そして、前述したように、ビット線スイッチ回路（図３−３の２１０）を構成する周辺回路部２００は、前記複数のビット線ＢＬの各々に接続される複数の読み出し回路を備え、前記読み出し回路にデータを読み出す。読み出し回路へのデータの読み出しは、前記複数のメモリセルのうち、同じビット線側のセレクトゲート線ＳＧＤを共通に用いている複数のメモリセルを、１つの読み出し単位として、行なわれる。

ＢｉＣＳ−ＮＡＮＤフラッシュメモリからなる記憶部１００は、例えば、各々が消去の一単位となる複数のブロックから構成される。図５−２では、２つのブロックについて図示する。

最上層を除く残りの５つの導電層は、１つのブロック内でそれぞれプレート状に形成される。また、最上層を除く残りの５つの導電層のｘ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。５つの導電層のうちの１層は、ソース線側のセレクトゲート線（第２セレクトゲート線）ＳＧＳとなり、このＳＧＳを構成する層及び最上層を除く残りの４つの導電層は、ワード線ＷＬとなる。

最上層は、ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロック内には、例えば、６本の導電線が配置される。例えば、最上層の６本の導電線は、ビット線側のセレクトゲート線（第１セレクトゲート線）ＳＧＤとなる。

そして、ＮＡＮＤセルユニットを構成するための複数の活性層（アクティブエリア）ＡＡは、複数の導電層を突き抜けてバックゲートＢＧに達するように、ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。

複数の活性層ＡＡの上端は、ｙ方向に延びる複数のビット線ＢＬに接続される。また、ソース線側のセレクトゲート線ＳＧＳは、コンタクトプラグＰ_ＳＧＳを介して、ｘ方向に延びる引き出し線ＳＧＳ・Ｍ１に接続され、ワード線ＷＬは、それぞれ、コンタクトプラグＰ_ＷＬを介して、ｘ方向に延びる引き出し線ＷＬ・Ｍ１に接続される。

さらに、ビット線側のセレクトゲート線ＳＧＤは、それぞれ、コンタクトプラグＰ_SGDを介して、ｘ方向に延びる引き出し線ＳＧＤ・Ｍ１に接続される。

複数のビット線ＢＬ及び引き出し線ＳＧＳ・Ｍ１は、例えば、金属から構成される。

図４及び図５−２に示す構造のＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいては、例えば、導電性ポリシリコンから構成される３以上の導電層が積層される（本例では６層構造）。そして、複数のＵ字状の活性層（アクティブエリア）ＵＡＡが、積層された複数の導電層を突き抜け、Ｕ字状の活性層ＵＡＡとワード線ＷＬを構成する導電層との交差箇所に、メモリセルＭＣが形成される。図４及び図５−２に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリは、積層された導電層のうち最下層の導電層はプレート状に形成されているが、最下層を除いた他の導電層は、ライン状に形成されている。尚、図４に示すように、積層されている導電層のｘ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。

図４〜図５−２に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、複数の活性層ＵＡＡは、例えば、ｘ方向から見た形状が、Ｕ字状の形状になっている。図５−１に示すように、このＵ字状の活性層ＵＡＡは、柱状に形成された２つの半導体柱からなるストリングＳＰの下端が、連結部ＪＰによって接続された構造になっている。

これに伴って、ソース線ＳＬは、Ｕ字状の活性層ＵＡＡの上端側に設けられたドレイン側のセレクトゲート線ＳＧＤよりも上層に設けられる。より具体的には、ビット線ＢＬが設けられた層とドレイン側のセレクトゲート線ＳＧＤが設けられた層との間の層に設けられている。ソース線ＳＬは、ｘ方向に延在し、１つのＵ字状の活性層ＵＡＡを構成する２つの半導体柱のうち、一方の半導体柱に接続される。そして、１つのソース線ＳＬは、ｙ方向に隣接している２つのＮＡＮＤセルユニットＮＡＮＤで共有される。

また、ソース線側のセレクトゲート線ＳＧＳは、例えば、ビット線側のセレクトゲート線ＳＧＤと同じ導電層から構成され、ｘ方向に延びるライン状の導電線となっている。

また、図４および図５−２に示す例において、ワード線ＷＬは、ｘ方向に延びるライン状の導電線となっている。

このように、図４に示すＢｉＣＳ−ＮＡＮＤフラッシュメモリにおいて、１つのＮＡＮＤセルユニットＮＡＮＤは２つの半導体柱からなるストリングＳＰを含むため、図５−１および図５−２に示すように、１つのＮＡＮＤセルユニットが有するメモリセルの個数が多くなる（本例では８個）。尚、１つの半導体柱ＳＰには、４個のメモリセルＭＣが設けられている。

尚、図５−１及び図５−２に示すように、連結部ＪＰは、バックゲートトランジスタＢＧＴｒを経由して、バックゲートＢＧに接続されてもよい。バックゲートＢＧとなる導電層は、ワード線となる導電層よりも下層に位置し、バックゲートＢＧは、例えば、半導体基板１０上に２次元的に広がるプレート状をなすように形成されている。バックゲートトランジスタＢＧＴｒは、連結部ＪＰとプレート状のバックゲートＢＧとの交差箇所に設けられ、例えば、メモリセルＭＣと同じ構造を有する。尚、本例のように、バックゲートＢＧが設けられた構造である場合には、連結部ＪＰは、例えば、半導体基板１０とは電気的に接続されていない。

また、ＢｉＣＳメモリのメモリセル構造については、電荷蓄積層が絶縁体（例えば、窒化物）から構成されるいわゆるＭＯＮＯＳ型やＭＮＯＳ型が有効であると考えられているが、本発明の例は、これに限られず、電荷蓄積層が導電性ポリシリコンから構成されるフローティングゲート型に適用することも可能である。

さらに、１つのメモリセルに記憶させるデータ値については、２値であってもよいし、３値以上の多値(multi-level)であってもよい。

（第２の実施形態）
次に第２の実施形態について説明する。図６は、第２の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部の配列を模式的に示す平面図である。図７は、図６の要部拡大図である。なお、特に図７は、矢印方向に、図６を拡大したもので、縦横の寸法比は実際のものとは異なる。

第２の実施形態の半導体記憶装置は、第１の実施形態の構成に加えさらに、ビット線スイッチ回路のビット線配線部のダミー配線部Ｒ_Dのダミー線ＤＭを切断部Ｄ_iで分割したことを特徴とするものである。他部の構成については前記第１の実施形態の半導体記憶装置と同様であるため、ここでは説明を省略するが、同一部位には同一符号を付す。また記憶部の構成については前記第１の実施形態と同様である。

この構成によれば、ダミー線ＤＭ自体を切断部Ｄ_iで分割しているため、ダミー線ＤＭに充電される総電荷を減らすことができる。また、ダミー線ＤＭの切断には自由度があり、リソグラフィー的にやさしいパターンの形成が可能である。リソグラフィーを考慮して、ダミー線ＤＭの切断箇所はずらしている。

また、ダミー配線部Ｒ_Dのダミー線ＤＭは、高電位側のビット線配線ＢＬ_HVと低電位側のビット線配線ＢＬ_LVとからなるビット線配線部と互いに平行となるように同一方向に伸張し、切断部Ｄ_iを介して切断され、不連続となっている。

このように、本実施形態では、ダミー配線部Ｒ_Dに充電される総電荷を減らすために、ダミー線ＤＭを分割している。ダミー配線部Ｒ_Dの切断には自由度があり、リソグラフィー的にやさしいパターンの形成が可能である。リソグラフィーを考慮して、ダミー配線部Ｒ_Dの切断部Ｄ_iの場所はずらしている。

なお、本実施形態においてダミー配線部Ｒ_Dは、ビット線配線部を構成する配線と同一幅かつ同一間隔で形成したが、ダミー配線部Ｒ_Dは、ビット線配線部を構成する配線よりも、大きな間隔を有するパターンで形成してもよい。これにより、パターン精度の向上をはかることができる。

（第３の実施形態）
図８は、第３の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部Ｒ２の配列を模式的に示す平面図である。図９は、サイズの比較例を示す図である。本実施形態では実施形態１の構成に、耐圧を満たすために必要となる最小のダミー線を挿入し、より短いピッチでのレイアウトを可能としたものである。

図９は、図１に示した第１の実施形態のビット線配線部Ｒ１と本実施形態のビット線配線部Ｒ２との配線の配列を模式的に示す比較図である。第１の実施形態では１６本のダミー線を挿入したが、本実施形態では耐圧の実績に基づいて、８本のみを挿入した。例えば、第１の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部Ｒ１では、カラム基本回路の幅は対象とするビット線の配線幅/スペースの組の２倍に相当する幅をもっているため、第１の実施形態のレイアウトで十分である。

これに対し、図９の比較から、第３の実施形態の半導体記憶装置を適用した３次元積層型半導体メモリのビット線配線部Ｒ２では、カラム基本回路幅が短い場合に有効であることがわかる。また、耐圧を基準にしてダミー線の数を決めるようにしてもよい。例えばダミー線１本のある定められたスペースにおける耐圧Ｖ₀が５Ｖである場合、高電位側配線部Ｒ_HVと低電位側配線部Ｒ_LVの電位差ΔＶが２０Ｖであるとき、ΔＶ／Ｖ₀≦（ｎ＋１）から、３≦ｎとなり、３本のダミー線を設ければよい。

なお、ビット線スイッチ回路２１０の構成については、本実施の形態の例に限定されるものではなく、高電位側ビット線配線ＢＬ_HVと低電位側ビット線配線ＢＬ_LVとが並置される回路構成となる半導体記憶装置のビット線スイッチ回路全般に適用可能であることはいうまでもない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Ｒ_HV 高電位側配線部、Ｒ_LV 低電位側配線部、Ｒ_D ダミー配線部（ビット線配線の分断部）、Ｒ１，Ｒ２ ビット線配線部、１０ 半導体基板、２０ カラムデコーダ、３０ ロウデコーダ、３１ コントロールゲート接続部、１００ 記憶部、２００ 周辺回路部、２０２ ビット線接続部、２１０ ビット線スイッチ回路、２２０ センスアンプ、２２１ 増幅回路、２２２ ラッチ回路、２３０ 電源回路、ＡＡ 活性層、ＵＡＡ Ｕ字状の活性層、ＳＰ ストリング（半導体柱）、Ｄ，ＤＭ ダミー線、Ｄ_i 切断部。

Claims (5)

1. 半導体基板上に積層された複数のメモリセルを有する記憶部と、
   前記メモリセルに電気的に接続されるビット線と、
   前記メモリセルのデータを消去する消去動作に用いる電圧を生成する電圧生成部と、
   前記メモリセルのデータをセンスするセンスアンプと、
   前記ビット線と、前記電圧生成部および前記センスアンプとの間の接続を切り替えるビット線スイッチ回路とを備え、
   前記ビット線スイッチ回路は、第１方向に延びる第１配線部(Ｒ_LV)と、
   前記第１配線部に対して、前記第１方向と交差する第２方向にずれて配置され、前記センスアンプに接続され、前記第１方向に延びる第２配線部(Ｒ_HV)と、
   前記第２方向において前記第１配線部と前記第２配線部との間に配置された開放状態の第３配線部(Ｒ_D)と、
   を備え、
   前記第１および第２配線部は、端部が、互いに平行線上にあるように、前記第１の方向に対して、所定の角度をなすように斜めに形成された分断部を介して、分断されており、
   前記第１の方向に対して垂直な方向である第２の方向にずれており、このずれた領域に第３の配線部が配列された同一長さの配線からなる第３の配線部が配列され、
   前記第３の配線部は、前記第１の方向と同一方向に伸張し、切断部を介して切断されており、
   前記第１および第２の配線部の間に形成される前記第３の配線部の配線の本数は、耐圧に基づいて決定された値である半導体記憶装置。
2. 半導体基板上に積層された複数のメモリセルを有する記憶部と、
   前記メモリセルに電気的に接続されるビット線と、
   前記メモリセルのデータを消去する消去動作に用いる電圧を生成する電圧生成部と、
   前記メモリセルのデータをセンスするセンスアンプと、
   前記ビット線と、前記電圧生成部および前記センスアンプとの間の接続を切り替えるビット線スイッチ回路とを備え、
   前記ビット線スイッチ回路は、
   第１方向に延びる第１配線部(Ｒ_LV)と、
   前記第１配線部に対して、前記第１方向と交差する第２方向にずれて配置され、前記第１方向に延びる第２配線部(Ｒ_HV)と、
   前記第２方向において前記第１配線部と前記第２配線部との間に配置された開放状態の第３配線部(Ｒ_D)と、
   を備える半導体記憶装置。
3. 前記第１および第２配線部は、端部が、互いに平行線上にあるように、前記第１の方向に対して、所定の角度をなすように斜めに形成された分断部を介して、分断され、
   前記第１の方向に対して垂直な方向である第２の方向にずれており、
   このずれた領域に第３の配線部が配列された請求項２に記載の半導体記憶装置。
4. 前記第３の配線部は、前記第１の方向と同一方向に伸張し、切断部を介して切断された請求項３に記載の半導体記憶装置。
5. 前記第１および第２の配線部の間に形成される前記第３の配線部の配線の本数は、耐圧に基づいて決定された値である請求項２〜４のいずれか１項に記載の半導体記憶装置。

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