JP2014022990A - Ａｄ変換回路 - Google Patents

Abstract

【課題】体格の増大、及び、製造コストの増大が抑制されたＡＤ変換回路を提供する。
【解決手段】複数の入力信号の中から、１つの入力信号を選択して出力するマルチプレクサ（１０）と、該マルチプレクサから出力される信号を蓄電するサンプリングコンデンサ（４０）と、を有するＡＤ変換回路であって、マルチプレクサは、同電位の信号線が接続される入力端子群（１２）を有し、入力端子群を構成する複数の入力端子（１１）を順次選択する。
【選択図】図１

Description

本発明は、複数の入力信号の中から、１つの入力信号を選択して出力するマルチプレクサと、該マルチプレクサから出力される信号を蓄電するサンプリングコンデンサと、を有するＡＤ変換回路に関するものである。

従来、例えば非特許文献１に示されるように、アナログ入力をデジタル値に変換するＡ／Ｄ変換回路が提案されている。この従来文献には、Ａ／Ｄコンバータの入力端子の入力インピーダンスについて、以下の記載がある。すなわち、Ａ／Ｄコンバータでは、サンプリング時間内に内部のサンプリング・コンデンサに充電してサンプリングを行う際、十分なサンプリングを行うためには、入力端子とグランドの間にコンデンサを付けることを推奨する、という記載がある。

ＲＬ７８／Ｇ１２ ユーザーズマニュアル ハードウェア編

上記したように、非特許文献１に示されるＡ／Ｄ変換回路では、十分なサンプリングを行うために、入力端子とグランドの間にコンデンサを付ける構成とする。この場合、Ａ／Ｄコンバータは複数の入力端子を有するので、これら各入力端子にコンデンサを取り付けることとなる。これでは、Ａ／Ｄ変換回路の体格の増大、及び、製造コストの増大が懸念される。

そこで、本発明は上記問題点に鑑み、体格の増大、及び、製造コストの増大が抑制されたＡＤ変換回路を提供することを目的とする。

上記した目的を達成するために、本発明は、複数の入力信号の中から、１つの入力信号を選択して出力するマルチプレクサ（１０）と、該マルチプレクサから出力される信号を蓄電するサンプリングコンデンサ（４０）と、を有するＡＤ変換回路であって、マルチプレクサは、同電位の信号線が接続される入力端子群（１２）を有し、入力端子群を構成する複数の入力端子（１１）を順次選択することを特徴とする。

このように本発明によれば、同電位の信号線が接続される入力端子群（１２）を構成する複数の入力端子（１１）が順次選択されることで、サンプリングコンデンサ（４０）に電荷が順次蓄積される。したがって、入力端子（１１）側のインピーダンスが高い場合であっても、入力信号のサンプリングコンデンサ（４０）への十分な逐電時間が確保される。このように、本発明の場合、各入力端子（１１）にコンデンサを設けなくとも、入力信号のサンプリングコンデンサ（４０）への十分な逐電時間が確保される（十分なサンプリングが行われる）ので、ＡＤ変換回路（１００）の体格の増大、及び、製造コストの増大が抑制される。

第１実施形態に係るＡＤ変換回路の概略構成を示すブロック図である。 図１に示すアナログ信号源の具体例である。 図１に示すアナログ信号源の具体例である。 図１に示すアナログ信号源の具体例である。 図１に示すアナログ信号源の具体例である。 サンプルコンデンサの蓄電状態を説明するためのグラフ図である。 図１に示す記憶部に記憶されたデータを説明するための概念図である。 ＡＤ変換の動作を説明するためのフローチャートである。 ＡＤ変換の動作を説明するためのフローチャートである。 ＡＤ変換の動作の変形例を説明するためのフローチャートである。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１〜図９に基づいて、本実施形態に係るＡＤ変換回路を説明する。図１に示すように、ＡＤ変換回路１００は、要部として、マルチプレクサ１０と、スイッチ部３０と、サンプリングコンデンサ４０と、変換部５０と、記憶部６０と、制御部７０と、を有する。マルチプレクサ１０は複数の入力端子１１を有し、この複数の入力端子１１の幾つかがアナログ信号源９０に接続される。

アナログ信号源９０からはアナログ信号が出力され、このアナログ信号が、アナログ信号源９０に接続された複数の入力端子１１に入力される。マルチプレクサ１０は、入力される複数の入力信号の中から１つの入力信号を順次選択して、後段に位置するサンプリングコンデンサ４０へと、スイッチ部３０を介して出力する。スイッチ部３０がｏｆｆ状態の場合、マルチプレクサ１０の出力信号は、サンプリングコンデンサ４０に入力されないが、スイッチ部３０がｏｎ状態の場合、マルチプレクサ１０の出力信号は、サンプリングコンデンサ４０に入力される。この出力信号の入力により、サンプリングコンデンサ４０に電荷が蓄積され、その蓄電量に応じた電圧がサンプリングコンデンサ４０に生じる。このサンプリングコンデンサ４０で生じたアナログ電圧が変換部５０に入力され、変換部５０にてデジタル信号に変換される。このデジタル信号は、記憶部６０に記憶され、その記憶されたデジタル信号が、制御部７０によって選択され、選択されたデジタル信号が外部に出力される。

マルチプレクサ１０は、同電位の信号線が接続される入力端子群１２を複数有し、１つの入力端子群１２を構成する複数の入力端子１１を順次選択するものである。マルチプレクサ１０は、選択した入力端子１１と自身の出力端子１３とを電気的に接続することで、その選択した入力端子１１に入力される入力信号を出力する。本実施形態に係るマルチプレクサ１０は、ｍ，ｎを２以上の整数とすると、ｍ個の入力端子群１２を有し、各入力端子群１２は、ｎ個の入力端子１１を有する。ｘを１以上ｍ以下の整数とすると、図１に示すように、第ｘ入力端子群１２を構成するｎ個の入力端子１１が、アナログ信号源９０に接続されている。以下においては、複数の入力端子郡１２の内、アナログ信号源９０に接続された第ｘ入力端子群１２だけを主な説明の対象とする。

ところで、マルチプレクサ１０に接続されたアナログ信号源９０はインピーダンスが高いものである。このようなアナログ信号源９０としては、例えば、図２〜図５に示す構成が考えられる。すなわち、図２に示すように、アナログ信号源９０が、バッテリー電源とグランドとの間に直列接続された２つの抵抗９１ａ，９１ｂを有する構成が考えられる。図３に示すように、アナログ信号源９０が、電源とグランドとの間に直列接続された２つの抵抗９２ａ，９２ｂと、２つの抵抗９２ａ，９２ｂの中点とグランドとの間に接続されたサーミスタ９２ｃと、を有する構成が考えられる。また、図４に示すように、アナログ信号源９０が、電源からグランド向かって順次直列接続された抵抗９３ａとホール素子９３ｂを有する構成が考えられる。更に、図５に示すように、アナログ信号源９０が、オペアンプ９４ａと、オペアンプ９４ａの出力端子と電源との間に設けられた抵抗９４ｂと、を有する構成が考えられる。図２に示す構成の場合、抵抗９１ａ，９１ｂの中点が第ｘ入力端子群１２に接続され、図３に示す構成の場合、抵抗９２ａ，９２ｂの中点が第ｘ入力端子群１２に接続される。また、図４に示す構成の場合、抵抗９３ａとホール素子９３ｂの中点が第ｘ入力端子群１２に接続され、図５に示す構成の場合、オペアンプ９４ａの出力端子と抵抗９４ｂの中点が第ｘ入力端子群１２に接続される。

スイッチ部３０は、制御信号に含まれるパルスの入力によってｏｎ状態となるものである。制御信号は、パルス周期がＴ１，パルス幅がτ１のパルス信号である。このパルス幅τ１が、スイッチ部３０がｏｎ状態となっている時間であり、その長さは、マルチプレクサ１０が１つの入力端子１１を自身の出力端子１３に接続している時間以下に設定されている。

サンプリングコンデンサ４０は、マルチプレクサ１０が第ｘ入力端子郡１２を順次選択し、それに伴って、スイッチ部３０がｏｎ状態となる度に、スイッチ部３０を介してマルチプレクサ１０から出力されるアナログ信号を順次逐電するものである。図６に示すように、時間τ１の間、すなわち、スイッチ部３０がｏｎ状態となり、スイッチ部３０を介してサンプリングコンデンサ４０がマルチプレクサ１０と電気的に接続されている時間の間、サンプリングコンデンサ４０に電荷が蓄積され、その両端電圧（以下、入力アナログ信号と示す）が上昇する。なお、図６に示す破線曲線は、サンプリングコンデンサ４０の理想的な蓄電曲線を示している。

変換部５０は、マルチプレクサ１０が第ｘ入力端子群１２を構成する入力端子１１を順次選択した際に、マルチプレクサ１０から順次出力されて、サンプリングコンデンサ４０に順次蓄電される信号（入力アナログ信号）をデジタル信号に変換するものである。すなわち、変換部５０は、図６に示す時間ｔ１１〜ｔ１２の間、ｔ２１〜ｔ２２の間、・・・ｔｍ１〜ｔｍ２の間での入力アナログ信号をデジタル信号に変換するものである。これらの時間幅は全て同一で、τ２となっている。ちなみに、上記した制御信号のパルス周期Ｔ１は、時間τ１とτ２の和に等しくなっている。

本実施形態に係る変換部５０は、逐次変換形のＡＤ変換機であり、コンパレータ５１と、逐次比較部５２と、ＤＡ変換機５３と、を有する。コンパレータ５１は、反転入力端子と非反転入力端子とを有し、これら２つの入力端子に入力される信号の大小関係に応じて、Ｈｉ信号、若しくは、Ｌｏ信号を出力するものである。逐次比較部５２は、逐次、電圧レベルの高くなる逐次比較デジタル信号を出力しつつ、コンパレータ５１からＨｉ信号が入力された際の逐次比較デジタル信号を外部に出力するものである。ＤＡ変換機５３は、逐次比較デジタル信号をアナログ信号に変換し、変換した逐次比較アナログ信号をコンパレータ５１に入力するものである。

図１に示すように、コンパレータ５１の反転入力端子にサンプリングコンデンサ４０の一端が接続され、非反転入力端子にＤＡ変換機５３が接続されている。これにより、コンパレータ５１の反転入力端子に入力アナログ信号が入力され、非反転入力端子に逐次比較アナログ信号が入力される。上記したように、逐次比較デジタル信号（逐次比較アナログ信号）は、逐次、電圧レベルが高くなる。したがって、逐次比較アナログ信号がコンパレータ５１に入力され始めたころ、逐次比較アナログ信号の電圧レベルが入力アナログ信号よりも電圧レベルが低かったとしても、やがて、その大小関係が逆転する。逐次比較アナログ信号の電圧レベルが入力アナログ信号よりも電圧レベルが低い場合、コンパレータ５１からＬｏ信号が出力される。しかしながら、逐次比較アナログ信号の電圧レベルが入力アナログ信号の電圧レベルよりも高くなると、コンパレータ５１からＨｉ信号が出力される。このＨｉ信号が出力された際の逐次比較アナログ信号と入力アナログ信号とは、その電圧レベルが限りなく近い値であり、逐次比較アナログ信号は入力アナログ信号の近似値となる。逐次比較部５２は、このＨｉ信号が自身に入力された際の逐次比較デジタル信号を、デジタル変換された入力アナログ信号（以下、入力デジタル信号と示す）として、後段に位置する記憶部６０に出力する。

記憶部６０は、各入力端子郡１２に対応する複数のレジスタ６１を有する。図７に示すように、記憶部６０は、ｋ＝１〜ｍの整数とすると、第ｋ入力端子群１２に対応する第ｋレジスタ６１を有し、各レジスタ６１は、ｎ個のアドレスを有する。この１つのアドレスに、１つの入力デジタル信号が記憶される。上記したｍ個のレジスタ６１の内の一つである第ｘレジスタ６１に、変換部５０から順次出力される入力デジタル信号が順次記憶される。

制御部７０は、レジスタ６１に順次記憶された複数の入力デジタル信号の内、２番目以降にレジスタ６１に記憶された入力デジタル信号を選択して、外部に出力するものである。本実施形態に係る制御部７０は、レジスタ６１に順次記憶された複数の入力デジタル信号の内、最も遅くにレジスタ６１に記憶された入力デジタル信号を選択して、外部に出力する。すなわち、制御部７０は、図６で言えば、時間ｔｍ１〜ｔｍ２において第ｘレジスタ６１に記憶された入力デジタル信号を外部に出力し、図７で言えば、第ｘレジスタ６１におけるアドレスｘ−ｎに記憶された入力デジタル信号を外部に出力する。

次に、本実施形態に係るＡＤ変換回路１００の動作を図８及び図９に基づいて説明する。以下においては、第ｘ入力端子群１２を構成するｎ個の入力端子１１を、順に、ｘ−１入力端子１１、ｘ−２入力端子１１、・・・、ｘ−ｍ入力端子１１と表記する。

先ず、マルチプレクサ１０は、１−１入力端子１１と出力端子１３とを接続する（ステップＳ１０）。この後、スイッチ部３０をｏｎ状態にし（ステップＳ２０）、時間τ１後、スイッチ部３０をｏｆｆ状態にする（ステップ３０）。このステップＳ１０〜Ｓ３０の操作によってサンプリングコンデンサ４０に電荷が蓄積され、入力アナログ信号が、変換部５０に入力される。

この際、変換部５０は、入力アナログ信号を入力デジタル信号にＡＤ変換して、記憶部６０における第ｘレジスタ６１のアドレスｘ−１に入力デジタル信号を記憶する。一方、マルチプレクサ１０は、この変換部５０での入力デジタル信号の変換と記憶部６０での記憶とに並行して、ｘ−２入力端子１１と出力端子１３とを接続する（ステップＳ４０）。

以下、図８及び図９に示すように、上記したステップＳ２０〜Ｓ４０を、第ｘ入力端子群１２を構成するｎ個の入力端子１１の内の一つが出力端子１３と接続される度に行う（ステップＳ５０〜ステップＳ１１０）。こうすることで、図７に示すように、サンプリングコンデンサ４０に電荷を順次蓄積させ、入力アナログ信号の電圧レベルを上昇させる。そして、最後に、制御部７０は、第ｘレジスタ６１におけるアドレスｘ−ｎに記憶された入力デジタル信号を選択して、外部に出力する（ステップＳ１２０）。なお、この際に、サンプリングコンデンサ４０に蓄積された電荷は、アナログ信号源９０とサンプリングコンデンサ４０とを、τ１×ｎ時間接続した場合に蓄積される電荷と等しくなる。

次に、本実施形態に係るＡＤ変換回路１００の作用効果を説明する。上記したように、同電位の信号線が接続される入力端子群１２を構成する複数の入力端子１１が順次選択されることで、サンプリングコンデンサ４０に電荷が順次蓄積される。したがって、アナログ信号源９０のインピーダンスが高い場合であっても、入力信号のサンプリングコンデンサ４０への十分な逐電時間が確保される。このように、本実施形態に係るＡＤ変換回路１００の場合、各入力端子１２にコンデンサを設けなくとも、入力信号のサンプリングコンデンサ４０への十分な逐電時間が確保される（十分なサンプリングが行われる）。そのため、ＡＤ変換回路１００の体格の増大、及び、製造コストの増大が抑制される。

ちなみに、ある印加電圧に対して、サンプリングコンデンサ４０に蓄電される電荷の割合は、以下の式で表される。すなわち、サンプリングコンデンサ４０の静電容量をＣ、抵抗をＲとすると、１−ｅｘｐ［−τ１×ｎ／（ＣＲ）］。ここで、サンプリングコンデンサ４０に未蓄電される電荷の割合をｐ（％）とすると、１−ｅｘｐ［−τ１×ｎ／（ＣＲ）］＝１−ｐ／１００という等式が成立する。ここで、ｎについて解くと、ｎ＝（ＣＲ／τ１）×ｌｎ（１００／ｐ）となる。ＣはｐＦ、ＲはｋΩ、τ１はｎｓの単位であり、ｌｎ（１００／５）はおよそ２．９９５の値である。したがって、ｐ＝５、すなわち、９５％サンプリングコンデンサ４０に電荷がチャージされる時間は、およそ、ｎ＝３となる。したがって、１つの入力端子群１２が有する入力端子１１の数としては、３つ程度が採用される。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態では、変換部５０が逐次比較形のＡＤ変換機である例を示した。しかしながら、変換部５０としては、上記例に限定されず、例えば、二重積分形、デルタシグマ形、パイプライン形、フラッシュ形（並列比較形）のＡＤ変換機を採用することができる。

本実施形態に係る制御部７０は、各レジスタ６１に順次記憶された複数の入力デジタル信号の内、最後にレジスタ６１に記憶された入力デジタル信号を選択して、外部に出力する例を示した。しかしながら、制御部７０の機能としては、上記例に限定されない。制御部７０としては、上記した機能の他に、レジスタ６１に順次記憶された複数の入力デジタル信号にノイズが含まれているか否かを判定する機能を有してもよい。このノイズ判定は、１つのレジスタ６１に記憶された複数の入力デジタル信号の内、最後にレジスタ６１に記憶された入力デジタル信号から最初にレジスタ６１に記憶された入力デジタル信号へと順に行われる。そして、ノイズが含まれていないと判定された入力デジタル信号の内で最も遅くにレジスタ６１に記憶された信号が選択される。

このノイズ判定は、図１０に示すフローチャートに則って行われる。すなわち、ステップＳ１１０後、制御部７０は、アドレスｘ−ｎに記憶された入力デジタル信号が規定範囲内であるか否かを判定する（ステップＳ１３０）。ここで、入力デジタル信号が規定範囲内であると判定された場合、この入力デジタル信号を選択して、外部に出力する（ステップＳ１３１）。逆に、入力デジタル信号が規定範囲外であると判定された場合、ステップＳ１４０に移行する。

ステップＳ１４０にて、制御部７０は、アドレスｘ−（ｎ−１）に記憶された入力デジタル信号が規定範囲内であるか否かを判定する。ここで、入力デジタル信号が規定範囲内であると判定された場合、この入力デジタル信号を選択して、外部に出力する（ステップＳ１４１）。逆に、入力デジタル信号が規定範囲外であると判定された場合、ステップＳ１５０に移行する。

以下、同様にして、最後にレジスタ６１に記憶された入力デジタル信号から最初にレジスタ６１に記憶された入力デジタル信号へと順にノイズ判定を行い、最後に、アドレスｘ−２に記憶された入力デジタル信号が規定範囲内であるか否かを判定する（ステップＳ１５０）。入力デジタル信号が規定範囲内であると判定された場合、この入力デジタル信号を選択して、外部に出力する（ステップＳ１５１）。これでも、入力デジタル信号が規定範囲外であると判定された場合、ステップＳ１６０に移行して、第ｘレジスタ６１におけるアドレスｘ−ｎに記憶された入力デジタル信号を選択して、外部に出力する。

上記したように、制御部７０は、入力デジタル信号にノイズが含まれるか否かを判定する。これによれば、ノイズが除去された入力デジタル信号を外部に出力することができる。

また、制御部７０は、最後にレジスタ６１に記憶された入力デジタル信号から最初にレジスタ６１に記憶された入力デジタル信号へと順にノイズ判定を行い、ノイズが含まれていないと判定された入力デジタル信号の内で最も遅くにレジスタ６１に記憶された信号が選択される。これによれば、制御部７０が、最初にレジスタに記憶された信号から最後にレジスタに記憶された信号へと順に、ノイズが含まれているか否かを判定する構成と比べて、判定時間が少なくて済む。

なお、上記した規定範囲とは、入力デジタル信号が期待値の範囲、及び、前回レジスタ６１に記憶された入力デジタル信号との差異が所定値以下の範囲の少なくとも一方の範囲を含んでいる。ちなみに、制御部７０は、特許請求の範囲に記載の選択手段の機能を果たすものである。

１０・・・マルチプレクサ
１１・・・入力端子
１２・・・入力端子群
４０・・・サンプリングコンデンサ
１００・・・ＡＤ変換回路

Claims (4)

1. 複数の入力信号の中から、１つの入力信号を選択して出力するマルチプレクサ（１０）と、
   該マルチプレクサから出力される信号を蓄電するサンプリングコンデンサ（４０）と、を有するＡＤ変換回路であって、
   前記マルチプレクサは、同電位の信号線が接続される入力端子群（１２）を有し、前記入力端子群を構成する複数の入力端子（１１）を順次選択することを特徴とするＡＤ変換回路。
2. 複数の前記入力端子を順次選択した際に、前記マルチプレクサから順次出力されて、前記サンプリングコンデンサに順次蓄電される信号をデジタル信号に変換する変換部（５０）と、
   １つの前記入力端子群を構成する複数の入力端子を順次選択した際に、前記変換部から順次出力されるデジタル信号を順次記憶するレジスタ（６１）と、
   該レジスタに順次記憶された複数の信号の内、２つ目以降に前記レジスタに記憶された信号を選択する選択手段（７０）と、を有することを特徴とする請求項１に記載のＡＤ変換回路。
3. 前記選択手段は、１つの前記レジスタに記憶された複数の信号にノイズが含まれるか否かを判定した後、ノイズが含まれていないと判定された信号の内で最も遅くに前記レジスタに記憶された信号を選択することを特徴とする請求項２に記載のＡＤ変換回路。
4. 前記選択手段は、１つの前記レジスタに記憶された複数の信号の内、最後に前記レジスタに記憶された信号から最初に前記レジスタに記憶された信号へと順に、ノイズが含まれているか否かを判定することを特徴とする請求項３に記載のＡＤ変換回路。

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