JP2014014054A

JP2014014054A - Ａ／ｄ変換装置

Info

Publication number: JP2014014054A
Application number: JP2012151497A
Authority: JP
Inventors: Katsunori Tanaka; 克典田中
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2012-07-05
Filing date: 2012-07-05
Publication date: 2014-01-23

Abstract

【課題】Ａ／Ｄ変換精度を向上させることが可能なＡ／Ｄ変換装置を提供することを目的とする。
【解決手段】制御タイミング毎にデジタル値ＶＤｓに補正値ＶＤｈを加算して補正後のデジタル値ＶＤｔとするとともに、制御タイミングにおいてコンパレータ２により電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断される場合、電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断されなくなるまでデジタル値ＶＤ＿０に一定値を加算し続けて、その加算結果からデジタル値ＶＤｓを減算した結果を補正値ＶＤｈとし、制御タイミングにおいてコンパレータ２により電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断されない場合、電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断されるまでデジタル値ＶＤ＿０から一定値を減算し続けて、その減算結果からデジタル値ＶＤｓを減算した結果を補正値ＶＤｈとする。
【選択図】図１

Description

本発明は、アナログ値をデジタル値に変換するＡ／Ｄ変換装置に関する。

一般に、Ａ／Ｄ変換装置の出力値には、絶対誤差、微分非直線性誤差、積分非直線性誤差などのＡ／Ｄ変換装置の特性により生じる誤差が含まれてしまう。

そこで、例えば、Ａ／Ｄ変換装置内に予め記憶される補正値を用いて出力値を補正しＡ／Ｄ変換精度を向上させることが考えられる。

しかしながら、Ａ／Ｄ変換装置内に予め記憶される補正値が固定であると、環境変化（例えば、周囲温度の変化）の影響により発生する誤差を抑えることができないため、Ａ／Ｄ変換精度の向上を妨げてしまうおそれがある。

そこで、例えば、第１のアナログ値をデジタル値に変換するＡ／Ｄ変換部と、そのデジタル値と補正値とを加算する加算器と、デジタル値を第２のアナログ値に変換するＤ／Ａ変換部とを備えるＡ／Ｄ変換装置において、第１及び第２のアナログ値が互いに一致するまで、すなわち、第１及び第２のアナログ値の差分がゼロになるまで、第１のアナログ値が第２のアナログ値よりも大きいとき補正値を増加させ、第２のアナログ値が第１のアナログ値よりも大きいとき補正値を減少させることが考えられる（例えば、特許文献１参照）。このように、第１及び第２のアナログ値の差分がゼロになるように補正値を変動させることにより、環境変化の影響により生じる誤差を抑えることができる。

実開平１−１７１１３３号公報

しかしながら、上述のように、第１及び第２のアナログ値の差分がゼロになるように補正値を変動させる場合では、その差分がゼロになったか否かをマイコンなどで判断するために、その差分をデジタル値に変換するためのＡ／Ｄ変換部をさらに追加する必要がある。そのため、その追加されるＡ／Ｄ変換部で発生する誤差が出力値に含まれてしまい、Ａ／Ｄ変換精度の向上を妨げてしまうおそれがある。

そこで、本発明は、Ａ／Ｄ変換精度を向上させることが可能なＡ／Ｄ変換装置を提供することを目的とする。

本発明のＡ／Ｄ変換装置は、Ａ／Ｄ変換部と、Ｄ／Ａ変換部と、ラッチ部と、コンパレータと、制御部とを備える。

前記Ａ／Ｄ変換部は、入力される第１のアナログ値をデジタル値に変換する。

前記Ｄ／Ａ変換部は、前記デジタル値を第２のアナログ値に変換する。

前記ラッチ部は、制御タイミング毎に前記第１のアナログ値をラッチする。

前記コンパレータは、前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいか否かを判断する。

前記制御部は、前記制御タイミング毎に前記デジタル値に補正値を加算して補正後のデジタル値とする。

また、前記制御部は、前記制御タイミングにおいて前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断される場合、前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断されなくなるまで前記デジタル値に一定値を加算し続けて、その加算結果から前記デジタル値を減算した結果を前記補正値とする。

また、前記制御部は、前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断されない場合、前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断されるまで前記デジタル値から前記一定値を減算し続けて、その減算結果から前記デジタル値を減算した結果を前記補正値とする。

これにより、Ａ／Ｄ変換部の出力値の変動に応じて補正値を変動させることができるため、環境変化の影響により発生する誤差を抑えることができる。また、コンパレータによる第１及び第２のアナログ値の大小関係判断結果をそのまま用いて補正値を変動させているため、その大小関係判断結果をデジタル値に変換する必要がなく、Ａ／Ｄ変換部をさらに追加する必要がないので、そのＡＤ変換部で発生する誤差がＡ／Ｄ変換部の出力値に含まれることがない。従って、Ａ／Ｄ変換精度を向上させることができる。

また、前記制御部は、前記補正値が閾値以上であると判断すると、前記Ａ／Ｄ変換部が故障であると判断してもよい。

これにより、Ａ／Ｄ変換部が故障しているか否かを判断することができる。

本発明によれば、Ａ／Ｄ変換装置のＡ／Ｄ変換精度を向上させることができる。

本発明の実施形態のＡ／Ｄ変換装置を示す図である。制御部の動作の一例を示すフローチャートである。アナログ値ＶＡ、制御信号ＳＲ、制御信号ＳＤＣ、電圧Ｖｒｅｆ、方形波ＳＤＡ、信号Ｃｏｍｐ、及び電圧Ｖｃの一例を示すタイミングチャートである。初期処理の一例を示すフローチャートである。補正値テーブルの一例を示す図である。

図１は、本発明の実施形態のＡ／Ｄ変換装置を示す図である。

図１に示すＡ／Ｄ変換装置１は、コンパレータ２と、ｎｐｎバイポーラトランジスタ３〜５と、コンデンサ６、７と、抵抗８、９と、ダイオード１０と、制御回路１１とを備える。なお、ｎｐｎバイポーラトランジスタ３〜５は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）や機械式リレーなどにより構成されてもよい。

コンパレータ２のプラス入力端子はコンデンサ６の一方端及びダイオード１０のカソード端子に接続されている。また、ダイオード１０のアノード端子はｎｐｎバイポーラトランジスタ３のエミッタ端子に接続され、ｎｐｎバイポーラトランジスタ３のコレクタ端子はセンサ１２（例えば、電流センサ、電圧センサ、又は温度センサなど）の出力端子に接続されている。また、ｎｐｎバイポーラトランジスタ４のコレクタ端子はコンデンサ６の一方端に接続され、ｎｐｎバイポーラトランジスタ４のエミッタ端子は抵抗８の一方端に接続されている。また、抵抗８の他方端はコンデンサ６の他方端及びグランドに接続されている。また、コンパレータ２のマイナス入力端子は抵抗９の一方端、コンデンサ７の一方端、及びｎｐｎバイポーラトランジスタ５のエミッタ端子に接続されている。また、ｎｐｎバイポーラトランジスタ５のコレクタ端子は電源Ｖｄｄに接続され、抵抗９の他方端及びコンデンサ７の他方端はグランドに接続されている。

また、制御回路１１は、Ａ／Ｄ変換部１３と、記憶部１４と、方形波出力部１５と、制御部１６とを備える。

なお、制御部１６は、例えば、ＣＰＵ（Central Processing Unit）又はプログラマブルなデバイス（ＦＰＧＡ（Field Programmable Gate Array）やＰＬＤ（Programmable Logic Device））などにより構成され、記憶部１４に記憶されているプログラムを実行することにより、Ａ／Ｄ変換部１３の出力値の補正や補正値の記憶又は更新を行う。また、記憶部１４は、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）などにより構成される。また、Ａ／Ｄ変換部１３や方形波出力部１５は、例えば、ＣＰＵの一部の機能として制御部１６と一体に構成されてもよい。また、特許請求の範囲に記載されるラッチ部は、例えば、ｎｐｎバイポーラトランジスタ３、コンデンサ６、及びダイオード１０などにより構成されてもよい。また、特許請求の範囲に記載されるＤ／Ａ変換部は、例えば、ｎｐｎバイポーラトランジスタ５、コンデンサ７、抵抗９、及び方形波出力部１５などにより構成されてもよい。

Ａ／Ｄ変換部１３は、制御タイミングになると、制御部１６による動作制御によって、センサ１２から出力されるアナログの電圧値（以下、アナログ値ＶＡ）（第１のアナログ値）をデジタル値ＶＤｔに変換し、そのデジタル値ＶＤｔをデジタル値ＶＤｓとデジタル値ＶＤ＿０として記憶部１４に記憶する。

方形波出力部１５は、制御タイミングになると、制御部１６による動作制御によって、記憶部１４に記憶されるデジタル値ＶＤ＿０に対応するデューティの方形波ＳＤＡを出力する。例えば、方形波出力部１５が１０［ｂｉｔ］のデジタル値（０〜１０２４［ＬＳＢ］）を処理することが可能なＣＰＵであり、デジタル値ＶＤ＿０が５１２［ＬＳＢ］の場合、その方形波出力部１５は、デューティが５０［％］の方形波ＳＤＡを出力する。また、方形波ＳＤＡがローレベルからハイレベルになりｎｐｎバイポーラトランジスタ５がオンすると、電源Ｖｄｄからｎｐｎバイポーラトランジスタ５を介してコンデンサ７に流れる電流によりコンデンサ７が充電され、方形波ＳＤＡがハイレベルからローレベルになりｎｐｎバイポーラトランジスタ５がオフすると、抵抗９によりコンデンサ７が放電する。これにより、コンデンサ７の電圧が方形波ＳＤＡのデューティに対応する電圧Ｖｃとなる。すなわち、デジタル値ＶＤ＿０がアナログ値（第２のアナログ値）に変換されてコンパレータ２のマイナス入力端子に入力される。

制御部１６は、Ａ／Ｄ変換部１３及び方形波出力部１５の動作制御を行うとともに、ｎｐｎバイポーラトランジスタ３、４のそれぞれのオン、オフを制御する。

例えば、制御部１６は、ｎｐｎバイポーラトランジスタ３のベース端子に入力される制御信号ＳＲをローレベルからハイレベルにすることによりｎｐｎバイポーラトランジスタ３をオンさせ、制御信号ＳＲをハイレベルからローレベルにすることによりｎｐｎバイポーラトランジスタ３をオフさせる。ｎｐｎバイポーラトランジスタ３がオンすると、センサ１２からｎｐｎバイポーラトランジスタ３及びダイオード１０を介してコンデンサ６へ流れる電流によりコンデンサ６が充電される。これにより、充電後のコンデンサ６の電圧Ｖｒｅｆが、アナログ値ＶＡと等しい又はほぼ等しい電圧（第１のアナログ値）としてコンパレータ２のプラス入力端子に入力される。

また、例えば、制御部１６は、ｎｐｎバイポーラトランジスタ４のベース端子に入力される制御信号ＳＤＣをローレベルからハイレベルにすることによりｎｐｎバイポーラトランジスタ４をオンさせ、制御信号ＳＤＣをハイレベルからローレベルにすることによりｎｐｎバイポーラトランジスタ４をオフさせる。ｎｐｎバイポーラトランジスタ４がオンすると、コンデンサ６からｎｐｎバイポーラトランジスタ４及び抵抗８を介してグランドへ電流が流れてコンデンサ６が放電される。

図２は、制御部１６の動作の一例を示すフローチャートである。また、図３は、アナログ値ＶＡ、制御信号ＳＲ、制御信号ＳＤＣ、電圧Ｖｒｅｆ、方形波ＳＤＡ、信号Ｃｏｍｐ、及び電圧Ｖｃの一例を示すタイミングチャートである。

まず、制御部１６は、制御タイミングになると、初期処理を行う（Ｓ２１）。

図４は、初期処理の一例を示すフローチャートである。

まず、制御部１６は、Ａ／Ｄ変換部１３によるＡＤ変換動作を開始させるとともに、制御信号ＳＲをローレベルからハイレベルにする（Ｓ４１）。例えば、制御部１６は、図３に示すように、制御タイミングｔ１又は制御タイミングｔ２になると、Ａ／Ｄ変換部１３においてＡＤ変換動作を開始させるとともに、一定期間、制御信号ＳＲをハイレベルにする。このとき、制御部１６は、Ａ／Ｄ変換部１３から出力されるデジタル値ＶＤｔをデジタル値ＶＤｓとデジタル値ＶＤ＿０として記憶部１４に記憶する。また、コンパレータ２のプラス入力端子に電圧Ｖｒｅｆが入力される。

次に、制御部１６は、方形波出力部１５よる方形波ＳＤＡの出力動作を開始させる（Ｓ４２）。このとき、コンパレータ２のマイナス入力端子に電圧Ｖｃが入力される。

そして、制御部１６は、コンパレータ２から出力される電圧Ｃｏｍｐがハイレベルかローレベルかを判断して、その大小関係判断結果を初期値として記憶部１４に記憶し（Ｓ４３）、初期処理を終了する。例えば、図３に示す制御タイミングｔ１では、コンパレータ２のプラス入力端子に入力される電圧Ｖｒｅｆがコンパレータ２のマイナス入力端子に入力される電圧Ｖｃよりも大きいため、コンパレータ２から出力される信号Ｃｏｍｐはハイレベルになり、初期値の大小関係判断結果として「ハイレベル」が記憶部１４に記憶される。また、図３に示す制御タイミングｔ２では、コンパレータ２のプラス入力端子に入力される電圧Ｖｒｅｆがコンパレータ２のマイナス入力端子に入力される電圧Ｖｃよりも小さいため、コンパレータ２から出力される信号Ｃｏｍｐはローレベルになり、初期値の大小関係判断結果として「ローレベル」が記憶部１４に記憶される。

次に、図２に示すように、制御部１６は、初期処理が終了した後、デジタル値ＶＤｓに対応する補正値ＶＤｈが記憶部１４にすでに記憶されていると判断すると（Ｓ２２がＹｅｓ）、デジタル値ＶＤｓに補正値ＶＤｈを加算して補正後のデジタル値ＶＤｔとする（Ｓ２３）。例えば、図５に示すように、補正値ＶＤｈがデジタル値ＶＤｓと対応付けられて格納される補正値テーブルが記憶部１４に記憶されている場合、制御部１６は、デジタル値ＶＤｓとして「５１２［ＬＳＢ］」が入力されると、補正値ＶＤｈとして「＋１」を補正値テーブルから取り出し、「５１２［ＬＳＢ］」＋「＋１［ＬＳＢ］」＝「５１３［ＬＳＢ］」を計算することにより補正後のデジタル値ＶＤｔとして「５１３［ＬＳＢ］」を求める。

次に、制御部１６は、記憶部１４に記憶されている初期値の大小関係判断結果が「ハイレベル」であるか否かを判断する（Ｓ２４）。

制御部１６は、初期値の大小関係判断結果が「ハイレベル」であると判断すると（Ｓ２４がＹｅｓ）、信号Ｃｏｍｐのレベル（大小関係判断結果）が「ハイレベル」でないと判断されるまで（Ｓ２５がＮｏ）、記憶部１４に記憶されているデジタル値ＶＤ＿０に一定値（例えば、最小デジタル値である１［ＬＳＢ］）を加算した後（Ｓ２６）、その加算結果であるデジタル値ＶＤ´をデジタル値ＶＤ＿０として記憶部１４に記憶されているデジタル値ＶＤ＿０に上書きするとともに、その上書きしたデジタル値ＶＤ＿０に対応するデューティの方形波ＳＤＡを方形波出力部１５から出力させる（Ｓ２７）。例えば、図３に示す制御タイミングｔ１後の補正値ＶＤｈ更新周期では、初期値の大小関係判断結果が「ハイレベル」であり、デジタル値ＶＤ＿０に１［ＬＳＢ］が１回加算されると、大小関係判断結果が「ローレベル」になる。これにより、このときＡ／Ｄ変換部１３で発生した誤差（絶対誤差、微分非直線性誤差、積分非直線性誤差など）を＋１［ＬＳＢ］と認識することができる。なお、大小関係判断結果が「ハイレベル」から「ローレベル」に変化したとき、前回の加算結果であるデジタル値ＶＤ´をデジタル値ＶＤ＿０として記憶部１４に記憶されているデジタル値ＶＤ＿０に上書きしてもよい。また、Ｓ２６において、デジタル値ＶＤ＿０に加算される一定値は、１［ＬＳＢ］に限定されない。

一方、制御部１６は、初期値としての大小関係判断結果が「ローレベル」であると判断すると（Ｓ２４がＮｏ）、信号Ｃｏｍｐのレベル（大小関係判断結果）が「ローレベル」でないと判断されるまで（Ｓ２８がＮｏ）、記憶部１４に記憶されているデジタル値ＶＤ＿０から一定値（例えば、最小デジタル値ＶＤである１［ＬＳＢ］）を減算した後（Ｓ２９）、その減算結果であるデジタル値ＶＤ´をデジタル値ＶＤ＿０として記憶部１４に記憶されているデジタル値ＶＤ＿０に上書きするとともに、その上書きしたデジタル値ＶＤ＿０に対応するデューティの方形波ＳＤＡを方形波出力部１５から出力させる（Ｓ３０）。例えば、図３に示す制御タイミングｔ２後の補正値ＶＤｈ更新周期では、初期値の大小関係判断結果が「ローレベル」であり、デジタル値ＶＤ＿０から１［ＬＳＢ］が２回減算されると、大小関係判断結果が「ハイレベル」になる。これにより、このときＡ／Ｄ変換部１３で発生した誤差（絶対誤差、微分非直線性誤差、積分非直線性誤差など）を−２［ＬＳＢ］と認識することができる。なお、大小関係判断結果が「ローレベル」から「ハイレベル」に変化したとき、前回の減算結果であるデジタル値ＶＤ´をデジタル値ＶＤ＿０として記憶部１４に記憶されているデジタル値ＶＤ＿０に上書きしてもよい。また、Ｓ２９において、デジタル値ＶＤ＿０から減算される一定値は、１［ＬＳＢ］に限定されない。

次に、制御部１６は、記憶部１４に記憶されているデジタル値ＶＤ＿０から記憶部１４に記憶されているデジタル値ＶＤｓを減算することにより補正値ＶＤｈを求め、その補正値ＶＤｈをデジタル値ＶＤｓと対応付けて記憶部１４に記憶する、又は、すでに記憶部１４に記憶される補正値ＶＤｈに上書きする（Ｓ３１）。すなわち、制御部１６は、制御タイミングにおいてコンパレータ２により電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断される場合、コンパレータ２により電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断されなくなるまでデジタル値ＶＤ＿０に一定値を加算し続けて、その加算結果からデジタル値ＶＤｓを減算した結果を補正値ＶＤｈとする。また、制御部１６は、制御タイミングにおいてコンパレータ２により電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断されない場合、コンパレータ２により電圧Ｖｒｅｆが電圧Ｖｃよりも大きいと判断されるまでデジタル値ＶＤ＿０から一定値を減算し続けて、その減算結果からデジタル値ＶＤｓを減算した結果を補正値ＶＤｈとする。

次に、制御部１６は、Ｓ３１で求めた補正値ＶＤｈが閾値ＶＤｔｈ以上であると判断すると（Ｓ３２がＹｅｓ）、Ａ／Ｄ変換部１３が故障していると判断する（Ｓ３３）。これにより、Ａ／Ｄ変換部１３が故障しているか否かを判断することができる。

次に、制御部１６は、制御信号ＳＤＣをローレベルからハイレベルにして（Ｓ３４）、デジタル値ＶＤｓに補正値ＶＤｈを加算して補正後のデジタル値ＶＤｔとし（Ｓ３５）、制御信号ＳＤＣをハイレベルからローレベルにして（Ｓ３６）、Ａ／Ｄ変換部３から出力されるデジタル値ＶＤｔの補正処理及び補正値ＶＤｈの更新処理を終了する。

そして、制御部１６は、次の制御タイミングになると、初期処理（Ｓ２１）を開始する。なお、制御信号ＳＤＣのハイレベル期間は、コンデンサ６が十分に放電されるまでにかかる時間と等しい又はほぼ等しいものとする。

このように、本実施形態のＡ／Ｄ変換装置１によれば、コンパレータ２の最小関係判断結果を用いてＡ／Ｄ変換部１３に発生する誤差を求め、その誤差がＡ／Ｄ変換部１３の出力値に＋１［ＬＳＢ］又は−１［ＬＳＢ］の範囲内で含まれなくなるように補正値を求めているため、Ａ／Ｄ変換部１３の出力値に含まれる誤差を平均±０．５［ＬＳＢ］に抑えることができる。

また、本実施形態のＡ／Ｄ変換装置１によれば、Ａ／Ｄ変換部１３の出力値の変動に応じて補正値ＶＤｈを変動させることができるため、環境変化（例えば、周囲温度の変化）の影響により生じる誤差を抑えることができる。

また、本実施形態のＡ／Ｄ変換装置１によれば、コンパレータ２による電圧Ｖｒｅｆと電圧Ｖｃの大小関係判断結果をそのまま用いて補正値ＶＤｈを変動させているため、その大小関係判断結果をデジタル値に変換する必要がなく、Ａ／Ｄ変換部をさらに追加する必要がないので、そのＡ／Ｄ変換部１３に生じる誤差がＡ／Ｄ変換部１３の出力値に含まれることがない。

従って、本実施形態のＡ／Ｄ変換装置１によれば、Ａ／Ｄ変換精度を向上させることができる。

１Ａ／Ｄ変換装置
２コンパレータ
３〜５ｎｐｎバイポーラトランジスタ
６、７コンデンサ
８、９抵抗
１０ダイオード
１１制御回路
１２センサ
１３Ａ／Ｄ変換部
１４記憶部
１５方形波出力部
１６制御部

Claims

入力される第１のアナログ値をデジタル値に変換するＡ／Ｄ変換部と、
前記デジタル値を第２のアナログ値に変換するＤ／Ａ変換部と、
制御タイミング毎に前記第１のアナログ値をラッチするラッチ部と、
前記ラッチ部によりラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいか否かを判断するコンパレータと、
前記制御タイミング毎に前記デジタル値に補正値を加算して補正後のデジタル値とするとともに、前記制御タイミングにおいて前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断される場合、前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断されなくなるまで前記デジタル値に一定値を加算し続けて、その加算結果から前記デジタル値を減算した結果を前記補正値とし、前記制御タイミングにおいて前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断されない場合、前記コンパレータにより前記ラッチ部でラッチされている第１のアナログ値が前記第２のアナログ値よりも大きいと判断されるまで前記デジタル値から前記一定値を減算し続けて、その減算結果から前記デジタル値を減算した結果を前記補正値とする制御部と、
を備えるＡ／Ｄ変換装置。
請求項１に記載のＡ／Ｄ変換装置であって、
前記制御部は、前記補正値が閾値以上であると判断すると、前記Ａ／Ｄ変換部が故障であると判断する
ことを特徴とするＡ／Ｄ変換装置。