JP2014011248A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体基板の裏面から表面まで貫通するバンプ電極と、このバンプ電極と半導体基板の第１の主面側で接続されるパッド電極とのコンタクト面積が、バンプ電極がパッド電極を突き抜けて形成されることで減少する。
【解決手段】半導体素子が表面側に形成された半導体基板１と、基板１上に形成された層間絶縁膜３と、その上に形成された配線層５と、その最下層として形成されたパッド電極４と、基板１の裏面から基板及び層間絶縁膜３を貫通し、パッド電極４に接する第１のバンプ電極８とを備え、パッド電極４の第１のバンプ電極８側に、両者の接続部から接続部外に連続する導電性の凸部９を設ける。
【選択図】図２

Description

本発明は半導体装置及びその製造方法に関し、詳しくは貫通電極を備えた半導体装置及びその製造方法に関する。

半導体デバイスの高集積化と高速化を実現する実装技術として、近年では、半導体基板のシリコンに設けた貫通孔へ導電材料を埋め込んだシリコン貫通電極（以降ＴＳＶ[Through Silicon Via]と称する。）が用いられている。ＴＳＶは、半導体基板を垂直方向に貫通する電極であり、通常は、半導体基板の裏面側のバンプ電極（以下、裏面バンプともいう）として形成され、半導体基板の第１の主面側に形成した配線とそれに接続される表面側のバンプ電極（以下、表面バンプという）とを併せて貫通電極と呼ぶ。積層した半導体チップにおいて露出した貫通電極の端部同士（表面バンプと裏面バンプ（ＴＳＶ））を接続することで、占有面積当りにおける集積度を向上させるとともに、各々の半導体チップ間における配線長を低減させて高速化を図っている。半導体基板中における裏面バンプの端部は、配線層の最下層のパッド電極に接続（以降、接続部という）されており、さらに配線層を介して半導体素子の集積回路に接続されている。

特許文献１には貫通電極（ＴＳＶ）のショート不良を引き起こすことなく、ＴＳＶ（裏面バンプ）とパッド電極との密着性を向上させる目的で、予め開口パターンの形成されたパッド電極に対して、貫通電極と反対側にストッパ絶縁膜を配置しておき、貫通電極を形成するための基板エッチングにおいてストッパ絶縁膜でエッチングストップさせることが開示されている。あるいは、パッド電極の上方に離間したストッパ電極を設けて、ＴＳＶをパッド電極及びストッパ電極と接触させることが示されている。

特開２０１０−１０３４３３号公報

図１は、従来の貫通電極形成後の状態を示す図であり、（ａ）は概略断面図、（ｂ）は部分拡大図、（ｃ）は図１（ｂ）のＡ−Ａ線での横断面図を示す。

半導体基板１の第１の主面側（表面側）には第１層間絶縁膜３上に配線層５が形成されており、さらに配線層５には、第１の主面側に露出する表面バンプ電極７が設けられている。配線層５の最下層には、パッド電極４が設けられている。半導体基板１の裏面側から半導体基板１及び第１層間絶縁膜３を貫通し、電極パッド４に達する裏面バンプ電極（ＴＳＶ）８が設けられる。ＴＳＶ８の外周には半導体基板の第１の主面側に形成した半導体素子（不図示）への電気的影響を抑制するために、絶縁材料からなる環状の絶縁分離部２（以下、絶縁リングという）が設けられる。表面バンプ電極７は、シード層７ａ、主に銅を含むメタル層７ｂ、Ｎｉや半田などの接着層７ｃを含む。同様にＴＳＶ８はシード層８ａ、主に銅を含むメタル層８ｂ、Ｎｉや半田などの接着層８ｃを含む。６は配線層を構成する層間絶縁膜群及び第１の主面側の保護絶縁膜を含む絶縁層を示す。

ＴＳＶ８は半導体基板１の第２の主面側（裏面側）からエッチングしてＴＳＶホールを形成した後、シード層８ａをスパッタ法などで形成し、その後、電解めっきなどの方法でメタル層８ｂ、接着層８ｃを形成する。このホールエッチングの際に、ウェハ面内均一性を確保するオーバーエッチングが施される。このとき、オーバーエッチングの進行の速い部分では、パッド電極４を突き抜ける場合がある（図１（ｂ）参照）。パッド電極４を突き抜けた部分ではＴＳＶ８とパッド電極４との接触は、ＴＳＶ８の側面の一部に限定され、コンタクト面積の減少によりコンタクト抵抗が上昇してしまうという問題がある。また、半導体デバイスの微細化により、ＴＳＶの径も小さくなり、パッド電極を突き抜けない場合でも、接続部面積の減少によるコンタクト抵抗の上昇が問題となる。

特許文献１の方法は、パッド電極がほとんどエッチングされないことを前提としているが、微細化に伴うパッド電極の薄膜化により同様の問題が発生し、開口部形成によりさらにコンタクト面積が減少してしまうという問題がある。

すなわち、本発明の一実施形態によれば、
半導体素子が形成された半導体基板の第１の主面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された配線層と、
前記配線層の最下層として形成されたパッド電極と、
前記半導体基板の前記第１の主面と対向する第２の主面から前記半導体基板及び前記層間絶縁膜を貫通し、前記パッド電極に接する第１のバンプ電極とを備え、
前記パッド電極の前記第１のバンプ電極側に、前記第１のバンプ電極と前記パッド電極との接続部から該接続部より外れた領域まで連続して前記パッド電極の一部と重なる導電性の凸部を有する半導体装置、が提供される。

また、本発明の別の実施形態によれば、
半導体素子が形成された半導体基板の第１の主面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に凹部を形成する工程と、
前記凹部に第１の導電材料を埋め込み、導電性の凸部を形成する工程と、
前記導電性の凸部と接続し、前記層間絶縁膜上にパッド電極を形成する工程と、
前記半導体基板の前記第１の主面と対向する第２の主面から前記半導体基板及び前記層間絶縁膜を貫通し、前記パッド電極に達する孔を形成する工程と、
前記孔に、前記パッド電極及び前記導電性の凸部に電気的に接続されるとともに、前記半導体基板の前記第２の主面側に引き出された第１のバンプ電極を形成する工程と、
を備え、
前記導電性の凸部は、前記孔内に露出する部分から露出しない部分にかけて前記パッド電極と一部重なるように連続して形成されていることを特徴とする半導体装置の製造方法、が提供される。

本発明による半導体装置では、一部に導電性の凸部が残ることでパッド電極と合わせてコンタクト面積の増大をはかることができる。また、裏面バンプ形成時のホールエッチングの際に導電性の凸部が遮蔽物となり、パッド電極をホール全面が突き抜けることを防止でき、コンタクト面積の減少を抑制できる。さらに、裏面バンプとの接続部が楔状になることで接合強度が向上する。

従来の半導体装置の貫通電極領域を示す図であり、（ａ）は概略断面図、（ｂ）は部分拡大図、（ｃ）はＡ−Ａ線での断面図を示す。 本発明の一実施形態例にかかる半導体装置の貫通電極領域を示す図であり、（ａ）は概略断面図、（ｂ）は部分拡大図を示す。 導電性の凸部の配置例を説明する平面図であり、（ａ）はラインパターンに、（ｂ）は格子状パターンに形成した例を示す。 本発明の一実施形態例にかかる半導体装置の製造方法の概略を示す工程断面図である。 本発明の別の実施形態例にかかる半導体装置の製造方法の概略を示す工程断面図である。 本発明の一応用例の半導体デバイス１００の構成を説明する概略断面図であり、（ａ）は半導体素子領域を、（ｂ）は貫通電極領域を示す。 本発明の一応用例の半導体デバイス１００を積層した半導体モジュールの一例を示す概略断面図（ａ）とその部分拡大図（ｂ）を示す。

以下、図面を参照して本発明の実施形態例について具体的に説明するが、本発明はこれらの実施形態例のみに限定されるものではない。

（実施形態例１）
図２は、本発明の第１の実施形態例にかかる半導体装置の模式的断面図（ａ）とその部分拡大図（ｂ）を示す。図１と同じ部位に対しては同じ符号を付している。

図１との違いは、パッド電極４の第１のバンプ電極（ＴＳＶ）８側に導電性の凸部９が形成されている点にある。つまり、導電性の凸部９がＴＳＶホールエッチングの際の遮蔽物となり、凸部９上のパッド電極４がエッチングされることを防止することができる。また、エッチング後も残存する凸部９によりコンタクト面積の増大が図れる。

導電性の凸部９は、ＴＳＶ８とパッド電極４との接続部から外れた領域から連続する構造であればよく、図３（ａ）に示すような所定の間隔で配置された複数のラインパターン、図３（ｂ）に示すような所定の開口部を複数有する格子状パターンなど、パッド電極４の一部に重なる様々な形状とすることができる。導電性の凸部９は、ＴＳＶ８を形成するためのＴＳＶホールエッチングの際にエッチングに曝されて、特にホール中央部ほど多くエッチングされる。導電性の凸部９の形成された部位のパッド電極４はエッチングされずに残り、導電性の凸部９の形成されていない部位のパッド電極４はエッチングされて貫通している。ここで、導電性の凸部９がＴＳＶ８とパッド電極４との接続部内のみに形成されている場合には、導電性の凸部９と重なる部位のパッド電極４はエッチングされずに残るが、ホール端部では外部のパッド電極４と分離されるため、コンタクト抵抗の低減には寄与しない。従って、導電性の凸部９は、ＴＳＶ８とパッド電極４との接続部から外れた領域（エッチングに曝されない領域）から連続する構造であることが必要である。

次に、図４を参照して、図２の半導体装置の製造方法について説明する。ここでは、主要部の概略のみを示し、その他の部分は省略している。

まず、図４（ａ）に示すように、半導体基板（シリコン基板）１の第１の主面（表面）１Ａ側に図示しない領域に半導体素子等（不図示）を形成した後、第１層間絶縁膜３を形成する。そして、図示するＴＳＶ領域に導電性の凸部９を埋め込むための凹部３Ａ、例えば、図３（ａ）のようなラインパターンを形成する場合には複数の溝を形成する。なお、凹部３Ａの深さは同図では第１層間絶縁膜３を貫通しない深さに形成しているが、これに限定されず、第１層間絶縁膜３を貫通してシリコン基板１に達していてもよい。また、凹部３Ａの深さは、後工程で形成するパッド電極４の膜厚よりも大きいことが好ましい。

次に、図４（ｂ）に示すように、凹部３Ａ内に第１の導電材料、例えばタングステンを埋め込み導電性の凸部９を形成する。素子形成領域におけるコンタクトプラグ形成工程と共通する工程で形成する場合などでは、ＴｉＮ／Ｔｉ積層膜などのバリア膜形成後にタングステンを埋め込んでもよい。この場合、エッチングされる部分でバリア膜がエッチングされてなくなる場合があるが、エッチングに曝されない部分ではバリア膜を有する凸部９が残る。

次に、図４（ｃ）に示すように、導電性の凸部９に接してパッド電極４を形成する。パッド電極４としては、導電性の凸部９を構成している第１の導電材料と異なる第２の導電材料、例えば、窒化チタン（ＴｉＮ）やポリシリコンなどを用いることができる。

パッド電極形成後、配線層５、絶縁層６、第２のバンプ電極（表面バンプ）７を形成し、第１の主面側の形成工程を終了する。

次に、第２の主面側（裏面側）の形成工程を実施する。まず、シリコン基板１（ウェハ）の表面側を適当な保持具で固定した後、シリコン基板１を所定の厚みまで研削する。例えば、図２に示す絶縁リング２を表面側から形成した場合には、絶縁リング２の底部が露出する厚みまで研削してシリコン基板１を薄化する。研削後のシリコン基板１の裏面を裏面１Ｂとする。裏面１Ｂ上に図示しない裏面保護膜を形成した後、図４（ｄ）に示すように、ＴＳＶホール１０を形成する。このとき、ウェハ面内ですべてのＴＳＶホールがパッド電極４に到達するようにエッチングするため、オーバーエッチングを行う。このとき、導電性の凸部９の形成された部分では導電性の凸部９はエッチングされるがパッド電極４はエッチングされずに残る。導電性の凸部９の形成されていない部分では、パッド電極４がエッチングされて絶縁層６側に突き抜ける。もちろん、ウェハ面内の一部のＴＳＶホールがパッド電極４を突き抜けない場合もあるが、コンタクト抵抗を一定にそろえるためには、すべてのＴＳＶホールがパッド電極４を突き抜けるようにオーバーエッチング量を設定することが好ましい。なお、本発明におけるＴＳＶホールエッチングはドライエッチングにより実施され、ウェットエッチングは自然酸化膜の除去等の目的で実施されることはあるが、基本的には含まない。

その後、図２に示すように、シード層８ａ、メタル層８ｂ、接着層８ｃを形成する。これら一連の工程は、ウェハ状態で複数の半導体チップに対して同時に行った後、各チップ毎に切り分ける。

（実施形態例２）
上記実施形態例１では、導電性の凹部９をパッド電極４とは別材料で構成する例を示したが、本実施形態例では同材料で一体に形成する例を説明する。

まず、図４（ａ）と同様に第１層間絶縁膜３に導電性の凸部９を形成するための凹部３Ａを形成し（図５（ａ））、続いて、パッド電極としてタングステンを成膜し、凸部９（４Ａ）と一体にパッド電極４を形成する（図５（ｂ））。その後、図４（ｄ）と同様に裏面側からＴＳＶホール１０を形成する（図５（ｃ））。

このように導電性の凸部９をパッド電極４と一体に形成することで工程数を削減することができる。

（応用例）
本応用例における半導体装置の構成について、半導体装置がＤＲＡＭ(Dynamic Random Access Memory)の場合を一例にして説明する。

図６（ａ）は半導体素子領域ＤＡの断面図、図２（ｂ）は貫通電極領域ＴＳＶＡの断面図であり、ここでは図６（ａ）と図６（ｂ）を並べて示すことによって、夫々の構成要素の位置関係を明確にしている。なおこれ以降、貫通電極領域ＴＳＶＡも含めて半導体デバイス１００と称する。

図６に示すように、半導体デバイス１００は、半導体素子領域ＤＡと貫通電極領域ＴＳＶＡで構成されており、半導体素子領域ＤＡはメモリセル部ＭＣと周辺回路部ＰＣで構成されている。貫通電極領域ＴＳＶＡは、半導体素子領域ＤＡの外周部に設けられているが、ここでは説明の都合で右側だけに記載している。半導体素子領域ＤＡには、半導体メモリ素子のＤＲＡＭを記載しているが、メモリ素子に限ることなく、ロジック素子としても良いし、メモリ素子とロジック素子を混在させることもできる。なお、半導体素子領域ＤＡにおける半導体デバイスの構成は、公知のメモリ素子あるいはロジック素子である。貫通電極領域ＴＳＶＡにおける貫通電極は、主として、シリコン基板１を貫通した裏面バンプ（ＴＳＶ）８と、配線層５と、銅電極である表面バンプ電極７で構成されている。ＴＳＶ８は紙面上方に、チタン（Ｔｉ）と銅（Ｃｕ）を順次積層したシード層８ａが設けられており、銅（Ｃｕ）電極であるメタル層８ｂ、さらに紙面下方はニッケル（Ｎｉ）を主成分とした裏面接着層８ｃで覆われている。ＴＳＶ８の紙面上方は、導電性の凸部９及び第１配線５１Ａ（パッド電極４）に接続されている。表面バンプ電極７は、紙面下方にチタン（Ｔｉ）と銅（Ｃｕ）を順次積層したシード層７ａが設けられており、銅（Ｃｕ）電極であるメタル層７ｂ、さらに紙面上方は半田（例えばＳｎＰｂ）を主成分とした表面接着層７ｃで覆われている。

半導体素子領域ＤＡは、シリコン基板１に形成されたＳＴＩ１１で区画された活性領域にトランジスタが形成される。メモリセル部ＭＣでは、埋め込みゲート電極２１、埋め込み絶縁層２２、ソース・ドレイン２３ａ〜２３ｃを有する埋め込みゲートトランジスタが形成される。周辺回路部ＰＣではポリシリコンなどの第１導電層３２、ＷやＷＮなどのメタル膜からなる第２導電層３３を含むプレーン型のゲート電極と、キャップ層３４を備えたトランジスタが形成される。

メモリセル部の第１層間絶縁膜３中には、周辺回路部ＰＣのゲート電極と同層に形成されたビット線３５が形成されており、ビット線３５は、ソース・ドレイン２３ｂに接続されている。ソース・ドレイン２３ａ及び２３ｃは容量コンタクトとしての第１コンタクトプラグ３１に接続され、容量パッドとなる上層の第１配線５１とを接続している。容量パッド上にはキャパシタの下部電極７１が形成されており、容量絶縁膜７２、上部電極７３と合わせてキャパシタを構成している。キャパシタは第２層間絶縁膜６１で覆われており、上部電極７３には第２コンタクトプラグ５２を介して第２配線５３と接続されている。周辺回路部ＰＣでは第２層間絶縁膜６１を貫通して第２コンタクトプラグ５２が設けられており、第１配線５１と第２配線５３とが接続される。さらに、第２配線５２は、第３層間絶縁膜６２で覆われており、第３コンタクトプラグ５４を介して第３配線５５と接続される。第３配線５５を覆って第４層間絶縁膜６３が形成され、第４層間絶縁膜６３上にはプラグ一体型の第４配線５６が設けられている。第４配線５６は保護絶縁膜６４で覆われている。貫通電極領域ＴＳＶＡにも同様にパッド電極４としての第１配線５１Ａ、第２コンタクトプラグ５２Ａ、第２配線５３Ａ、第３コンタクトプラグ５４Ａ、第３配線５５Ａ、第４配線５６Ａが形成されており、第４配線５６Ａには表面バンプ電極７が接続されている。半導体デバイスの最表面にはパッシベーション膜６５が形成されている。

ＴＳＶ８とパッド電極４との接続部は、上記の実施形態例で示したように導電性の凸部９が設けられており、凹凸形状によるコンタクト面積の増大と、パッド電極４を突き抜けて楔状に接合することで接合強度も向上している。

この例では、導電性の凸部９は、半導体素子領域ＤＡの第１コンタクトプラグ３１と同工程で形成してもよい。また、パッド電極４は半導体素子領域ＤＡの第１配線５１と同層で形成される第１配線５１Ａを用いており、図示するようなクラウン形状のキャパシタを形成する場合、下部電極の型枠となるコア絶縁膜の除去を行うため、窒化シリコン膜等の絶縁性のエッチングストッパ膜（不図示）で覆われている。このようにエッチングストッパ膜で覆われている場合には、特許文献１と同様にパッド電極４は突き抜けるが、エッチングストッパ膜により上層の層間絶縁膜のエッチングを防止あるいは抑制することができる。

得られた半導体デバイス１００（以下、半導体チップ５０１という）は図７に示すように、一つの半導体チップ５０１Ｃの裏面側のＴＳＶ８と別の半導体チップ５０１Ｄの表面バンプ電極７とを位置合わせして、一定の圧力で押し付けながら、半田の融点以上で３００℃程度までの温度を加えて、半田膜（接着層７ｃ）をリフローさせる。以上により、貫通電極５０２が相互に接合される。接合時に加える圧力（荷重）は、ＴＳＶ構造、特に配線構造５に対して影響しない範囲で実施する。例えば、１つのバンプ電極あたり１０〜１５０ｇ程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。なお、水素プラズマ処理後、半田リフローによる接合までの間、各半導体チップは酸素を含む雰囲気（例えば大気）に曝露させないことが好ましい。

最後に、各半導体チップ間にアンダーフィル樹脂５０３を充てんする。続いて、最下層の半導体チップ５０１Ｈの貫通電極の外部端子をパッケージ基板５０４に接続し、モールド樹脂５０６、ソルダーボールからなるボールグリッドアレイ（ＢＧＡ）５０５を形成することで、図７に示す半導体モジュール５００が完成する。図７（ａ）は、半導体チップ５０１の８個（５０１Ａ〜５０１Ｈ）を積層した場合の概略断面図を示しており、図７（ｂ）は一部分の拡大図を示している。

半導体モジュール５００を構成する半導体チップ５０１のうち最上段に積層されたチップ（５０１Ａ）は、下段チップから供給される信号や電源を自チップの端子を介して取り込むことができれば良く、他のチップに更に転送／供給する必要が無い。従って、最上段の半導体チップ５０１Ａは、貫通電極５０２を有していなくても良い。例えば、表面バンプ７を持たない構成、あるいは裏面バンプ８を持たない構成が挙げられる。最上段に裏面バンプ８、すなわちＴＳＶ８を持たない構成では、通常、各半導体チップ５０１は半導体素子の形成される第１の主面側を下向きにして積層される。これは、最上段のみを上下逆転すると、最上段のチップの回路パターンの設計を他のチップと異なる設計とする必要があるためである。このようにＴＳＶ８を持たないチップでは、他の半導体チップのように貫通電極５０２を形成し易くするためのチップ薄板化が必要なくなる。この場合、最上段のチップは下段のチップよりも厚い構成となっていても良い。薄板化が不要な半導体チップでは、チップ積層時の熱応力によるチップの変形を抑制することができる。この場合であっても、下段の貫通電極５０２を有する半導体チップ５０１においては、本発明を適用して同様に効果的である。なお、全ての半導体チップを同様に形成できるという観点では、図７の半導体モジュール５００のように、最上段の半導体チップも下段のものと同様に貫通電極５０２を有していても良い。

また、図７の半導体モジュール５００では８枚の半導体チップ（５０１Ａ〜５０１Ｈ）を積層した例を開示したが、本発明は、貫通電極を備えた半導体チップを有する半導体モジュールであれば適用して同様に効果的であり、半導体チップの積層枚数に依らない。

また、本実施の形態では、第１のバンプ電極（ＴＳＶ）８を囲む絶縁リングを最初の工程で形成した後、素子形成、配線層形成、ＴＳＶ形成を経て、裏面研削およびＴＳＶを形成する構成に、本願発明の導電性の凸部９を適用する例を示した。ここで、本発明はＴＳＶを有する半導体チップに適用して効果的なのであって、絶縁リングやＴＳＶの構造やそれらを形成するタイミングは上記の例示に限定されない。例えば、素子、配線層、表面バンプを形成した後に、裏面研削を経て絶縁リングおよびＴＳＶを形成する構成や、ＴＳＶに対して基板を隔てて一重の絶縁リングが配置された構造ばかりでなく、ＴＳＶの側壁に直接絶縁リングが配置された構造や、絶縁リングが多重リングである構造なども想定され、このような構造に本発明を適用しても同様に効果的である。

１ 半導体基板（シリコン基板）
１Ａ 第１の主面（表面）
１Ｂ 第２の主面（裏面）
２ 絶縁リング
３ 第１層間絶縁膜
４ パッド電極
５ 配線層
６ 絶縁層
７ 第２のバンプ電極（表面バンプ）
７ａ シード層
７ｂ メタル層
７ｃ 接着層
８ 第１のバンプ電極（ＴＳＶ）
８ａ シード層
８ｂ メタル層
８ｃ 接着層
９ 導電性の凸部
１０ ＴＳＶホール
１１ ＳＴＩ
１２ 裏面保護膜
３１ 第１コンタクトプラグ
５１ 第１配線
５１Ａ パッド電極
５２、５２Ａ 第２コンタクトプラグ
５３、５３Ａ 第２配線
５４、５４Ａ 第３コンタクトプラグ
５５、５５Ａ 第３配線
５６、５６Ａ 第４配線
６１ 第２層間絶縁膜
６２ 第３層間絶縁膜
６３ 第４層間絶縁膜
６４ 保護絶縁膜
６５ パッシベーション膜
１００ 半導体デバイス
５００ 半導体モジュール
５０１ 半導体チップ
５０２ 貫通電極
５０３ アンダーフィル樹脂
５０４ パッケージ基板
５０５ ボールグリッドアレイ
５０６ モールド樹脂

Claims (20)

1. 半導体素子が形成された半導体基板の第１の主面上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された配線層と、
   前記配線層の最下層として形成されたパッド電極と、
   前記半導体基板の前記第１の主面と対向する第２の主面から前記半導体基板及び前記層間絶縁膜を貫通し、前記パッド電極に接する第１のバンプ電極とを備え、
   前記パッド電極の前記第１のバンプ電極側に、前記第１のバンプ電極と前記パッド電極との接続部から該接続部より外れた領域まで連続して前記パッド電極の一部と重なる導電性の凸部を有する半導体装置。
2. 前記導電性の凸部の前記接続部から外れた領域における基板垂直方向の厚みが、前記パッド電極の基板垂直方向の厚みよりも厚いことを特徴とする請求項１に記載の半導体装置。
3. 前記導電性の凸部は、前記パッド電極と別材料で別体に形成されている請求項１又は２に記載の半導体装置。
4. 前記導電性の凸部は、前記パッド電極と同材料で一体に形成されている請求項１又は２に記載の半導体装置。
5. 前記導電性の凸部は、所定の間隔で配置された複数のラインパターンである請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記導電性の凸部は、所定の開口部を含む格子状パターンである請求項１乃至４のいずれか１項に記載の半導体装置。
7. 前記導電性の凸部は、タングステンを含む金属材料で構成される請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記第１のバンプ電極は、前記導電性の凸部と前記パッド電極とが重ならない領域で前記パッド電極を突き抜けて形成される請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記導電性の凸部は、前記第１のバンプ電極と前記パッド電極との接続部における基板垂直方向の厚みが、前記接続部から外れる領域の基板垂直方向の厚みと異なる請求項１乃至８に記載の半導体装置。
10. 前記配線層の最上層に接続され、前記半導体基板の第１の主面側に露出する第２のバンプ電極を有する請求項１乃至９に記載の半導体装置。
11. 請求項１０の半導体装置の複数を、各半導体装置の第１のバンプ電極と隣接する半導体装置の第２のバンプ電極とを接合して積層した構成を含む半導体モジュール。
12. 半導体素子が形成された半導体基板の第１の主面上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に凹部を形成する工程と、
    前記凹部に第１の導電材料を埋め込み、導電性の凸部を形成する工程と、
    前記導電性の凸部と接続し、前記層間絶縁膜上にパッド電極を形成する工程と、
    前記半導体基板の前記第１の主面と対向する第２の主面から前記半導体基板及び前記層間絶縁膜を貫通し、前記パッド電極に達する孔を形成する工程と、
    前記孔に、前記パッド電極及び前記導電性の凸部に電気的に接続されるとともに、前記半導体基板の前記第２の主面側に引き出された第１のバンプ電極を形成する工程と、
    を備え、
    前記導電性の凸部は、前記孔内に露出する部分から露出しない部分にかけて前記パッド電極と一部重なるように連続して形成されていることを特徴とする半導体装置の製造方法。
13. 前記凹部の深さは、前記パッド電極の厚みより大きいことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記凹部を含む前記層間絶縁膜上に第１の導電材料を成膜した後、前記層間絶縁膜上面を露出し、前記凹部に第１の導電材料が残存するように前記第１の導電材料を除去した後、第２の導電材料を成膜して前記パッド電極を形成する請求項１２又は１３に記載の半導体装置の製造方法。
15. 前記凹部に導電材料を埋め込むと共に、前記層間絶縁膜上に所定の厚みに形成して、前記導電性の凸部と前記パッド電極とを一体に形成する請求項１２又は１３に記載の半導体装置の製造方法。
16. 前記導電性の凸部が所定の間隔で配置された複数のラインパターンとなるように、前記凹部が形成される請求項１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
17. 前記導電性の凸部が所定の開口部を含む格子状パターンとなるように、前記凹部が形成される請求項１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
18. 前記第１の導電材料は、タングステンを含む請求項１２乃至１７のいずれか１項に記載の半導体装置の製造方法。
19. 前記半導体基板の前記第２の主面から前記半導体基板及び前記層間絶縁膜を貫通し、前記パッド電極に達する孔は、前記導電性の凸部と重ならない領域の前記パッド電極を突き抜けて形成される請求項１２乃至１８のいずれか１項に記載の半導体装置の製造方法。
20. 前記バッド電極上の絶縁層と、該絶縁層内に配置される配線層と、前記配線層の最上層に接続され、前記絶縁層から前記半導体基板の第１の主面側に露出する第２のバンプ電極を形成する工程をさらに含む請求項１２乃至１９のいずれか１項に記載の半導体装置の製造方法。

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