JP2009176978A - 半導体装置 - Google Patents

Abstract

【課題】電子機器のさらなる薄型化に対応することが可能であり、かつ、実装面積の低減および開発期間の短縮化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置は、第１半導体チップ１０と第２半導体チップ２０とを備えており、ＷＬＣＳＰ型のパッケージ形態に構成されている。第１半導体チップ１０の上面には、集積回路１２が形成されており、集積回路１２の形成領域外に凹部１４が設けられている。また、第２半導体チップ２０の上面には、集積回路２２が形成されている。そして、集積回路１２が形成されている第１半導体チップ１０の上面と、集積回路２２が形成されている第２半導体チップ２０の上面とが同一面となるように、第２半導体チップ２０が第１半導体チップ１０の凹部１４内に配設されている。
【選択図】図１

Description

この発明は、半導体装置に関し、特に、複数の半導体チップを備えた半導体装置に関する。

携帯電話機やデジタルスチルカメラなどの小型軽量が要求される電子機器では、搭載される半導体パッケージの占有面積（実装面積）などを低減するために、複数の機能を１パッケージに含む半導体パッケージ（半導体装置）が搭載されている。このような半導体パッケージの一例として、従来、複数の機能領域を有するシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）からなる半導体チップを備えた半導体パッケージ（半導体装置）が知られている。この半導体パッケージでは、１個の半導体チップ上に、たとえば、ロジック、アナログ、メモリなどの複数の機能が集積されている。すなわち、上記半導体パッケージは、複数の機能が１チップ化された半導体チップを備えている。

一方、ロジック、アナログ、メモリなどの複数の機能を１チップ化するためには、機能領域毎に異なる製造プロセスを用いる必要があるため特有の製造プロセスとなる。このため、ロジック単独の製造プロセスやメモリ単独の製造プロセスなどと比べて製造プロセスが複雑化するとともに、各集積回路の性能向上に容易に対応することが困難になるという不都合がある。

また、製造プロセスが異なるロジック、アナログ、メモリなどを１個の半導体チップに混在させた場合には、半導体チップの最適化を図るのが非常に困難になるという不都合がある。これは、低電圧化が可能な集積回路（たとえば、ロジック回路）と低電圧化が困難な集積回路（たとえば、メモリ）とが混在してしまうためである。したがって、複数の機能が１チップ化された半導体チップを備える従来の半導体パッケージでは、半導体チップ（半導体パッケージ）の開発期間や仕様変更などに要する期間が長くなるという問題点がある。

また、近年、携帯電話機などの電子機器においては、高機能化・多機能化の要求の高まりが著しく、これにより、製品ライフサイクルが非常に短くなってきている。このため、このような電子機器に搭載される半導体パッケージにおいては、その開発期間の短縮化が求められている。その一方、上記した従来の半導体パッケージでは、開発期間の短縮化を図るのが困難であるため、このような要求に応えるのが困難になりつつある。

そこで、従来、占有面積（実装面積）を低減しながら、開発期間の短縮化を図ることが可能な半導体パッケージ（半導体装置）として、個別の製造プロセスで形成された複数の半導体チップを備え、これらの半導体チップが積層された状態でパッケージングされた三次元実装構造を有する半導体パッケージ（半導体装置）が知られている。なお、複数の半導体チップは、それぞれ、貫通電極やボンディングワイヤを介して、互いに電気的に接続されている。

上記した三次元実装構造を有する半導体パッケージでは、複数の半導体チップは、たとえば、ロジック回路が形成された半導体チップ、アナログ回路が形成された半導体チップ、メモリが形成された半導体チップなどから構成されており、各半導体チップは、それぞれ、単独の製造プロセスを用いて形成されている。このため、複数の機能を１チップ化する場合と異なり、製造プロセスが複雑化するのを抑制することが可能となる。これにより、各集積回路の性能向上に容易に対応することができる。

また、各半導体チップには、それぞれ単独の製造プロセスを用いて個別に集積回路が形成されるので、製造プロセスが異なるロジック、アナログ、メモリなどの集積回路を形成する場合でも、各々の集積回路を半導体チップ毎に個別に最適化された製造プロセスを用いて形成することができる。このため、半導体パッケージの機能を容易に最適化することができる。したがって、開発期間の短縮化を図ることが可能となる。また、複数の半導体チップを積層して１パッケージ化することにより、半導体パッケージの占有面積を低減することが可能となる。なお、上記した三次元実装構造を有する半導体装置の構造は、たとえば、特許文献１に記載されている。

特開２００６−５２２１号公報

しかしながら、上記した三次元実装構造を有する従来の半導体パッケージでは、複数の半導体チップを積層することによって実装面積は低減されるものの、これにより、半導体パッケージの厚みが大きくなるという不都合がある。このため、携帯電話機などの電子機器のさらなる薄型化に対応することが困難になるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、電子機器のさらなる薄型化に対応することが可能であり、かつ、実装面積の低減および開発期間の短縮化を図ることが可能な半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、一主面に形成された集積回路部と一主面における集積回路部の形成領域外に形成された凹部とを有する第１半導体チップと、一主面に集積回路部が形成された第２半導体チップとを備えている。そして、第２半導体チップは、第１半導体チップの一主面に対して第２半導体チップの一主面が同じ側に位置するように第１半導体チップの凹部内に配置されている。

この一の局面による半導体装置では、上記のように、第１半導体チップの集積回路部形成領域外に凹部を設けるとともに、この凹部内に第２半導体チップを配置（配設）することによって、複数の半導体チップを備えた場合でも半導体装置の厚みが大きくなるのを抑制することができる。これにより、電子機器のさらなる薄型化に対応することが可能となる。

また、一の局面による半導体装置では、第１半導体チップおよび第２半導体チップに、それぞれ個別に集積回路部を形成することによって、単独の製造プロセスを用いて各々の回路を形成することができるので、各々の集積回路部を１個の半導体チップに形成する場合（複数の機能を１チップ化する場合）と異なり、製造プロセスが複雑化するのを抑制することができる。このため、各々の集積回路部の性能向上に容易に対応することができるとともに、製造歩留を向上させることができる。また、この際、半導体チップ毎に個別に最適化された製造プロセスを用いることができるので、各々の集積回路部を容易に最適化することができる。したがって、上記のように構成することにより、開発期間の短縮化を図ることができ、同時に、開発コストを削減することができる。また、上記のように構成することによって、仕様変更や機能追加などにも容易に対応することが可能となる。

さらに、上記した構成では、第２半導体チップは第１半導体チップの凹部内に配置（配設）されているので、三次元実装構造を有する半導体装置と同様、半導体装置の実装面積（占有面積）を低減することができる。

上記一の局面による半導体装置において、好ましくは、第２半導体チップは、第１半導体チップの厚みよりも小さい厚みを有している。このように構成すれば、第２半導体チップを第１半導体チップの凹部内に容易に配設することができるとともに、半導体装置の厚みが大きくなるのを容易に抑制することができる。これにより、電子機器のさらなら薄型化に容易に対応することができる。

上記一の局面による半導体装置において、好ましくは、第１半導体チップの一主面と第２半導体チップの一主面とに跨る配線導体をさらに備え、第１半導体チップの集積回路部と第２半導体チップの集積回路部とは、配線導体を介して互いに電気的に接続されている。

上記一の局面による半導体装置において、好ましくは、第１半導体チップの一主面と第２半導体チップの一主面とが同一面となるように、凹部の深さが設定されている。このように構成すれば、複数の半導体チップを、あたかも１個の半導体チップのように構成することができるので、より容易に、半導体装置の厚みが大きくなるのを抑制することができるとともに、容易に、半導体装置の実装面積（占有面積）を低減することができる。また、このように構成すれば、容易に、１つの半導体チップの一主面に製造プロセスの異なる複数の集積回路部が形成された構成と同様の構成にすることができる。すなわち、１個の半導体チップに製造プロセスが異なる機能領域が複数形成された構成と同様の構成に容易にすることができる。これにより、設計自由度を向上させることができるとともに、開発期間の短縮化を図ることができる。また、上記した構成では、第１半導体チップの一主面と第２半導体チップの一主面とが同一面となっているので、容易に、第１半導体チップの集積回路部と第２半導体チップの集積回路部とを配線導体を介して電気的に接続することができる。

上記一の局面による半導体装置において、第１半導体チップおよび第２半導体チップの少なくともいずれか一方の一主面上に外部接続端子が形成されているのが好ましい。

この場合において、外部接続端子は、第１半導体チップの一主面上、および第２半導体チップの一主面上のそれぞれに形成されているのが好ましい。

上記一の局面による半導体装置において、好ましくは、第１半導体チップの集積回路部と第２半導体チップの集積回路部とは、互いに異なる機能を有している。この際、第１半導体チップの集積回路部と第２半導体チップの集積回路部とは、互いに機能的な関連性を有するように構成されるのがより好ましい。たとえば、第１半導体チップの集積回路部をロジック回路などから構成するとともに、第２半導体チップの集積回路部をメモリなどから構成することができる。なお、このように構成すれば、メモリの仕様変更などに容易に対応することが可能となる。また、第２半導体チップに汎用の半導体チップを用いることによって、開発コストおよび製造コストを容易に低減（削減）することができるとともに、容易に、開発期間を短縮することができる。

上記一の局面による半導体装置において、第１半導体チップの一主面上および第２半導体チップの一主面上には、封止樹脂層が形成されているのが好ましい。

この場合において、封止樹脂層は、第１半導体チップの側面の少なくとも一部を覆うように形成されていてもよい。

以上のように、本発明によれば、電子機器のさらなる薄型化に対応することが可能であり、かつ、実装面積の低減および開発期間の短縮化を図ることが可能な半導体装置を容易に得ることができる。

以下、本発明を具体化した実施形態を図面に基づいて詳細に説明する。なお、以下の実施形態では、本発明をＷＬＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）型の半導体装置に適用した場合について説明する。

図１は、本発明の一実施形態による半導体装置の断面図である。図２は、本発明の一実施形態による半導体装置の全体斜視図である。図３は、本発明の一実施形態による半導体装置の平面図である。図４および図５は、本発明の一実施形態による半導体装置の構造を説明するための斜視図である。まず、図１〜図５を参照して、本発明の一実施形態による半導体装置の構造について説明する。

一実施形態による半導体装置は、図１に示すように、ＷＬＣＳＰ技術を用いて形成されており、第１半導体チップ１０および第２半導体チップ２０と、第１半導体チップ１０および第２半導体チップ２０の各々の上面（一主面）上に形成された絶縁層３０と、絶縁層３０上に形成された複数の再配線層３１と、絶縁層３０および再配線層３１上に形成された封止樹脂層３２と、封止樹脂層３２をその厚み方向に貫通するように設けられた複数のメタルポスト３３と、封止樹脂層３２上に設けられ、各メタルポスト３３に電気的に接続された半田ボール（バンプ電極）３４とを備えている。なお、再配線層３１は、本発明の「配線導体」の一例であり、半田ボール３４は、本発明の「外部接続端子」の一例である。

第１半導体チップ１０は、シリコン基板１１を含んでおり、このシリコン基板１１の上面（一主面）の所定領域に集積回路１２が形成された構成を有している。この集積回路１２は、たとえば、ロジック回路などから構成されている。また、図４に示すように、第１半導体チップ１０の上面における外周部近傍領域には、図示しない内部配線層を介して集積回路１２と電気的に接続された複数の電極パッド１３が形成されている。また、第１半導体チップ１０の上面の最表層部には、酸化シリコンまたは窒化シリコンからなるパッシベーション膜（図示せず）が形成されている。このパッシベーション膜には、複数の開口が形成されており、この開口を介して、電極パッド１３がパッシベーション膜から露出されている。また、第１半導体チップ１０は、図１に示すように、約４９０μｍの厚みｔを有しており、図２〜図４に示すように、平面的に見て略矩形状に形成されている。

第２半導体チップ２０は、図１および図４に示すように、シリコン基板２１を含んでおり、このシリコン基板２１の上面（一主面）に集積回路２２が形成された構成を有している。この集積回路２２は、上記した第１半導体チップ１０の集積回路１２とは異なる機能を有する一方、機能的な関連性を有する回路から構成されている。具体的には、集積回路２２は、メモリなどから構成されている。また、第２半導体チップ２０の上面における外周部近傍領域には、図示しない内部配線層を介して集積回路２２と電気的に接続された複数の電極パッド２３（図４参照）が形成されている。また、第２半導体チップ２０の上面の最表層部には、酸化シリコンまたは窒化シリコンからなるパッシベーション膜（図示せず）が形成されている。このパッシベーション膜には、複数の開口（図示せず）が形成されており、この開口を介して、電極パッド２３がパッシベーション膜から露出されている。また、第２半導体チップ２０は、上記した第１半導体チップ１０よりも小さい厚みを有しており、図２〜図４に示すように、平面的に見て略矩形状に形成されている。また、第２半導体チップ２０は、上記第１半導体チップ１０よりも小さい平面積に構成されている。

ここで、本実施形態では、図１および図４に示すように、第１半導体チップ１０の上面における集積回路１２が形成されている領域以外の領域に凹部１４が設けられている。この凹部１４は、上記した第２半導体チップ２０が収まる大きさに形成されている。具体的には、凹部１４は、約２００μｍの深さｄ（図１参照）を有しており、平面的に見て、第２半導体チップ２０に対応する略矩形状に形成されている。そして、この凹部１４内に、上記した第２半導体チップ２０が配設されている。また、図１に示すように、第２半導体チップ２０は、その上面（集積回路２２が形成されている面：一主面）が、第１半導体チップ１０の上面（集積回路１２が形成されている面：一主面）と同一面となるように、ダイボンドペーストやポリイミドなどからなる層間封止材３５を介して第１半導体チップ１０（凹部１４の底面）に固定されている。

絶縁層３０は、たとえば、ポリイミドから構成されている。この絶縁層３０は、図１および図５に示すように、パッシベーション膜（図示せず）の表面全面を覆うとともに、凹部１４と第２半導体チップ２０との隙間を埋め込むように形成されている。また、絶縁層３０には、各電極パッド１３および２３（図３および図４参照）と対向する位置に、電極パッド１３および２３（図３および図４参照）をそれぞれ露出させる貫通孔３０ａが形成されている。

また、再配線層３１は、たとえば、銅などの金属材料から構成されている。この再配線層３１は、図５に示すように、絶縁層３０の上面上を、各貫通孔３０ａから各メタルポスト３３が設けられる位置まで延びるように形成されている。そして、各再配線層３１の一端部は、貫通孔３０ａを介して、電極パッド１３または２３（図３および図４参照）と電気的に接続されている。また、第２半導体チップ２０の電極パッド２３と電気的に接続された再配線層３１の他端部は、メタルポスト３３が設けられる位置において、第１半導体チップ１０の電極パッド１３と電気的に接続された再配線層３１のうちの対応する再配線層３１の他端部と電気的に接続されている。これにより、集積回路１２と集積回路２２とが互いに電気的に接続された状態となっている。なお、第２半導体チップ２０の電極パッド２３の一部に、第１半導体チップ１０の電極パッド１３と電気的に接続されていないものがあってもよい。

また、封止樹脂層３２は、たとえば、エポキシ樹脂などから構成されている。この封止樹脂層３２は、図１および図３に示すように、絶縁層３０および再配線層３１の表面を覆うように形成されており、半導体装置における第１半導体チップ１０および第２半導体チップ２０の上面（一主面）側を封止している。なお、封止樹脂層３２は、第１半導体チップ１０の側面をも覆っている。

また、メタルポスト３３は、銅などの金属材料から構成されている。このメタルポスト３３は、略円柱形状に形成されており、図１に示すように、封止樹脂層３２をその厚み方向に貫通するように設けられている。また、メタルポスト３３は、再配線層３１上の所定の位置に配設されており、これによって、再配線層３１と電気的に接続されている。

なお、一実施形態による半導体装置では、図３に示すように、メタルポスト３３は、第１半導体チップ１０および第２半導体チップ２０の各々の上面上に配設されている。そして、複数のメタルポスト３３のうちの一部のメタルポスト３３（３３ａ）が、第１半導体チップ１０の電極パッド１３と第２半導体チップ２０の電極パッド２３とのおおよそ中間に位置するように配置されている。このように配置されたメタルポスト３３（３３ａ）には、第２半導体チップ２０の電極パッド２３と電気的に接続された再配線層３１、および第１半導体チップ１０の電極パッド１３と電気的に接続された再配線層３１の両方の再配線層３１が電気的に接続されている。これにより、集積回路１２と集積回路２２とを再配線層３１を介して電気的に接続する際に、第１半導体チップ１０の電極パッド１３からメタルポスト３３までの再配線層３１の長さ、および第２半導体チップ２０の電極パッド２３からメタルポスト３３までの再配線層３１の長さを短くすることができる。

また、半田ボール３４は、図１に示すように、メタルポスト３３の封止樹脂層３２から露出された部分（メタルポスト３３の上面（先端）部分）を覆うように設けられている。

本実施形態では、上記のように、第１半導体チップ１０の所定領域に凹部１４を設けるとともに、この凹部１４内に第２半導体チップ２０を配設することによって、複数の半導体チップを備えた場合でも半導体装置の厚みが大きくなるのを抑制することができる。これにより、電子機器のさらなる薄型化に対応することが可能となる。

また、本実施形態では、上記のように、集積回路１２を第１半導体チップ１０に形成するとともに、集積回路２２を第２半導体チップ２０に形成することによって、個別の製造プロセスを用いて各々の回路を形成することができるので、集積回路１２および集積回路２２を１個の半導体チップに形成する場合（複数の機能を１チップ化する場合）と異なり、製造プロセスが複雑化するのを抑制することができる。このため、集積回路１２および集積回路２２の性能向上に容易に対応することができるとともに、製造歩留を向上させることができる。また、この際、半導体チップ毎に個別に最適化された製造プロセスを用いることができるので、集積回路１２および集積回路２２を容易に最適化することができる。したがって、上記のように構成された一実施形態による半導体装置では、開発期間の短縮化を図ることができ、同時に、開発コストを削減することができる。また、仕様変更や機能追加などにも容易に対応することが可能となる。

また、上記した本実施形態の構成では、第２半導体チップ２０は第１半導体チップ１０の凹部１４内に配設されているので、三次元実装構造を有する半導体装置と同様、半導体装置の実装面積（占有面積）を低減することができる。

また、本実施形態では、上記のように、集積回路１２を、たとえば、ロジック回路などから構成するとともに、集積回路２２を、たとえば、メモリなどから構成することによって、一部の仕様変更（たとえば、メモリの仕様変更など）に容易に対応することができる。また、集積回路２２が形成されている第２半導体チップ２０に汎用の半導体チップを用いることによって、開発コストおよび製造コストを容易に低減（削減）することができるとともに、容易に、開発期間を短縮することができる。

また、本実施形態では、上記のように、集積回路１２が形成されている第１半導体チップ１０の上面と、集積回路２２が形成されている第２半導体チップ２０の上面とが同一面となるように、第２半導体チップ２０を第１半導体チップ１０の凹部１４内に配設することによって、複数の半導体チップを、あたかも１個の半導体チップのように構成することができるので、より容易に、半導体装置の厚みが大きくなるのを抑制することができるとともに、容易に、半導体装置の実装面積（占有面積）を低減することができる。また、このように構成すれば、集積回路１２と集積回路２２との製造プロセスが大幅に異なる場合でも、容易に、第１半導体チップ１０の上面に集積回路１２と集積回路２２とが形成された構成と同様の構成にすることができる。すなわち、１個の半導体チップに製造プロセスが異なる機能領域が複数形成された構成と同様の構成に容易にすることができる。これにより、設計自由度を向上させることができるとともに、開発期間の短縮化を図ることができる。また、上記した本実施形態の構成では、集積回路１２が形成されている面（第１半導体チップ１０の上面）と集積回路２２が形成されている面（第２半導体チップ２０の上面）とが同一面となっているので、容易に、集積回路１２と集積回路２２とを再配線層３１を介して電気的に接続することができる。

なお、本実施形態による半導体装置では、上記したように、複数の半導体チップをあたかも１個の半導体チップのように構成することができるので、半導体チップをパッケージングする工程などにおいて、１個の半導体チップを用いる場合と同様の工程でパッケージング処理などを行うことができる。

また、本実施形態では、ＷＬＣＳＰ型のパッケージ形態に半導体装置が構成されているので、開発期間を短縮することが可能であることに加えて、電子機器のさらなる薄型化に容易に対応することが可能であり、かつ、実装面積（占有面積）を容易に低減することが可能な半導体装置を得ることができる。

図６〜図１７は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。次に、図１および図３〜図１７を参照して、本発明の一実施形態による半導体装置の製造方法について説明する。

まず、図６に示すように、シリコン基板１１ａの上面に集積回路１２を形成する。この際、集積回路１２は、凹部１４が形成される領域以外の領域に形成する。次に、シリコン基板１１ａの上面における所定領域に、複数の電極パッド１３（図４参照）を形成するとともに、この電極パッド１３と集積回路１２とを電気的に接続するための内部配線層（図示せず）を形成する。次に、シリコン基板１１ａ上に、酸化シリコンまたは窒化シリコンからなるパッシベーション膜（図示せず）を形成する。そして、パッシベーション膜の電極パッド１３に対応する領域を除去することによって、電極パッド１３の表面をパッシベーション膜から露出させる。

続いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチング技術を用いて、シリコン基板１１ａの上面の所定領域に約２００μｍの深さｄを有する凹部１４を形成する。なお、上記した凹部１４の形成は、集積回路１２を形成する前であってもよい。次に、図４および図７に示すように、集積回路２２、電極パッド２３（図４参照）およびパッシベーション膜（図示せず）などが予め形成された第２半導体チップ２０を凹部１４内に配設する。この際、ダイボンドペーストやポリイミドなどからなる層間封止材３５で第２半導体チップ２０を凹部１４の底面に固定するとともに、第２半導体チップ２０の上面（集積回路２２が形成されている面）がシリコン基板１１ａの上面（集積回路１２が形成されている面）と同一面となるように構成する。

次に、図８に示すように、第２半導体チップ２０が配設されたシリコン基板１１ａの上面全面にポリイミドなどからなる絶縁層３０を形成する。そして、絶縁層３０の所定領域をエッチングなどで除去する。これにより、絶縁層３０が所定のパターン形状に形成されるとともに、各電極パッド１３および２３（図３および図４参照）と対向する位置に、電極パッド１３および２３（図３および図４参照）のそれぞれを露出させる貫通孔３０ａが形成される。

その後、図９に示すように、シリコン基板１１ａの上面上に所定のパターン形状を有する複数の再配線層３１を形成する。この再配線層３１は、貫通孔３０ａを介して、電極パッド１３および２３（図３および図４参照）と電気的に接続されるように形成するとともに、図３および図５に示したように、一部の再配線層３１によって、電極パッド１３と電極パッド２３とが電気的に接続されるように形成する。これにより、集積回路１２と集積回路２２とが再配線層３１を介して互いに電気的に接続される。

次に、図１０に示すように、メッキ法などを用いて、再配線層３１上の所定位置に銅などの金属材料からなる略円柱形状のメタルポスト３３を複数形成する。続いて、図１１に示すように、ダイシングソー（図示せず）などを用いて、シリコン基板１１ａの上面側から厚み方向の途中の深さまで切り込み１１１ａを入れる。その後、図１２に示すように、シリコン基板１１ａの上面全面を覆うように、エポキシ樹脂などからなる封止樹脂層３２を形成する。

次に、封止樹脂層３２側から研磨を行うことにより、図１３に示すように、メタルポスト３３の上面を封止樹脂層３２から露出させる。次に、シリコン基板１１ａの下面側から研磨を行うことにより、図１４に示すように、シリコン基板１１ａの厚みを約４９０μｍの厚みまで薄くする。そして、図１５に示すように、封止樹脂層３２から露出されたメタルポスト３３の上面上に、印刷法などにより、半田層３４ａを形成した後、半田層３４ａが形成されたシリコン基板１１ａをリフロー処理する。これにより、メタルポスト３３上に図１６に示すような半田ボール３４が形成される。最後に、ダイシングソーを用いて切り込み１１１ａの部分を切断することにより、図１７に示すように、シリコン基板１１ａを個片化する。このようにして、図１に示した本発明の一実施形態による半導体装置が製造される。なお、シリコン基板１１ａが個片化されることによって、第１半導体チップ１０が得られる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、第１半導体チップの凹部内に第２半導体チップを配設した例を示したが、本発明はこれに限らず、第１半導体チップに複数の凹部を形成とともに、第２半導体チップが配設されている凹部以外の凹部内に他の半導体チップを配設するようにしてもよい。また、第１半導体チップに平面積の比較的大きな凹部を形成し、この凹部内に複数の半導体チップを二次元配置してもよい。

また、上記実施形態では、外部電極端子としての半田ボールを第１半導体チップおよび第２半導体チップの各々の上面上に設けた例を示したが、本発明はこれに限らず、第１半導体チップおよび第２半導体チップのいずれか一方の上面上に設けられた構成であってもよい。

また、上記実施形態では、ＷＬＣＳＰ型の半導体装置に本発明を適用した例を示したが、本発明はこれに限らず、ＷＬＣＳＰ型以外の半導体装置に本発明を適用してもよい。

また、上記実施形態では、第２半導体チップが凹部内に配設された第１半導体チップを１個用いて半導体装置を構成した例を示したが、本発明はこれに限らず、第２半導体チップが凹部内に配設された第１半導体チップを複数個用いることによって、三次元実装構造を有する半導体装置に構成してもよい。このように構成すれば、半導体装置の機能および性能等を向上させることができる。また、従来の三次元実装構造を有する半導体装置に比べて、半導体チップの積層数を減らすことができるので、その分、半導体装置の厚みが大きくなるのを抑制することができる。

また、上記実施形態では、第２半導体チップの集積回路を第１半導体チップの集積回路と異なる機能を有する回路から構成した例を示したが、本発明はこれに限らず、第２半導体チップの集積回路を第１半導体チップの集積回路と同じ機能を有する回路から構成してもよい。この際、仕様変更などが比較的多い集積回路部分を第２半導体チップに形成することによって、第２半導体チップのみの設計変更で仕様変更などに対応することが可能となるので、設計自由度を向上させることができるとともに、容易に、開発期間の短縮化を図ることができる。また、開発コストを削減することができる。

本発明の一実施形態による半導体装置の断面図である。 本発明の一実施形態による半導体装置の全体斜視図である。 本発明の一実施形態による半導体装置の平面図である。 本発明の一実施形態による半導体装置の構造を説明するための斜視図である。 本発明の一実施形態による半導体装置の構造を説明するための斜視図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。

符号の説明

１０ 第１半導体チップ
１１、１１ａ シリコン基板
１２ 集積回路
１３ 電極パッド
１４ 凹部
２０ 第２半導体チップ
２１ シリコン基板
２２ 集積回路
２３ 電極パッド
３０ 絶縁層
３０ａ 貫通孔
３１ 再配線層（配線導体）
３２ 封止樹脂層
３３、３３ａ メタルポスト
３４ 半田ボール（外部接続端子）
３５ 層間封止材

Claims (9)

1. 一主面に形成された集積回路部と一主面における前記集積回路部の形成領域外に形成された凹部とを有する第１半導体チップと、
   一主面に集積回路部が形成された第２半導体チップとを備え、
   前記第２半導体チップは、前記第１半導体チップの一主面に対して前記第２半導体チップの一主面が同じ側に位置するように前記第１半導体チップの凹部内に配置されていることを特徴とする、半導体装置。
2. 前記第２半導体チップは、前記第１半導体チップの厚みよりも小さい厚みを有することを特徴とする、請求項１に記載の半導体装置。
3. 前記第１半導体チップの一主面と前記第２半導体チップの一主面とに跨る配線導体をさらに備え、
   前記第１半導体チップの集積回路部と前記第２半導体チップの集積回路部とは、前記配線導体を介して互いに電気的に接続されていることを特徴とする、請求項１または２に記載の半導体装置。
4. 前記第１半導体チップの一主面と前記第２半導体チップの一主面とが同一面となるように、前記凹部の深さが設定されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第１半導体チップおよび前記第２半導体チップの少なくともいずれか一方の一主面上に外部接続端子が形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記外部接続端子は、前記第１半導体チップの一主面上、および前記第２半導体チップの一主面上のそれぞれに形成されていることを特徴とする、請求項５に記載の半導体装置。
7. 前記第１半導体チップの集積回路部と前記第２半導体チップの集積回路部とは、互いに異なる機能を有していることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記第１半導体チップの一主面上および前記第２半導体チップの一主面上には、封止樹脂層が形成されていることを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記封止樹脂層は、前記第１半導体チップの側面の少なくとも一部を覆うように形成されていることを特徴とする、請求項８に記載の半導体装置。

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