JP2014096691A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の規模を小さくすること。
【解決手段】半導体装置は、第１回路と、第２回路と、第３回路とを備える。第１回路は、基準クロックの周期と遅延素子当たりの遅延量との対応関係を表す第１情報を生成する。第２回路は、設定位相差に対応する遅延素子の段数を表す第２情報を第１情報に基づいて生成する。第３回路は、基準クロックを第２情報が表す段数分の遅延素子の遅延量だけ遅延させてディレイドクロックを生成する。ここで、第１回路は、１以上の遅延素子の遅延量を周期とする第１クロックを生成するリングオシレータと、基準クロックを分周して第２クロックを生成する分周器と、第１クロックをクロックパルスとして用いて第２クロックの周期をカウントするカウンタと、を備え、カウンタによるカウント結果に基づいて第１情報を生成する。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

DDRメモリ（Double-Data-Rate Synchronous Dynamic Random Access Memory）などのメモリ装置にアクセスするための半導体装置には、一般に、ディレイドロックループ回路（ＤＬＬ回路）を備えて構成されるものがある。ＤＬＬ回路は、入力されたクロックに対して、任意のディレイを持つディレイドクロックを生成する。

特開２０１１−４９７９０号公報

本発明の一つの実施形態は、可及的に規模の小さい半導体装置を提供することを目的とする。

本発明の一つの実施形態によれば、半導体装置は、第１回路と、第２回路と、第３回路とを備える。第１回路は、基準クロックの周期と遅延素子当たりの遅延量との対応関係を表す第１情報を生成する。第２回路は、設定位相差に対応する前記遅延素子の段数を表す第２情報を前記第１情報に基づいて生成する。第３回路は、前記基準クロックを前記第２情報が表す段数分の前記遅延素子の遅延量だけ遅延させてディレイドクロックを生成する。ここで、前記第１回路は、１以上の前記遅延素子の遅延量を周期とする第１クロックを生成するリングオシレータと、前記基準クロックを分周して前記第１クロックよりも大きい周期を有する第２クロックを生成する分周器と、前記第１クロックをクロックパルスとして用いて前記第２クロックの周期をカウントするカウンタと、を備え、前記カウンタによるカウント結果に基づいて前記第１情報を生成する。

図１は、第１の実施形態の半導体装置を適用したDLL回路の構成を示す図である。 図２は、第１の実施形態の第１回路の構成を示す図である。 図３は、ディレイライン１３を構成する遅延素子の構成例を示す図である。 図４は、クロックRef32とクロックCLK64との関係を説明するための図である。 図５は、ディレイライン１３を構成する遅延素子の構成例を示す図である。 図６は、リングオシレータの他の構成例を示す図である。 図７は、リングオシレータの他の構成例を示す図である。 図８は、第２の実施形態の半導体装置を適用したDLL回路の構成を示す図である。 図９は、第２の実施形態の第２回路のさらに詳しい構成を示す図である。 図１０は、第２の実施形態の第３回路のさらに詳しい構成を示す図である。 図１１は、マザーボードの上面図である。 図１２は、第３の実施形態のASICの断面図である。 図１３は、第４の実施形態のメモリチップの断面図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の半導体装置を適用したDLL（Delay Locked Loop）回路の構成を示す図である。図示するように、DLL回路１ａは、第１回路１０ａ、第２回路２０ａ、および第３回路３０ａを備えている。第１回路１０ａ、第２回路２０ａ、および第３回路３０ａには、外部からリファレンスクロックRefCLKおよび非同期リセット信号が共通入力される。また、第１回路１０ａおよび第３回路３０ａには、イネーブル信号EN1、EN2が個別に入力される。非同期リセット信号は、回路１０ａ、２０ａ、３０ａの内部に具備するフリップフロップを初期化するための信号である。また、イネーブル信号EN1、EN2は、回路１０ａ、３０ａを動作させるか否かを指定する信号である。

第１回路１０ａは、リファレンスクロックRefCLKの周期が何段分の遅延素子の遅延量に相当するかを計測し、計測結果を信号CNT1として第２回路２０ａに出力する。ここでは一例として、信号CNT1[8:0]は、９ビットの分解能を有している。

なお、信号CNT1として出力される値（第１情報）は、リファレンスクロックRefCLKの周期と遅延素子の遅延量との間の関係を示すものであれば、どのように定義されるものであってもよい。例えば、リファレンスクロックRefCLKの周期の整数倍の時間当たりの遅延素子の段数としたり、リファレンスクロックRefCLKの周期の整数分の１の時間当たりの遅延素子の段数としたりすることが可能である。

第２回路２０ａは、外部から位相情報GRが入力される。位相情報GRとは、リファレンスクロックRefCLKに対するディレイドクロックDCLKの遅延量を角度情報の形式で指定する情報（設定位相差）である。位相情報GRは、リファレンスクロックRefCLKの周期と所望する遅延量との間の相対関係を示すものであれば、どのように定義されるものであってもよい。ここでは一例として、位相情報GR[8：0]は、９ビットの分解能を有している。即ち、位相情報GRは、１周期分の遅延量を５１２等分し、所望の遅延量を０〜５１１の範囲内の数値で表現したものである。

第２回路２０ａは、信号CNT1と位相情報GRとに基づいて、位相情報GRにより指定された遅延量に対応する遅延素子の段数情報を生成し、信号CNT2（第２情報）として第３回路３０ａに出力する。信号CNT2として出力する値の生成方法は、信号CNT1や位相情報GRの定義に応じて変わる。

第３回路３０ａは、内部に遅延素子を複数備えて構成される。第３回路３０ａは、リファレンスクロックRefCLKを１以上の段数の遅延素子を通過させてディレイドクロックDCLKを生成し、出力することができる。ディレイドクロックDCLKを生成するためにリファレンスクロックRefCLKを通過させる遅延素子の段数は、第２回路２０ａからの信号CNT2により指定される。ここでは一例として、信号CNT2[8:0]は、９ビットの分解能を有している。即ち、信号CNT2は、最大で５１２の段数を指定することができる。

図２は、第１回路１０ａのさらに詳しい構成を示す図である。第１回路１０ａは、分周器１１と、リングオシレータ１４と、カウンタ１５とを備えている。

リングオシレータ１４は、例えば３２個の遅延素子が直列接続されて構成されるディレイライン１３と、NAND回路１２とを備えている。ディレイライン１３を構成する３２個の遅延素子は夫々、例えば、図３に示す遅延素子１６のようにインバータを直列に接続した構成を有する。NAND回路１２の入力端には、ディレイライン１３の最終段の遅延素子１６からの出力とイネーブル信号EN1が接続され、NAND回路１２の出力は、ディレイライン１３の初段の遅延素子１６に入力されている。これにより、リングオシレータ１４は、イネーブル信号EN1がHighステートである場合に、遅延素子１６の遅延量のおよそ６４段分の時間を周期とする周波数のクロックを発振し、出力することができる。リングオシレータ１４から出力されるクロック（第１クロック）をクロックCLK64と表記することとする。

分周器１１は、リファレンスクロックRefCLKを32分の1に分周してクロックRef32（第２クロック）を生成し、出力する。

クロックRef32とクロックCLK64はカウンタ１５に入力される。カウンタ１５は、クロックRef32をスタート／ストップ信号として用いてクロックCLK64のパルスをカウントする。ここでは、カウンタ１５は、クロックRef32がHigh状態となる１つのパルス期間（即ちクロックRef32の周期の半分の期間）にクロックCLK64のサイクル数をカウントする。そして、カウンタ１５は、カウント結果に基づいて信号CNT1を生成し、出力する。

図４は、クロックRef32とクロックCLK64の関係を説明するための図である。この図に示す関係によれば、カウンタ１５によるカウント結果は、「10」となる。クロックRef32は、リファレンスクロックRefCLKの32分の1の周波数を有する。即ち、リファレンスクロックRefCLKの周期をtRefとすると、クロックRef32の周期は、32*tRefとなる。また、遅延素子１６の遅延量をdtdelay、NAND回路１２の遅延量をdtNANDとすると、クロックCLK64の周期は、2*(32*dtdelay+dtNAND)、即ちおよそ64*dtdelayとなる。したがって、カウント結果が「10」である場合、次の式１の関係が成立する。
32*tRef/2=64*dtdelay*10 （式１）

この式１を変形すると、
tRef/dtdelay=40 （式２）
が得られる。カウンタ１５は、「40」という値を信号CNT1として出力することができる。このようにリファレンスクロックRefCLKの周期が４０個分の遅延素子１６の遅延量の時間に相当することを表している。

なお、以上の説明においては、分周器１１の分周比は32であり、リングオシレータ１４は、32個の遅延素子１６を具備することに起因して遅延素子１６の遅延量の64倍の時間を周期とするクロックCLK64を生成する、として説明した。しかし、クロックRef32の周期がクロックCLK64の周期よりも大きければ、分周器１１の分周比やリングオシレータ１４を構成する遅延素子１６の数は任意である。分周器１１の分周比をA、リングオシレータ１４が具備する遅延素子１６の数をB、カウンタ１５によるカウント結果の値をCとする。カウンタ１５によりクロックRef32の半周期をカウントしたとすると、信号CNT1として出力する値を次の式３により求めることができる。
tRef/dtdelay=2*B*C/A （式３）

ここで、第１の実施形態と比較される技術（比較例）を説明する。比較例によれば、リファレンスクロックRefCLKの周期に相当する遅延素子の段数は、ディレイラインを用いて計測される。比較例にかかるディレイラインは、例えば、図５に示す遅延素子２００が直列に接続されて構成される。遅延素子２００は、３つのNAND回路２０１、２０２、２０３を備える。NAND回路２０１およびNAND回路２０２の出力は、夫々NAND回路２０３の入力端に接続される。NAND回路２０３の出力端は遅延素子２００の出力端Doutに接続されている。NAND回路２０１の入力端には、Highステートの入力と入力端Dinからの入力とが接続されている。入力端Dinには、前段の遅延素子２００の出力端Doutが接続される。NAND回路２０２の入力端には、クロック入力端子CLKINと制御信号端子CTLとが接続されている。クロック入力端子CLKINには、リファレンスクロックRefCLKが入力される。以上のように構成されることによって、遅延素子２００は、制御信号端子CTLがHighステートのとき、リファレンスクロックRefCLKを出力端Doutから出力し、制御信号端子CTLがLowステートのとき、入力端Dinからの入力を出力端Doutから出力することができる。即ち、比較例にかかるディレイラインによれば、１つの遅延素子２００にのみ制御信号端子CTLにHighが入力され、他の遅延素子２００の制御信号端子CTLにLowが入力されると、リファレンスクロックRefCLKは、制御信号端子CTLにHighが入力された遅延素子２００を先頭としてこの遅延素子２００の後段の全ての遅延素子２００を通過することができる。

そして、比較例によれば、ディレイラインを通過したリファレンスクロックRefCLKとディレイラインを全く通過しないリファレンスクロックRefCLKとを比較しながら制御信号端子CTLにHighが入力される位置を変化させ、両クロックが一致した場合に（言い換えるとロック状態が実現した場合に）、通過した遅延素子２００の段数が信号CNT1に出力される。

ここで、比較例によれば、リファレンスクロックRefCLKを遅延素子２００を通過させることによってロック状態が実現する。このため、入力されるクロックには、ディレイラインを構成する遅延素子２００の数に応じた最低動作周波数が存在する。例えば、１つの遅延素子２００あたりの遅延量が25psであり、ディレイラインが512個の遅延素子２００で構成される場合には、正常にロック状態が実現されるためには、リファレンスクロックRefCLKの周期は、25ps*512=12.8ns未満でなくてはならない。即ち、リファレンスクロックRefCLKの周波数は78.125MHz以上である必要がある。この周波数よりも小さいリファレンスクロックRefCLKにも対応しようとすると、遅延素子２００の数をさらに増やす必要が生じる。遅延素子２００の数を増やすと、半導体装置の規模が大きくなったり、リーク電流が増大したりする。

これに対し、第１の実施形態によれば、式３に基づいて信号CNT1の値が算出される。したがって、リファレンスクロックRefCLKの周波数がどれだけ小さくても、カウンタ１５によるカウント結果として得られる値Cが大きくなるだけであって、信号CNT1の値が算出可能である点には変わりはない。即ち、第１の実施形態によれば、分周器１１とリングオシレータ１４の組み合わせによって最低動作周波数をなくすことができる。

また、第１の実施形態によれば、式３から理解できるように、リングオシレータ１４を構成する遅延素子の数が少なくても、カウンタ１５によるカウント結果Cの値が大きくなるだけであって、信号CNT1の値が算出可能である点には変わりはない。したがって、第１の実施形態によれば、比較例に比べて内部に具備する遅延素子の数を減らすことができる。即ち、第１の実施形態によれば、比較例に比べて小さい規模の半導体装置を得ることができる。

また、以上の説明によれば、リングオシレータ１４から出力されるクロックCLK64の周期は、正確には2*(32*dtdelay+dtNAND)であった。クロックCLK64の周期を正確に64*dtdelayに一致させるためにリングオシレータ１４の構成を変形することが可能である。図６および図７は、リングオシレータ１４の変形例を示す図である。

図６に示すリングオシレータ１４ａは、31個の遅延素子からなるディレイライン１３ａと、抵抗およびコンデンサが組み合わされて構成された遅延要素１７ａと、NAND回路１２とを備えている。遅延要素１７ａの遅延量とNAND回路１２の遅延量dtNANDとの和が１つの遅延素子の遅延量と等しくなるように、遅延要素１７ａの抵抗の抵抗値および遅延要素１７ａのコンデンサの容量が定められている。これにより、リングオシレータ１４ａは、周期が64*dtdelayに一致するクロックCLK64を発振することができる。

図７に示すリングオシレータ１４ｂは、31個の遅延素子からなるディレイライン１３ａと、PMOSトランジスタおよびNMOSトランジスタが組み合わされて構成された遅延要素１７ｂと、NAND回路１２とを備えている。遅延要素１７ｂは、遅延要素１７ｂの遅延量とNAND回路１２の遅延量dtNANDとの和が１つの遅延素子の遅延量と等しくなるように、PMOSトランジスタおよびNMOSトランジスタが選択されて構成されている。これにより、リングオシレータ１４ｂは、周期が64*dtdelayに一致するクロックCLK64を発振することができる。

また、以上の説明によれば、第１回路１０ａと第３回路３０ａとにはリファレンスクロックRefCLKが共通入力されるものとして説明したが、第３回路３０ａには、リファレンスクロックRefCLKと同じ周波数のクロックであれば任意のクロックを入力することができる。第３回路３０ａは、リファレンスクロックRefCLKと異なるクロックが入力された場合には、入力されたクロックを順としてディレイドクロックDCLKを生成することができる。

このように、第１の実施形態によれば、DLL回路１ａは、遅延素子１６の遅延量の所定倍の時間を周期とするクロックCLK64を生成するリングオシレータ１４と、リファレンスクロックRefCLKを所定の分周比で分周してクロックCLK64よりも大きい周期を有するクロックRef32を生成する分周器１１と、クロックRef32をスタート／ストップ信号として用いてクロックCLK64のパルスをカウントするカウンタ１５と、を備え、カウンタ１５によるカウント結果に基づいてリファレンスクロックRefCLKの周期と遅延素子１６当たりの遅延量との対応関係を表す情報を生成するので、比較例に比べて遅延素子１６の数を減らすことが可能となる。即ち、半導体装置の規模を可及的に小さくすることが可能となる。なお、第１の実施形態においては遅延素子として図３に示す遅延素子１６を用いて詳述したが、この遅延素子に限定されない。例えば、図５に示す遅延素子２００を用いることも可能である。遅延素子２００に入力される制御信号端子CTLを接地電源VSSと接続することによって、入力端Dinへ入力された信号に対して2個のNAND回路分遅延させた信号を出力端Doutから出力することができる。

（第２の実施形態）
図８は、第２の実施形態の半導体装置を適用したDLL回路の構成を示す図である。図示するように、DLL回路１ｂは、第１回路１０ｂ、第２回路２０ｂ、および第３回路３０ｂを備えている。第１回路１０ｂ、第２回路２０ｂ、および第３回路３０ｂには、外部からリファレンスクロックRefCLKおよび非同期リセット信号が共通入力される。また、第１回路１０ｂおよび第３回路３０ｂには、イネーブル信号EN1、EN2が個別に入力される。非同期リセット信号は、回路１０ｂ、２０ｂ、３０ｂの内部に具備されるフリップフロップを初期化するための信号である。また、イネーブル信号ENは、回路１０ｂ、３０ｂを動作させるか否かを指定する信号である。

第１回路１０ｂは、リファレンスクロックRefCLKの周期が何段分の遅延素子の遅延量に相当するかを計測し、計測結果を信号CNT1として第２回路２０ｂに出力する。なお、第１回路１０ｂに具備される遅延素子の数を可及的に低減するために、第１回路１０ｂとして第１の実施形態の第１回路１０ａを採用することが可能である。

第２回路２０ｂは、外部から位相情報GRが入力される。第２回路２０ｂは、位相情報GRと信号CNT1の値とに基づいて商情報および余情報を生成し、出力する。商情報および余情報については後ほど詳しく述べる。

第３回路３０ｂは、第２回路２０ｂが生成した商情報および余情報に基づいて、リファレンスクロックRefCLKを位相情報GRに相当する遅延量だけ遅延させたディレイドクロックDCLKを生成し、出力する。

図９は、第２回路２０ｂのさらに詳しい構成を示す図である。図示するように、第２回路２０ｂは、位相情報変換回路２１および割り算回路２２を備えている。位相情報変換回路２１は、第１の実施形態の第２回路２０ａと同様の処理により信号CNT2を生成し、出力する。割り算回路２２は、信号CNT2として出力された値を予め決められた値、例えば「64」で除算して、得られた商を商情報として、得られた余を余情報として、夫々出力する。割り算回路２２における除算に用いられる値「64」の根拠は後ほど明らかになる。

図１０は、第３回路３０ｂのさらに詳しい構成を示す図である。図示するように、第３回路３０ｂは、リングオシレータ３３と、複数（ここでは７個）の単位要素３７−１〜３７−７と、ディレイライン３８と、デコーダ３９と、デコーダ４０とを備えている。なお、以降、単位要素３７−１〜３７−７のうちの任意の要素を単位要素３７と表記することがある。

リングオシレータ３３は、NAND回路３１と、32個の遅延素子が直列接続されて構成されるディレイライン３２とを備えている。ディレイライン３２を構成する32個の遅延素子は夫々、例えば、図３に示す遅延素子１６や図５に示す制御信号端子CTLを接地電源VSSと接続した遅延素子２００を直列に接続した構成を有する。NAND回路３１の入力端には、ディレイライン３２の最終段からの出力とイネーブル信号EN2とが接続され、NAND回路３１の出力は、ディレイライン３２の初段に入力されている。これにより、リングオシレータ３３は、イネーブル信号EN2がHighステートである場合に、遅延素子の遅延量のおよそ64段分の時間を周期とする周波数のクロックを発振し、出力することができる。なお、リングオシレータ３３に第１の実施形態のリングオシレータ１４ａ、１４ｂと同様の構成を採用して、リングオシレータ３３が発振するクロックの周期を遅延素子の遅延量の64段分の時間により近づけることが可能である。

単位要素３７−１〜３７−７は、リファレンスクロックRefCLKが入力される単位要素３７−１を先頭として直列に接続されている。単位要素３７は、夫々、シフトレジスタ３５およびマルチプレクサ３６を備えている。そして、単位要素３７は、マルチプレクサ３６の選択信号端子に入力される信号により、前段の単位要素３７から入力された信号をシフトレジスタ３５を介して後段の単位要素３７に出力するか、又は、シフトレジスタ３５を介さないで後段の単位要素３７に出力するかを選択することができる。リングオシレータ３３の出力は、単位要素３７が備える夫々のシフトレジスタ３５のクロック入力端子に共通入力され、夫々のシフトレジスタ３５のトリガークロックとして用いられる。このように構成されることにより、単位要素３７は、シフトレジスタ３５を介して後段に出力するパスが選択されている場合には、入力された信号を遅延素子の遅延量の64段分の時間だけ遅延させて後段に出力することができる。なお、ここでは一例として、マルチプレクサ３６は、選択信号端子に「１（High）」が入力されたとき、シフトレジスタ３５を介するパスを選択し、選択信号端子に「０（Low）」が入力されたとき、シフトレジスタ３５をバイパスするパスを選択するものとする。

ディレイライン３８は、64段の遅延素子が直列に接続されて構成される。ディレイライン３８は、図５に示す遅延素子２００と同一の構成を有する。ディレイライン３８を構成する夫々の遅延素子２００のクロック入力端子CLKINには、単位要素３７−７の出力が共通入力される。また、遅延素子２００の入力端Dinには、前段の遅延素子２００の出力端Doutの信号が入力される。ディレイライン３８は、制御信号端子CTLにHighステートが入力される位置に応じて単位要素３７−７の出力が通過する遅延素子２００の数を１〜６４の範囲で変化させることが可能となっている。ディレイライン３８の最終段からはディレイドクロックDCLKが出力される。

単位要素３７およびディレイライン３８を以上のように構成することで、単位要素３７−１〜単位要素３７−７のうちのシフトレジスタ３５を通過するパスが選択されている単位要素３７の数をD、ディレイライン３８のうちのクロック信号が通過する遅延素子２００の数をE、遅延素子２００の遅延量をdtdelayとすると、リファレンスクロックRefCLKに対するディレイドクロックDCLKの遅延量dttotalは、次に示す式４のように与えられる。なお、ディレイライン３２の遅延素子とディレイライン３８の遅延素子はほぼ同じ遅延量であると仮定している。
dttotal=(64*D+E)*dtdelay （式４）

このように、第３回路３０ｂは、64個の遅延素子２００を有するディレイライン３８と、遅延素子２００当たりの遅延量を夫々64段単位で遅延させる7個の単位要素３７とを備えている。従って、実際に遅延素子２００を512個も具備せずとも、遅延量dttotalの大きさを1*dtdelay〜512*dtdelayの範囲で調節することができる。即ち、第２の実施形態によれば、DLL回路１ｂは、少ない数の遅延素子２００を用いてディレイドクロックDCLKを生成することができるようになる。

ここで、割り算回路２２により出力された商情報は上述した値Dを指定する情報として用いられ、余情報は上述した値Eを指定する情報として用いられる。割り算回路２２が除算に用いる値として「64」が設定されているのは、単位要素３７が遅延素子２００当たりの遅延量を64段単位で遅延させることができることに基づく。即ち、割り算回路２２が除算に用いる値は、リングオシレータ３３が発振するクロックの周期が遅延素子２００の遅延量の何倍に相当するかに応じて設定される。

デコーダ３９は、商情報に応じて7本の商情報信号を出力する。7本の商情報信号は、夫々1ビットの情報を伝達することができる。7個の商情報信号は、1本ずつ夫々異なる単位要素３７のマルチプレクサ３６の選択信号端子に接続される。デコーダ３９は、商情報をデコードして、商情報として入力された値Dと等しい数の本数の商情報信号に「1」を出力する。

デコーダ４０は、余情報に応じて64本の余情報信号を出力する。64本の余情報信号は、夫々1ビットの情報を伝達することができる。64個の余情報信号は、ディレイライン３８を構成する64個の遅延素子２００の制御信号端子CTLに夫々個別に接続されている。デコーダ４０は、余情報として入力された値Eをデコードして、先頭から(65-E)段目の遅延素子２００の制御信号端子CTLに接続されている余情報信号のステートをHighとし、その他の余情報信号のステートをLowとする。

なお、以上の説明においては、割り算回路２２を第２回路２０ｂに具備するものとして説明したが、割り算回路２２が配設される位置は、第２回路２０ｂの内部に限定されない。例えば、第３回路３０ｂに配設されるようにしてもよい。同様に、デコーダ３９、４０が配設される位置も任意である。

以上述べたように、第２の実施形態によれば、DLL回路１ｂは、設定位相差GRの遅延量を実現するための遅延素子２００の段数を設定段数で除算して商および余を出力する割り算回路２２と、設定段数分の遅延素子２００の遅延量を周期とするクロックを生成するリングオシレータ３３と、入力された信号をリングオシレータ３３が生成したクロックをトリガークロックとして用いて遅延させる複数のシフトレジスタ３５と、遅延素子２００を複数備えるディレイライン３８と、を備える。そして、DLL回路１ｂは、リファレンスクロックRefCLKを、割り算回路２２が算出した商に等しい数のシフトレジスタ３５と割り算回路２２が算出した余に等しい数の遅延素子２００とを直列に通過させてディレイドクロックDCLKを生成する。これにより、少ない数の遅延素子２００を用いてディレイドクロックDCLKを生成することができるようになる。即ち、半導体装置の規模を可及的に小さくすることができる。

（第３の実施形態）
本発明の実施形態は、DDRメモリにアクセスするための装置に適用可能である。以下、第１の実施形態で説明した構成要素と同様の構成要素には第１の実施形態と同じ名称および符号を付して、重複する説明を省略する。

図１１は、コンピュータシステムに具備されるマザーボードの上面図である。マザーボード３００は、ＣＰＵ（Central Processing Unit）３１０、第３の実施形態の半導体装置としてのASIC（Application Specific Integrated Circuit）１ｃ、およびDDRメモリ３２０を備えている。ＣＰＵ３１０は、DDRメモリ３２０に対するアクセス命令を発行する。ASIC１ｃは、ＣＰＵ３１０が発行したアクセス命令に基づいてアクセス先の物理アドレスを求め、求めた物理アドレスに対するアクセスを実行する。

図１２は、図１１の紙面の垂直方向を切断面とするASIC１ｃの断面図である。図示するように、ASIC１ｃは、メモリコントローラ３１１、ロジック回路３１２、および複数のＩ／Ｏ端子群３１３を備えている。メモリコントローラ３１１は、第１回路１０ａおよび第２回路２０ａを備えている。また、ロジック回路３１２は、複数（ここでは２個）の第３回路３０ａを備えている。２つの第３回路３０ａは、夫々、リファレンスクロックRefCLKと同じ周波数のDQ信号が供給され、DQ信号を位相情報により指定される遅延量だけ遅延せしめたDQS信号を生成する。DQ信号およびDQS信号は、夫々、Ｉ／Ｏ端子群３１３のうちの所定の端子に接続されている。

第１回路１０ａは、比較例が採用された場合に比べて小さい規模で実現される。したがって、比較例が採用された場合に比べてメモリコントローラ３１１の厚みを薄くすることができる。また、リーク電流を低減することができる。

なお、第３の実施形態では、ASIC１ｃに第１の実施形態を適用した場合について説明したが、ASIC１ｃに第２の実施形態を適用することも可能である。ASIC１ｃに第２の実施形態を適用した場合には、ロジック回路３１２の規模を小さくすることができる。また、ロジック回路３１２のリーク電流を低減することが可能である。

（第４の実施形態）
本発明の実施形態は、DDRメモリのメモリチップに適用することが可能である。以下、第３の実施形態で説明した構成要素と同様の構成要素には第３の実施形態と同じ名称および符号を付して、重複する説明を省略する。

図１３は、メモリチップの断面図である。図示するように、メモリチップ１ｄは、基板３６０上に、第３の実施形態のASIC１ｃと同様の構成を有するASIC３３０、スペーサ３４０、およびDDRメモリ３２０がこの順で積層されて構成されている。

ASIC３３０とDDRメモリ３２０は、ワイヤ３５０で互いに接続されている。より詳細には、ASIC３３０側においては、ワイヤ３５０はＩ／Ｏ端子群３１３のうちの対応する端子に接続されている。ASIC３３０、スペーサ３４０、DDRメモリ３２０、およびワイヤ３５０は、モールド樹脂３８０によって封止されている。基板３６０の下には、複数の半田ボール３７０が設けられている。半田ボール３７０は、基板３６０を貫通するように設けられた図示しないワイヤによってASIC３３０が備えるＩ／Ｏ端子群３１３のうちの対応する端子に接続されている。

第４の実施形態によれば、ASIC３３０が第３の実施形態のASIC１ｃと同様の構成を有することで、メモリチップ１ｄの規模を小さくすることができる。また、リーク電流を低減することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ａ，１ｂ DLL回路、１ｃ ASIC、１ｄ メモリチップ、１０ａ，１０ｂ 第１回路、１１ 分周器、１２ NAND回路、１３，１３ａ，３２ ディレイライン、１４，１４ａ，１４ｂ，３３ リングオシレータ、１５ カウンタ、１６ 遅延素子、２０ａ，２０ｂ 第２回路、２１ 位相情報変換回路、２２ 割り算回路、３０ａ，３０ｂ 第３回路、３５ シフトレジスタ、３６ デマルチプレクサ、３７ 単位要素、３８ ディレイライン、２００ 遅延素子、３００ マザーボード、３１１ メモリコントローラ、３１２ ロジック回路、３１３ Ｉ／Ｏ端子群、３２０ DDRメモリ、３３０ ASIC。

Claims (5)

1. 基準クロックの周期と遅延素子当たりの遅延量との対応関係を表す第１情報を生成する第１回路と、
   設定位相差に対応する前記遅延素子の段数を表す第２情報を前記第１情報に基づいて生成する第２回路と、
   前記基準クロックを前記第２情報が表す段数分の前記遅延素子の遅延量だけ遅延させてディレイドクロックを生成する第３回路と、
   を備え、
   前記第１回路は、
   １以上の前記遅延素子の遅延量を周期とする第１クロックを生成するリングオシレータと、
   前記基準クロックを分周して前記第１クロックよりも大きい周期を有する第２クロックを生成する分周器と、
   前記第１クロックをクロックパルスとして前記第２クロックの周期をカウントするカウンタと、
   を備え、前記カウンタによるカウント結果に基づいて前記第１情報を生成する、
   ことを特徴とする半導体装置。
2. 前記リングオシレータは、インバータ回路からなる前記遅延素子を直列接続したことを特徴とする請求項１に記載の半導体装置。
3. 基準クロックの周期と遅延素子当たりの遅延量との対応関係を表す第１情報を生成する第１回路と、
   位相差設定値に対応する前記遅延素子の段数を表す第２情報を前記第１情報に基づいて生成する第２回路と、
   前記基準クロックを前記第２情報が表す段数分の前記遅延素子の遅延量だけ遅延させてディレイドクロックを生成する第３回路と、
   を備え、
   前記第３回路は、
   設定段数分の前記遅延素子の遅延量を周期とする第１クロックを生成するリングオシレータと、
   前記第２情報を前記設定段数で除算して商および余を出力する割り算回路と、
   夫々、入力された信号を前記第１クロックをトリガークロックとして用いて遅延させる複数のシフトレジスタと、
   複数の遅延素子からなるディレイラインと、
   を備え、前記基準クロックを前記複数のシフトレジスタのうちの前記商の値に等しい数のシフトレジスタと前記ディレイラインのうちの前記余の値に等しい段数の遅延素子とを直列に通過させて前記ディレイドクロックを生成する、
   ことを特徴とする半導体装置。
4. 前記第３回路は、
   前記シフトレジスタの出力信号と前記シフトレジスタの入力信号のどちらかを選択する複数の選択回路を更に備え、
   前記複数の選択回路のうち、前記商の値に等しい数の前記シフトレジスタの出力信号を選択し、残りの選択回路は前記シフトレジスタの入力信号を選択することを特徴とする請求項３に記載の半導体装置。
5. 前記ディレイラインは前記設定段数の遅延素子が直列接続されていることを特徴とする請求項３又は請求項４に記載の半導体装置。

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