JP2014090344A

JP2014090344A - クロック信号初期化回路およびその方法

Info

Publication number: JP2014090344A
Application number: JP2012239707A
Authority: JP
Inventors: Hisashi Yamanobuta; 恒山信田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2012-10-31
Filing date: 2012-10-31
Publication date: 2014-05-15
Also published as: US20140118035A1; US8963591B2

Abstract

【課題】ＰＬＬ回路の立ち上げ時の過渡状態にあっても、半導体集積回路の動作周波数が当該半導体集積回路の消費電力に基き許容される最大周波数を超えないようにすることが可能なクロック信号初期化回路を提供する。
【解決手段】ＰＬＬ回路（１）が生成するクロック信号に同期して動作する半導体集積回路のクロック信号初期化回路において、電源が投入されて少なくともＰＬＬ回路がロック状態になるまで、前記半導体集積回路の消費電力に基いて許容される最大周波数を超えない周波数のクロック信号を、半導体集積回路への供給クロック信号として導出制御する制御手段（５，２，３）を含むことを特徴とする。
【選択図】図１

Description

本発明はクロック信号初期化回路およびその方法に関し、特にＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路が生成するクロック信号の初期化をなすクロック信号初期化回路およびその方法に関するものである。

近年、半導体集積回路の大規模化および高速化が進み、その消費電力を抑えることが大きな課題となっている。かかる半導体集積回路の動作周波数は、ＰＬＬ回路により生成されたクロック信号の周波数に依存するが、このＰＬＬ回路の立ち上げ時等における過渡状態にあっても、半導体集積回路の動作周波数が、当該半導体集積回路の消費電力に基いて許容される最大周波数を超えないように制御することが必要となる。

ここで、特許文献１を参照すると、電源投入時におけるクロック同期型半導体集積回路の消費電力を低減する技術が開示されている。この特許文献１に開示されている技術の一例を、図５を参照して簡単に説明すると、通常動作用の高速クロック発振器１１と、消費電力低減用の低速クロック発振器１２とを設けておき、電源投入時に、リセットＩＣ（回路）１５によって生成されて反転回路１７を介して出力されるパワーオンリセット信号１８により、クロック切替回路１３において、半導体集積回路の一例であるＳ（Ｓｙｎｃｈｒｏｎｏｕｓ）ＤＲＡＭ１４に供給するクロック信号ＳＤＲＡＭクロック１６を、低速クロック側に所定時間切替えるようになっている。

また、この特許文献１に開示されたＰＬＬ回路を用いた他の技術の例を、図６を参照して簡単に説明する。なお、図６において、図５と同等部分には同一符号をもって示している。図６の例では、電源投入時に、クロック切替回路１３により低速クロック発振器１２からの低速クロックを用いる場合に、ＰＬＬ回路１９をスルー（バイパス）するためのＰＬＬスルー信号２０（パワーオンリセット信号でもある）をイネーブルとして、このＰＬＬ回路１９をスルー（バイパス）するモードを有するようになっている。

また、特許文献２を参照すると、同期クロックの観点から、急激な消費電流の変化を抑えることができる半導体集積回路として、パワーオンリセット期間やスタンバイ状態から通常状態へ復帰する際に、段階的にクロック信号の周波数を低周波から高周波に変更する回路が提案されている。

すなわち、パワーオンリセット期間やスタンバイ状態から復帰する時に、選択回路によって、分周回路の出力状態を切替え制御して、クロック信号の周波数を段階的に低周波から高周波へと変更するようになっている。この場合において、ＰＬＬ回路の出力安定状態は制御信号によって出力制御回路に通知されるが、これが通知されるまでは、出力制御回路はその出力に設けられた出力ゲートに対してクロック信号を出力ディスエーブル信号により制御し、過渡段階で無駄な電流が流れないようにしている（特許文献２の段落［００３５］参照）。

特許第３１１９６２８号公報特開２００５−３３９３１０号公報

ＰＬＬ回路が生成するクロック信号に同期して動作する半導体集積回路の初期化処理において、特許文献１の技術においては、以下の課題がある。すなわち、通常動作用の高速クロック発振器と、消費電力低減用の低速クロック発振器とのクロック信号切替えをパワーオンリセット信号によって行っていることである。

そのために、電源投入時の所定時間は、クロック同期型の半導体集積回路を駆動するクロック信号の周波数を、通常動作よりも低く設定するものであって、これはＰＬＬ回路の動作状態とは全く無関係となっている。よって、切替えた時にＰＬＬ回路がまだアンロック状態で立ち上げ過渡状態にあって、そのクロック信号が想定以上の周波数で発振していると、想定以上の消費電力となる可能性がある。

特許文献２の技術における課題は、パワーオンリセット期間中にリセット確定のためにクロック信号を必要とする場合には、クロック信号を止めるわけには行かないということである。一方で、クロック信号を止めない場合は、クロック信号を分周する分周回路の分周比の決定方法に関して特に言及されておらず、よって、ＰＬＬ回路の立ち上げ時のアンロック状態で過渡状態での発振周波数が分周後でも想定する周波数を超える可能性があるということも課題となる。

本発明の目的は、ＰＬＬ回路が立ち上げ時のアンロック状態で過渡状態にあっても、半導体集積回路の動作周波数が当該半導体集積回路の消費電力に基いて許容される最大周波数を確実に超えないようにすることが可能なクロック信号初期化回路およびその方法を提供することである。

本発明によるクロック信号初期化回路は、
ＰＬＬ回路が生成するクロック信号に同期して動作する半導体集積回路のクロック信号初期化回路であって、
電源が投入されて少なくとも前記ＰＬＬ回路がロック状態になるまで、前記半導体集積回路の消費電力に基いて許容される最大周波数を超えない周波数のクロック信号を、前記半導体集積回路への供給クロック信号として導出制御する制御手段を含むことを特徴とする。

また、本発明によるクロック信号初期化方法は、
ＰＬＬ回路が生成するクロック信号に同期して動作する半導体集積回路のクロック信号初期化方法であって、
電源が投入されて少なくとも前記ＰＬＬ回路がロック状態になるまで、前記半導体集積回路の消費電力に基いて許容される最大周波数を超えない周波数のクロック信号を、前記半導体集積回路への供給クロック信号として導出制御するステップを含むことを特徴とする。

本発明によれば、ＰＬＬ回路が生成するクロック信号に同期して動作する半導体集積回路の初期化処理において、ＰＬＬ回路が立ち上げ時にあってまだアンロック状態での過渡状態にあっても、半導体集積回路の動作周波数が当該半導体集積回路の消費電力に基き許容される最大周波数を確実に超えないようにすることが可能となるという効果がある。

本発明の一実施の形態に係る回路構成図である。本発明の一実施の形態の動作を示すタイミングチャートである。本発明の他の実施の形態に係る回路構成図である。本発明の更に他の実施の形態に係る回路構成図である。本発明に関連する技術の一例を示す図である。本発明に関連する技術の他の例を示す図である。

以下に、図面を参照しつつ本発明の実施の形態について説明する。図１は本発明の一実施の形態に係る回路構成図である。図１に示すように、本発明の一実施の形態によるクロック信号初期化回路は、ＰＬＬ回路１と、選択回路２と、１／ｎ分周回路３（ｎは後述する）と、アンドゲート（論理積演算部）５とを含んで構成されている。

ＰＬＬ回路１は、外部から入力される基準クロック信号refclkに同期したクロック信号を生成して、図示せぬ半導体集積回路の動作クロック信号clkoutとして出力するものである。

ＰＬＬ回路１は、基準クロック信号refclkに同期したクロック信号を生成している状態では、ロック状態を示すロック（lock）信号がイネーブルになるようになっており、かかるロック（lock）信号の発生方法などは、周知であるので説明は省略する。

アンドゲート５は、このロック（lock）信号と外部からのパワーオンリセット信号とを入力としており、両信号の論理積演算をなすものである。パワーオンリセット期間またはロック（lock）信号がディセーブル状態にあると、アンドゲート５は、選択回路２が１／ｎ分周回路３の出力を選択し、パワーオンリセット信号が解除されてロック（lock）信号がイネーブル状態になると、選択回路２がＰＬＬ回路１の出力を選択するような選択制御信号を生成する。

本例では、１／ｎ分周回路３は、ＰＬＬ回路の出力を分周するようになっており、その分周比ｎは、ＰＬＬ回路１の最大発振周波数の時に、動作クロック信号clkoutが、半導体集積回路の動作周波数が当該半導体集積回路の消費電力から許容される最大周波数を超えないように予め設定されているものとする。よって、ＰＬＬ回路１が立ち上げ時であってまだアンロック状態の過渡状態にあっても、動作クロック信号clkoutは、当該最大周波数を確実に超えることはないのである。

図２は、図１に示した本発明の一実施の形態の動作を示すタイミングチャートである。半導体集積回路に電源が投入されると、予め定められた期間、パワーオンリセット期間となって、その間パワーオンリセット信号がローレベルとなり、その後ハイレベルに遷移する。

一方、電源投入によりＰＬＬ回路１は動作を開始して、ＰＬＬ出力が確定するまでは、ロック（lock）信号はディスエーブル状態（ローレベル）にある。そして、ＰＬＬ回路１の出力が確定してロック状態になると、ロック（lock）信号がイネーブル状態（ハイレベル）になる。

したがって、アンドゲート５は、電源が投入されて立ち上がり、ＰＬＬ回路１の出力が安定化してロック（lock）信号がイネーブル状態（ハイレベル）になるまでの間は、パワーオンリセット信号およびロック（lock）信号のローレベルにより、アンドゲート５は、その出力がローレベルとなって、選択回路２に対して、１／ｎ分周回路３の出力を選択するよう制御することになる。その結果、アンロック状態のＰＬＬ回路の出力が、過渡的に高周波数のクロック信号になったとしても、分周回路３の分周動作により、動作クロック信号clkoutにこの高周波数のクロック信号が直接伝播することはない。

その後、ＰＬＬ回路１が基準クロック信号refclkに同期して、安定なクロック信号を生成するようになると、ロック（lock）信号がイネーブル状態（ハイレベル）となり、よって、アンドゲート５は、その出力がハイレベルとなり、選択回路２に対してＰＬＬ回路１の出力を選択するよう制御することになる。よって、以降は、ＰＬＬ回路の安定した出力が動作クロック信号clkoutとして導出されるのである。

図３は本発明の他の実施の形態を示す図であり、図１と同等部分は同一符号により示している。図３に示すように、本例におけるクロック初期化回路は、パワーオンリセット信号とＰＬＬ回路１のロック（lock）信号とを用いて、選択回路２の選択制御を行うよう制御するものであれば良く、よってそのために制御回路４を設けている。

また、図４に示すように、図１や図３における１／ｎ分周回路３の代わりに、基準クロック信号refclkを用いても良いことは勿論である。上記の各実施の形態では、ロック（lock）信号がイネーブル状態になってから直ちに選択回路２を切替えるようにしているが、ロック（lock）信号がイネーブル状態になってからある一定期間後に選択回路２を切替え制御するようにしても良いものである。

更にはまた、１／ｎ分周回路３の代わりに、ＰＬＬ回路１が生成する半導体集積回路の動作周波数以下の周波数を有する発振器を別に設けて、この発振器の出力を、少なくともＰＬＬ回路がロック状態になるまで選択して、当該半導体集積回路へ供給するようにすることができることは明白である。

なお、本発明の利用分野としては、ＰＬＬ回路を用いて生成したクロック信号に同期して動作する大規模（大消費電力）デジタル半導体集積回路などに広く適用できるものである。

１ＰＬＬ回路
２選択回路
３１／ｎ分周回路
４制御回路
５アンドゲート

Claims

ＰＬＬ回路が生成するクロック信号に同期して動作する半導体集積回路のクロック信号初期化回路であって、
電源が投入されて少なくとも前記ＰＬＬ回路がロック状態になるまで、前記半導体集積回路の消費電力に基いて許容される最大周波数を超えない周波数のクロック信号を、前記半導体集積回路への供給クロック信号として導出制御する制御手段を含むことを特徴とするクロック信号初期化回路。
前記制御手段は、パワーオンリセット信号と前記ロック状態を示すロック信号とに基いて、前記最大周波数を超えない周波数のクロック信号を導出制御することを特徴とする請求項１に記載のクロック信号初期化回路。
前記制御手段は、前記ＰＬＬ回路の出力を分周したクロック信号を、前記ＰＬＬ回路がロック状態になるまで導出することを特徴とする請求項１または２に記載のクロック信号初期化回路。
前記制御手段は、前記ＰＬＬ回路へ入力される基準クロック信号を、前記ＰＬＬ回路がロック状態になるまで導出することを特徴とする請求項１または２に記載のクロック信号初期化回路。
前記制御手段は、前記パワーオンリセット信号と前記ロック状態を示すロック信号との論理演算をなす手段と、この演算出力に応じて前記最大周波数を超えない周波数のクロック信号を選択する手段とを有することを特徴とする請求項１〜４いずれかに記載のクロック信号初期化回路。
ＰＬＬ回路が生成するクロック信号に同期して動作する半導体集積回路のクロック信号初期化方法であって、
電源が投入されて少なくとも前記ＰＬＬ回路がロック状態になるまで、前記最大周波数を超えない周波数のクロック信号を、前記半導体集積回路への供給クロック信号として導出制御する制御ステップを含むことを特徴とするクロック信号初期化方法。
前記制御ステップは、パワーオンリセット信号と前記ロック状態を示すロック信号とに基いて、前記最大周波数を超えない周波数のクロック信号を導出制御することを特徴とする請求項６に記載のクロック信号初期化方法。
前記制御ステップは、前記ＰＬＬ回路の出力を分周したクロック信号を、前記ＰＬＬ回路がロック状態になるまで導出することを特徴とする請求項６または７に記載のクロック信号初期化方法。
前記制御ステップは、前記ＰＬＬ回路へ入力される基準クロック信号を、前記ＰＬＬ回路がロック状態になるまで導出することを特徴とする請求項６または７に記載のクロック信号初期化方法。
前記制御ステップは、前記パワーオンリセット信号と前記ロック状態を示すロック信号との論理演算をなすステップと、この演算出力に応じて前記最大周波数を超えない周波数のクロック信号を選択するステップとを有することを特徴とする請求項６〜９いずれかに記載のクロック信号初期化方法。