JP2014085648A - 表示装置及び駆動回路 - Google Patents

Abstract

【課題】デプレッション型の動作となるトランジスタを用いた場合であっても、消費電力を抑えることが可能な表示装置及び駆動回路を提供する。
【解決手段】表示画素を駆動する駆動信号を出力する駆動回路を有し、前記駆動回路は、シフトレジスタＳＲと、前記シフトレジスタから出力される出力クロック信号がアクティブである期間中に一つの駆動クロック信号を出力するバッファ出力回路ＢＵＦとを有し、前記バッファ出力回路は、前記駆動クロック信号のハイレベル電圧とローレベル電圧との電位差を、前記出力クロック信号のハイレベル電圧とローレベル電圧との電位差よりも小さくするようになされた表示装置である。
【選択図】 図３

Description

本発明の実施形態は、表示装置及び駆動回路に関する。

液晶表示装置に代表される表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。

近年、従来の液晶表示装置に用いられていたアモルファスシリコン薄膜トランジスタThin Film Transistor (ＴＦＴ)に比べて電子移動度が高い、酸化物半導体膜を用いた薄膜トランジスタの研究開発が活発化している。これにより、複数の走査線と複数の信号線との各交差部に配置したトランジスタを有する画素部と各トランジスタを駆動する駆動回路とを同一の製造プロセスによって電極基板上に一体的に形成することができるようになった。

特開２０１２−１９１０８号公報

ところで、上記酸化物半導体膜では、水素ガス等の進入により、電気的に浅い不純物準位が形成され低抵抗化を引き起こすことが報告されている。このような酸化物半導体膜を薄膜トランジスタに用いた場合、ゲート電圧を印加しなくてもドレイン電流が流れるノーマリーオン型、すなわちデプレッション型の動作となり、欠陥準位の増大と共に、しきい値電圧が小さくなり、リーク電流が増大する。

薄膜トランジスタに酸化物半導体膜を用いた場合に限られず、デプレッション型の動作となるトランジスタを用いて駆動回路を用いた場合、通常オフすべきトランジスタにも電流が流れるため、駆動回路の消費電力が増大する問題が発生する。特に負荷の大きい走査線等の出力部を駆動する出力回路では、トランジスタのチャネル幅（Ｗ値）を他のトランジスタより大きく設定する必要があり、消費電力を増加させる大きな要因となっている。

本発明は、斯かる事情に鑑みてなされたものであり、デプレッション型の動作となるトランジスタを用いた場合であっても、消費電力を抑えることが可能な表示装置及び駆動回路を提供することにある。

本発明の一態様による表示装置は、マトリクス状に配置された複数の表示画素と、前記複数の表示画素が配列する行及び列に沿って延びる複数の駆動線と、前記複数の駆動線に駆動信号を出力する少なくとも一つの駆動回路とを有し、前記駆動回路は、入力されるクロック信号の位相をシフトして出力する複数のシフトレジスタと、前記シフトレジスタから出力される出力クロック信号がアクティブである期間中に一つの駆動クロック信号を出力するバッファ出力回路とを有し、前記バッファ出力回路は、前記駆動クロック信号のハイレベル電圧とローレベル電圧との電位差を、前記出力クロック信号のハイレベル電圧とローレベル電圧との電位差よりも小さくするようになされた表示装置である。

一実施の形態における表示装置の構成を示す回路図である。 一実施の形態における表示装置の駆動回路の内部構成を示す回路図である。 一実施の形態における表示装置のシフトレジスタ及びバッファの構成を示す回路図である。 一実施の形態における表示装置のシフトレジスタとバッファとの各信号のタイミングチャートである。 ｎＭＯＳエンハンス型トランジスタと、デプレッション型トランジスタのＶｇｓ−Ｉｄｓ特性を比較して示す図である。 一実施の形態における表示装置のトランジスタがデプレッション型で形成されたときの、回路を流れるＯＦＦリーク電流の経路を示す図である。 一実施の形態における表示装置のトランジスタがデプレッション型で形成されたときの、回路を流れるＯＦＦリーク電流の経路を示す図である。 他の実施の形態における表示装置のシフトレジスタ及びバッファの構成を示す回路図である。

[第１の実施の形態]
図１は、一実施の形態における表示装置の構成を示す回路図である。ここでは、アクティブマトリクス型の液晶表示装置を例に説明する。同図の表示装置は、透明基板１０上に画素部１１、走査線駆動回路２１、信号線駆動回路３１を備える。

画素部１１では、複数の走査線Ｇ１，Ｇ２,・・・Ｇｎ（以下「Ｇ」と総称する）と、複数の信号線Ｓ１，Ｓ２，・・・Ｓｍ（以下「Ｓ」と総称する）とが交差するように配置され、各交差部にスイッチング素子１２、画素電極１３、液晶容量１４、補助容量１５を備える。スイッチング素子には、一例として、酸化物半導体薄膜トランジスタを用いる。

走査線駆動回路２１は、電気的に縦続接続された複数のシフトレジスタからなる垂直シフトレジスタ２２と、この出力段に接続されたバッファ２３を備える。

信号線駆動回路３１は、水平シフトレジスタ３２と、バッファ３３と、映像信号線３４と、複数のアナログスイッチ３５とを備える。
水平シフトレジスタ３２は、電気的に縦続接続された複数のシフトレジスタからなる。バッファ３３は、複数のシフトレジスタのそれぞれの出力段に接続される。映像信号線３４は、映像信号が供給されてくる。複数のアナログスイッチ３５は、映像信号線３４を各信号線Ｓに接続する。

垂直シフトレジスタ２２、水平シフトレジスタ３２にはスタートパルス信号（ＳＴＰ）とクロック信号（ＣＫ）が入力される。ここでは、垂直シフトレジスタ２２に入力されるスタートパルス信号をＳＴＶ、水平シフトレジスタ３２に入力されるスタートパルス信号をＳＴＨと呼ぶ。また、垂直シフトレジスタ２２に入力されるクロック信号をＣＫＶ、水平シフトレジスタ３２に入力されるクロック信号をＣＫＨと呼ぶ。

垂直シフトレジスタ２２、水平シフトレジスタ３２は、入力されたスタートパルス信号ＳＴＶ、ＳＴＨの位相をシフトさせて出力する。この点について、走査線駆動回路２１では、内部の各シフトレジスタから各走査線Ｇに対して垂直走査パルスを１段ずつ位相をシフトさせながら出力する。信号線駆動回路３１では、内部の各シフトレジスタから各信号線Ｓに設けられたアナログスイッチ３５に対して水平走査パルスを１段ずつ位相をシフトさせながら出力してアナログスイッチ３５をオンさせ、外部から映像信号線３４に供給されてきた映像信号をアナログスイッチ３５を通じて各信号線Ｓに出力させる。

各駆動回路は、製造工程を短縮し低コスト化を実現するために、ｎＭＯＳ又はｐＭＯＳのいずれか一方のトランジスタのみを用いて構成することが望ましい。

図２は、一実施の形態における表示装置の駆動回路の内部構成を示す回路図である。走査線駆動回路２１も信号線駆動回路３１も基本的には同様の構成である。もちろん、いずれか一方の駆動回路だけを同図の構成としてもよい。

この駆動回路は、電気的に縦列接続された複数のシフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎ（以下、総称ＳＲ）と、クロック線３６と、複数のバッファＢＵＦ１，ＢＵＦ２、〜ＢＵＦｎと、出力線３７とを備えた構成である。

クロック線３６は、位相をずらした３本のクロック信号ＣＫ１，ＣＫ２，ＣＫ３のうちのいずれか２本を各シフトレジスタＳＲに対して入力する。複数のバッファＢＵＦ１，ＢＵＦ２、〜ＢＵＦｎは、各シフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎの出力段に接続される。出力線３７は、各バッファ（ＢＵＦ）にイネーブル信号ＯＥ（ＯＵＴＰＵＴ ＥＮＡＢＬＥ）を供給する。
各クロック信号ＣＫ１〜ＣＫ３は、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。

シフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。各シフトレジスタＳＲは、第１クロック端子４１、第２クロック端子４２を有する。例えば、シフトレジスタＳＲ１では、第１クロック端子４１に第１クロック信号ＣＫ１が入力され、第２クロック端子４２に第２クロック信号ＣＫ２が入力される。シフトレジスタＳＲ２では、第１クロック端子４１に第２クロック信号ＣＫ２が入力され、第２クロック端子４２に第３クロック信号ＣＫ３が入力される。

各シフトレジスタＳＲは、入力された入力信号ＩＮの位相を２つのクロック信号に同期するようにシフトさせて出力信号ＯＵＴとして出力する。入力信号ＩＮとして、初段のシフトレジスタＳＲ１ではスタートパルス信号ＳＴＶ、ＳＴＨが入力され、２段目以降のシフトレジスタＳＲでは前段のシフトレジスタＳＲの出力信号ＯＵＴが入力される。各バッファＢＵＦは、出力信号ＯＵＴがアクティブのときにイネーブル信号ＯＥのハイレベル電圧を出力信号ＢＯＵＴとして出力する。

走査線駆動回路２１では、各バッファＢＵＦからの出力信号ＢＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、信号線駆動回路３１では、各バッファＢＵＦからの出力信号ＢＯＵＴを水平走査パルスとして各アナログスイッチ３５の制御電極に出力する。

図３は、一実施の形態における表示装置のシフトレジスタＳＲ及びバッファＢＵＦの構成を示す回路図である。入力端子４３には入力信号ＩＮが入力される。また、位相をシフトさせたＣＫ１〜ＣＫ３の３本のクロック信号のうちのいずれか２本のクロック信号がクロック端子入力される。同図では、一例として、第１クロック信号ＣＫ１が第１クロック端子４１に入力され、第２クロック信号ＣＫ２が第２クロック端子４２に入力されるものとする。シフトレジスタＳＲ及びバッファＢＵＦに含まれるトランジスタは一例として全てｎＭＯＳトランジスタとする。

シフトレジスタＳＲは、出力回路、入力回路、リセット回路を有する構成である。

[出力回路]
出力回路は第１トランジスタＴ１と第２トランジスタＴ２により構成される。第１トランジスタＴ１のドレインは第１クロック端子４１に、ソースは出力端子４４にそれぞれ電気的に接続される。第２トランジスタＴ２のドレインは出力端子４４に、ソースは電源電極４６にそれぞれ電気的に接続される。第１クロック端子４１には第１クロック信号ＣＫ１が入力され、電源電極４６にはローレベルの電源電圧ＶＳＳが供給される。この出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときには、第１クロック信号ＣＫ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときには、電源電圧ＶＳＳを出力端子４４へ出力する。

[入力回路]
入力回路は、第３トランジスタＴ３と第４トランジスタＴ４により構成される。第３トランジスタＴ３のドレインは電源電極４５に、ゲートは入力端子４３に、ソースは、第１トランジスタＴ１のゲート電極にそれぞれ電気的に接続される。また、第４トランジスタのドレインは第２トランジスタＴ２のゲート電極に、ゲートは入力端子４３に、ソースは電源電極４６にそれぞれ電気的に接続される。電源電極４５にはハイレベルの電源電圧ＶＤＤが供給される。ここでは、第１トランジスタＴ１のゲート電極への導電パスのことをノードｎ１、第２トランジスタＴ２のゲート電極への導電パスのことをノードｎ２と表す。この入力回路は、入力端子４３を通じて入力信号ＩＮを受け、ノードｎ１にハイレベル電圧、ノードｎ２にローレベル電圧を供給する。

[リセット回路]
リセット回路は、第５トランジスタＴ５と第６トランジスタＴ６により構成される。第５トランジスタＴ５のドレインは電源電極４５に、ゲートは第２クロック端子４２に、ソースは第２トランジスタＴ２のゲート電極にそれぞれ電気的に接続される。また、第６トランジスタＴ６のドレインは第１トランジスタＴ１のゲート電極に、ゲートは第２トランジスタＴ２のゲート電極に、ソースは電源電極４６にそれぞれ電気的に接続される。第２クロック端子４２には第２クロック信号ＣＫ２が入力される。このリセット回路は、第２クロック信号ＣＫ２を受け、ノードｎ１にローレベル電圧、ノードｎ２にハイレベル電圧を供給する。

一方、バッファＢＵＦは、インバータ、出力回路、及びインバータと出力回路との間に設けられる第１１トランジスタＴ１１を備える。

[インバータ]
インバータは、第７トランジスタＴ７と第８トランジスタＴ８とにより構成される。具体的には、第７トランジスタＴ７のゲートおよびドレインは電源電極４５に接続される。第８トランジスタＴ８のドレインは第７トランジスタＴ７のソース電極に、ゲートは出力端子４４に、ソースは電源電極４６に接続される。

[出力回路]
出力回路は、第９トランジスタＴ９と第１０トランジスタＴ１０により構成される。第９トランジスタＴ９は、イネーブル信号ＯＥが入力されるイネーブル端子４８と出力端子４７との間の導電パスをもつ。第１０トランジスタＴ１０は、出力端子４７と電源電極４９との間の導電パスをもつ。具体的には、第９トランジスタのドレインはイネーブル端子４８に接続され、ソースは出力端子４７に接続され、ゲートはシフトレジスタの出力端子４４に第１１トランジスタＴ１１を介して接続される。

第１１トランジスタＴ１１のゲートにはハイレベル電源電圧ＶＤＤが供給される。第１０トランジスタのドレインは出力端子４７に接続され、ゲートは第７トランジスタＴ７と第８トランジスタＴ８の接続点に接続され、ソースは電源電極４９に接続される。電源電極４６にはローレベルの電源電圧ＶＳＳが供給され、電源電極４９にはローレベルの電源電圧ＶＧＬが供給される。ここでは、第９トランジスタＴ９のゲート電極への導電パスをノードｎ３、第１０トランジスタＴ１０のゲート電極への導電パスをノードｎ４とそれぞれ表す。

本駆動回路では、第９トランジスタＴ９と第１０トランジスタＴ１０により構成される出力回路のハイレベル電圧とローレベル電圧との電位差よりも、シフトレジスタ、第７トランジスタＴ７と第８トランジスタＴ８により構成されるインバータのハイレベル電源電圧及び、第１１トランジスタＴ１１の制御電圧とローレベル電源電圧との電位差を大きくしたことを特徴とする。

具体的には、電源電圧ＶＧＬを、電源電圧ＶＳＳより高い電位にし、イネーブル信号ＯＥのローレベル電圧を、電源電圧ＶＧＬに設定する。イネーブル信号ＯＥのハイレベル電圧は、ハイレベル電源電圧ＶＤＤと同一レベルの設定とする。この点について、図３及び図４を用いて詳しく説明する。

図４は、一実施の形態における表示装置のシフトレジスタとバッファとの各信号のタイミングチャートである。
即ち、図４は、シフトレジスタＳＲ１における入力信号ＩＮ、クロック信号ＣＫ１〜ＣＫ３、イネーブル信号ＯＥ、ノードｎ１〜ｎ４、シフトレジスタの出力信号ＯＵＴ、バッファの出力信号ＢＯＵＴの関係を示すタイミングチャートである。シフトレジスタの出力信号ＯＵＴは、入力信号ＩＮの位相をシフトさせたものである。なお、他のシフトレジスタＳＲも図４のタイミングチャートに従ってシフトレジスタＳＲ１と同様に動作する。

[時刻ｔ１−ｔ２]
時刻ｔ１−ｔ２の期間において、入力信号ＩＮの電位がローレベル電圧ＶＳＳからハイレベル電圧ＶＤＤになると、第３トランジスタＴ３及び第４トランジスタＴ４がオンする。第２クロック信号ＣＫ２はローレベル電圧なので、第５トランジスタＴ５はオフ状態である。ノードｎ２の電位は、第４トランジスタＴ４を通じてローレベル電源電圧ＶＳＳが供給されてローレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６をオフさせる。

第３トランジスタＴ３がオン、第６トランジスタＴ６がオフであるので、ノードｎ１には第３トランジスタＴ３を通じてハイレベルの入力信号ＩＮが供給され、ノードｎ１の電位はＶＤＤとなり、第１トランジスタＴ１がオンする。この結果、シフトレジスタの出力端子４４には、第１トランジスタＴ１を通じてローレベル電圧の第１クロック信号ＣＫ１が供給されるので、シフトレジスタの出力信号ＯＵＴはローレベル電圧を維持する。

[時刻ｔ２−ｔ３]
時刻ｔ２−ｔ３の期間では、入力信号ＩＮの電位がハイレベル電圧ＶＤＤからローレベル電圧ＶＳＳになると同時に、第１クロック信号ＣＫ１の電位がローレベル電圧ＶＳＳからハイレベル電圧ＶＤＤに反転する。入力信号ＩＮの電位がローレベルになることで、第３トランジスタＴ３がオフし、ノードｎ１は、電圧が供給されないフローティング状態になる。そして、ノードｎ１は、第１クロック信号ＣＫ１の電位がハイレベルに反転する影響を第１トランジスタＴ１を介して受け、ハイレベル電圧ＶＤＤよりさらに高い電位になる。

これは、第１トランジスタＴ１のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ゲートすなわちノードｎ１がフローティング状態であると、第１トランジスタＴ１のドレイン・ソース間の電位変動に伴ってノードｎ１の電位が変動するためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフローティング状態にあるゲートの電位が変動する現象のことをブートストラップといい、このときのノードのことをブートストラップノードという。この結果、ノードｎ１の電位がより高くなることで、第１トランジスタＴ１は確実なオン状態となり、シフトレジスタの出力端子４４には、第１トランジスタＴ１を通じてハイレベル電圧の第１クロック信号ＣＫ１が供給されて、出力信号ＯＵＴはハイレベル電圧ＶＤＤとなる。

また、第２クロック信号ＣＫ２はローレベル電圧のため、第５トランジスタＴ５はオフ状態であり、第４トランジスタＴ４もオフ状態であるので、ノードｎ２は、電圧が供給されないフローティング状態となり、寄生容量によってローレベル電圧を維持する。

[時刻ｔ３]
時刻ｔ３においては、第１クロック信号ＣＫ１の電位がローレベル電圧ＶＳＳになり、第２クロック信号ＣＫ２の電位がハイレベル電圧ＶＤＤになる。第２クロック信号ＣＫ２の電位がハイレベルになることで、第５トランジスタＴ５がオンする。このとき、第４トランジスタＴ４はオフ状態にあるので、ノードｎ２の電位は、第５トランジスタＴ５を通じてハイレベル電圧ＶＤＤになる。この結果、第２トランジスタＴ２および第６トランジスタＴ６がオンする。第６トランジスタＴ６がオンすることで、ノードｎ１はローレベル電圧となり、第１トランジスタＴ１がオフする。このように、第１トランジスタＴ１がオフし、第２トランジスタＴ２がオンするので、シフトレジスタの出力端子４４には第２トランジスタＴ２を通じてローレベル電源電圧ＶＳＳが供給され、シフトレジスタの出力信号ＯＵＴの電位はローレベルになる。

[時刻ｔ３以降]
時刻ｔ３以降は、入力信号ＩＮの電位はローレベルに固定されるので、ノードｎ１はローレベル電圧ＶＳＳを、ノードｎ２はハイレベル電圧ＶＤＤを出力信号ＯＵＴはローレベル電圧ＶＳＳをそれぞれ維持する。

次に、バッファＢＵＦの動作を説明する。図４に示すように、イネーブル信号ＯＥについては、ハイレベル電圧をＶＤＤとし、ローレベル電圧をＶＧＬとする。この電圧ＶＧＬは、前述したローレベル電圧ＶＳＳよりも高い電圧である。また、同図に示すように、イネーブル信号ＯＥの電位がハイレベルになる期間を第１〜第３クロック信号ＣＫ１〜ＣＫ３の電位がハイレベルになる期間よりも短く設定する。

[時刻ｔ２−ｔａ]
時刻ｔ２−ｔａの期間において、ハイレベル電圧ＶＤＤのシフトレジスタ出力信号ＯＵＴがバッファＢＵＦに入力されると、第７トランジスタＴ７及び第８トランジスタＴ８がインバータ回路を構成しているので、ノードｎ４の電位はローレベル電圧ＶＳＳとなり、第１０トランジスタＴ１０はオフする。また、第１１トランジスタＴ１１を通じて供給されるハイレベルのシフトレジスタ出力信号ＯＵＴにより、ノードｎ３はハイレベル電圧ＶＤＤとなり、第９トランジスタＴ９はオンする。バッファＢＵＦの出力端子４７には第９トランジスタＴ９を通じてローレベル電圧のイネーブル信号ＯＥが供給され、バッファの出力信号ＢＯＵＴは、ローレベル電圧ＶＧＬを維持する。

[時刻ｔａ−ｔｂ]
時刻ｔａ−ｔｂの期間において、イネーブル信号ＯＥの電位がハイレベル電圧ＶＤＤになると、ブートストラップが働き、フローティング状態にあるノードｎ３の電位がＶＤＤよりもさらに高い状態になって第９トランジスタＴ９はオン状態を維持し、バッファの出力信号ＢＯＵＴの電位は、イネーブル信号ＯＥの電圧変化に追従してハイレベル電圧ＶＤＤになる。

[時刻ｔｂ−ｔ３]
時刻ｔｂ−ｔ３の期間において、イネーブル信号ＯＥの電位がローレベル電圧ＶＧＬになると、ノードｎ３の電位は通常のハイレベル電圧ＶＤＤに戻り、第９トランジスタＴ９はオン状態を維持し、バッファの出力信号ＢＯＵＴの電位は、イネーブル信号ＯＥの電圧変化に追従してローレベル電圧ＶＧＬに戻る。

[時刻ｔ３以降]
時刻ｔ３以降において、シフトレジスタの出力信号ＯＵＴの電位がローレベル電圧ＶＳＳになると、ノードｎ３、ノードｎ４の電位がそれぞれ反転し、ノードｎ３の電位はローレベル電圧ＶＳＳに、ノードｎ４の電位はハイレベル電圧ＶＤＤになる。その結果、第９トランジスタＴ９がオフし、第１０トランジスタＴ１０がオンになり、バッファの出力信号ＢＯＵＴの電位は、第１０トランジスタＴ１０を通じて電源電圧ＶＧＬが供給され、イネーブル信号ＯＥの電位に関わらずローレベル電圧を維持する。

以上、説明したように、本駆動回路では、イネーブル信号ＯＥのローレベル電圧及び、第１０トランジスタＴ１０に接続されるローレベル電源電圧をＶＧＬに設定することにより、バッファＢＵＦ内の出力回路部をＶＤＤ〜ＶＧＬ間で駆動する。そして、他の駆動回路は全てＶＤＤ〜ＶＳＳ間で駆動する。

ＶＤＤ〜ＶＳＳ間で駆動する駆動回路においては、オフ状態にあるトランジスタは全てゲート〜ソース間の電位差が０Ｖの状態でソース・ドレイン間をオフする。例えば、時刻ｔ３以降において、オフ状態のトランジスタは、Ｔ１、Ｔ３、Ｔ４、Ｔ８等であるが、これらのトランジスタのソース・ドレイン間電位差は全て０Ｖである。

図５は、ｎＭＯＳエンハンス型トランジスタと、デプレッション型トランジスタの
Ｖｇｓ−Ｉｄｓ特性を比較して示す図である。図５に示すとおり、エンハンス型においては、ゲート・ソース間電位差が０Ｖの時、ソース・ドレイン間にほとんど電流は流れないが、デプレッション型においては、ゲート・ソース間電位差が０Ｖの時、ソース・ドレイン間に電流が流れてしまう。

図６は、一実施の形態における表示装置のトランジスタがデプレッション型で形成されたときの、回路を流れるＯＦＦリーク電流の経路を示す図である。図６で、ＶＧＬをＶＳＳと同電位に設定すると、第９トランジスタＴ９及び第１０トランジスタＴ１０のオフ状態におけるゲート〜ソース間の電位差は０Ｖになる。

第９トランジスタＴ９及び第１０トランジスタＴ１０は、大きな容量を持つ走査線や、アナログスイッチゲート等を駆動するため、トランジスタのＷ値を他のトランジスタより相当大きく設定する必要がある。Ｗ値については、出力負荷の容量によって決まるが、他のトランジスタの１００倍以上の大きさに設定することもある。そのため、ゲート〜ソース間の電位差が０Ｖ時のＯＦＦリーク電流も、他のトランジスタに比べると相当大きくなる。

図７は、一実施の形態における表示装置のトランジスタがデプレッション型で形成されたときの、回路を流れるＯＦＦリーク電流の経路を示す図である。図７のように、ＶＧＬとＶＳＳを別電位に設定すると、を第９トランジスタＴ９と第１０トランジスタＴ１０のオフ状態におけるＶｇｓ＝ＶＳＳ−ＶＧＬとなる。ＶＳＳとＶＧＬ間の電位差を図５のトランジスタ特性においてオフリーク電流の流れない領域に設定することによって、オフリークの大部分を占める第９トランジスタＴ９と第１０トランジスタＴ１０のオフリークをほぼ０に抑えることができ、デプレッション型のトランジスタを用いた場合にも、駆動回路の消費電力を大幅に低減することができる。

以上説明したように、本実施の形態によれば、イネーブル信号を含む、バッファ内出力回路のハイレベル電圧とローレベル電圧間の電位差よりも、シフトレジスタ及び出力回路を除くバッファ回路のハイレベル電源電圧とローレベル電源電圧間の電位差の方を大きく設定したことで、デプレッション型のトランジスタを用いた際にも、出力回路を流れるオフリーク電流を小さくし、駆動回路の消費電力を低く抑えることができる。

なお、シフトレジスタは、図３の構成のものに限らず、入力信号の位相をシフト可能なものであれば、どのような構成のものであってもよい。

また、バッファも、図３の構成のものに限られず、シフトレジスタの出力信号ＯＵＴをイネーブル信号ＯＥを用いて変換して出力するものであれば、どのような構成のものであっても構わない。この場合には、イネーブル信号を含む、バッファ内の出力回路のハイレベル電圧とローレベル電圧間の電位差よりも、シフトレジスタ及びバッファ（出力回路を除く）のハイレベル電源電圧とローレベル電源電圧間の電位差の方を大きく設定する。なお、バッファの出力回路としては、第９トランジスタＴ９及び第１０トランジスタＴ１０を含み、第９トランジスタＴ９のブートストラップを用いて、出力信号ＢＯＵＴを出力する構成とすることが望ましい。

また、本実施の形態においては、シフトレジスタとバッファにｎＭＯＳトランジスタを用いることとして、凸型パルスが上に向くスタートパルス信号ＳＴＰを伝送する駆動回路について説明を行ったが、本願発明は、これに限られるものではない。

図８は、他の実施の形態における表示装置のシフトレジスタＳＲ及びバッファＢＵＦの構成を示す回路図である。

図８に示すように、シフトレジスタやバッファをｐＭＯＳトランジスタを用いて構成することとし、凸型パルスが下に向くスタートパルス信号ＳＴＰを伝送する駆動回路の構成としても良い。この場合、バッファ内出力回路、及びイネーブル信号ＯＥのハイレベル電圧ＶＧＨを、シフトレジスタ及び、出力回路を除くバッファ回路のハイレベル電圧ＶＤＤよりも低く設定する。この場合にも、上記と同様の効果を得ることができる。

また、本説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、たとえば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることは言うまでもない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…透明基板、１１…画素部、１２…スイッチング素子、１３…画素電極、１４…液晶容量、１５…補助容量、２１…走査線駆動回路、２２…垂直シフトレジスタ、２３、３３…バッファ、３１…信号線駆動回路、３２…水平シフトレジスタ、３４…映像信号線、３５…アナログスイッチ、３６…クロック線、３７…ＯＥ線、４１…第１クロック端子、４２…第２クロック端子、４３…入力端子、４４、４７…出力端子、４５、４６、４９…電源電極、４８…イネーブル端子。

Claims (6)

1. マトリクス状に配置された複数の表示画素と、
   前記複数の表示画素が配列する行及び列に沿って延びる複数の駆動線と、
   前記複数の駆動線に駆動信号を出力する少なくとも一つの駆動回路とを有し、
   前記駆動回路は、
   入力されるクロック信号の位相をシフトして出力する複数のシフトレジスタと、
   前記シフトレジスタから出力される出力クロック信号がアクティブである期間中に一つの駆動クロック信号を出力するバッファ出力回路とを有し、
   前記バッファ出力回路は、前記駆動クロック信号のハイレベル電圧とローレベル電圧との電位差を、前記出力クロック信号のハイレベル電圧とローレベル電圧との電位差よりも小さくするようになされた、表示装置。
2. 前記バッファ出力回路は、
   第１電極にイネーブルクロック信号のクロック電圧が印加され、制御電極及び第２電極を備える第１トランジスタ回路と、
   第１電極が、前記第１トランジスタ回路の第２電極に接続され、第２電極に第２電源電圧が印加され、制御電圧を備える第２トランジスタ回路とを有し、
   前記第１トランジスタ回路の制御電極には、前記出力クロック信号が入力され、
   前記第２トランジスタ回路の制御電極には、前記出力クロック信号を反転した信号が入力され、
   前記第１トランジスタ回路の第２電極から前記駆動クロック信号が出力される、
   請求項１に記載の表示装置。
3. 前記イネーブルクロック信号のアクティブ電圧と前記第２電源電圧との電位差を、前記出力クロック信号のハイレベル電圧とローレベル電圧との電位差よりも小さくした、
   請求項２に記載の表示装置。
4. 前記シフトレジスタおよび前記バッファ出力回路を構成する各トランジスタは、ｎＭＯＳトランジスタであって、前記シフトレジスタのローレベル電源電圧よりも前記バッファ出力回路の第２電源電圧を高く設定した、
   請求項３記載の表示装置。
5. 前記シフトレジスタおよび前記バッファ出力回路を構成する各トランジスタは、ｐＭＯＳトランジスタであって、前記シフトレジスタのハイレベル電源電圧よりも前記イネーブル信号のハイレベル電圧を低く設定した、
   請求項３記載の表示装置。
6. 請求項１乃至５のいずれか１項に記載の表示装置に備えられる前記駆動回路。

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