JP2014072289A - 半導体装置 - Google Patents

Abstract

【課題】導体装置の内部において配線基板及び第２半導体チップの電源及びグランドのノイズ耐性を向上させる。
【解決手段】、配線基板の上に第１半導体チップを搭載し、第１半導体チップの上の中央部に第２半導体チップを搭載する。第２半導体チップの電源系及びグランド系の底面電極は、第１半導体チップの中央部に形成されたチップ貫通ビアを介して配線基板の中央部に形成された外部接続電極に導かれる。電源系及びグランド系の前記底面電極、貫通ビア、及び外部接続電極の夫々は、電源系とグランド系との間で互いに離散的に配置される。
【選択図】図１

Description

本発明は、配線基板に複数個の半導体チップを重ねて搭載した半導体装置における配線基板及び半導体チップの電源系及びグランド系の外部接続用の電極の配置に関し、例えばマイクロコンピュータチップ及びその周辺チップなどを１パッケージに搭載したＳｉＰ（System in Package）のようなデータ処理デバイス等に適用して有効な技術に関する。

ＳｉＰと称されるデータ処理デバイスは例えば特許文献１に記載がある。同文献に記載されたＳＩＰは、底面半田ボールが形成されたビルドアップ形式の配線基板の表面にマイクロコンピュータチップが面実装で搭載され、その上にシンクロナスＤＲＡＭ（Dynamic Random Access Memory）チップが設けられて構成される。シンクロナスＤＲＡＭチップの裏面はマイクロコンピュータチップの表面に接着固定され、シンクロナスＤＲＡＭチップの表面に露出した電極パッドは配線基板表面の外周縁部に設けられた所定の電極にワイヤーボンディングで接続される。ワイヤーボンディングで接続された経路は、マイクロコンピュータチップがシンクロナスＤＲＡＭチップをアクセスするために用いるアドレス、コマンド、データ及びストローブ信号の経路にされると共に、電源系及びグランド系の給電経路として利用される。

ＳｉＰ内における信号の品質について例えば特許文献２に記載がある。同文献ではＳｉＰ内で複数の半導体チップを接続するための配線基板内の配線上において信号品質を維持するための工夫が記載される。例えば電源系やグランド系の安定化のために配線基板内に電源プレーンやグランドプレーンを採用し、また、配線基板の外部電源端子と外部グランド端子を隣接させることが記載される。

特開２００６−０９３１８９号公報 特開２００６−２３７３８５号公報

本発明者はＳＩＰ形態の半導体装置に用いる半導体チップの電極配置と配線基板の電極配置の関係について検討した。特許文献１のようにシンクロナスＤＲＡＭチップのワイヤボンディングパッド、及び其れに接続される配線基板表面のワイヤボンディングパッドの双方共に夫々の外周縁に配置されている場合には経路の最小化を図ることが比較的容易である。しかしながら、シンクロナスＤＲＡＭチップの外部端子がその底面にアレイ状に配置される場合にはそのような外部端子を配線基板の外周縁から外部に引き出す構成では配線基板内での配線引き回しが長くなってインピーダンスが大きくなる。これはノイズが大きくなる原因になる。特に電源系及びグランド系に対してはパスコンデンサを外付けしてその安定化を図ることが一般的に行われる。それ故に、配線基板の外部端子がＢＧＡ（Ball Grid Array）形態で構成されていても、電源系及びグランド系のバンプ電極は外周縁部に割り当てられている。これでは電源系及びグランド系の不安定が増すことになる。このとき、特許文献２のように電源端子とグランド端子を単に隣接配置するだけでは足りない。

上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的ものの概要を簡単に説明すれば下記の通りである。

すなわち、配線基板の上に第１半導体チップを搭載し、第１半導体チップの上の中央部に第２半導体チップを搭載する。第２半導体チップの電源系及びグランド系の底面電極は、第１半導体チップの中央部に形成されたチップ貫通ビアを介して配線基板の中央部に形成された外部接続電極に導かれる。電源系及びグランド系の前記底面電極、貫通ビア、及び外部接続電極の夫々は、電源系とグランド系の一単位又は複数単位による所要の組み合わせで対を成して配置される。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、半導体装置の内部において配線基板及び第２半導体チップの電源及びグランドのノイズ耐性を向上させることができる。

図１は第１の実施の形態に係る半導体装置の概略的な縦断面構造を例示する断面図である。 図２は図１の半導体装置におけるシンクロナスＤＲＡＭチップへの電源及びグランド系の供給経路に着目した縦断面構成を例示する断面図である。 図３は第２の実施の形態に係る半導体装置の概略的な縦断面構造を例示する断面図である。 図４は第３の実施の形態に係る半導体装置の概略的な平面構成を例示する平面図である。 図５はマイクロコンピュータチップの表面におけるシンクロナスＤＲＡＭの搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３と各搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３におけるチップ間電極ｂｍｐの配置とを例示する説明図である。 図６はマイクロコンピュータチップの底面の配置領域Ｆｐａｄに配置されたチップ搭載用電極ｐａｄの配置を図４のチップ間電極ｂｍｐの配置と共に例示する説明図である。 図７はマイクロコンピュータチップの底面における配置領域Ｆｐａｄを機能的に分類して示した説明図である。 図８は一つの搭載チャネルＣＨＮＬ０におけるチップ搭載用電極ｐａｄと対応するチップ間電極ｂｍｐとの接続形態を例示する説明図である。 図９は配線基板の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極の第１の配置形態を例示する説明図である。 図１０は配線基板の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極の第２の配置形態を例示する説明図である。 図１１は配線基板の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極の第３の配置形態を例示する説明図である。 図１２は配線基板の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極の第４の配置形態を例示する説明図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜第１チップと第２チップの電源・グランドシリコン貫通ビアを基板中央部に相互に容量結合及び誘導結合が強くなるように配置＞
図１に例示されるように、代表的な実施の形態に係る半導体装置（１）は、配線基板（３０）と、前記配線基板の上に搭載された第１半導体チップ（１０）と、その上の中央部に搭載された第２の半導体チップ（２０）と、を有する。
（ａ）前記配線基板は、底面にアレイ状に配置された複数の外部接続電極（３２，３２ｖ、３２ｇ）と、
前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極（３３，３３ｖ、３３ｇ）と、
前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線（３１）と、を有する。
（ｂ）前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路（１１）と、
対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極（１２，１２ｖ、１２ｇ）と、
前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極（１３，１３ｖ、１３ｇ）と、を有する。
（ｃ）前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路（２１）と、
対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極（２２，２２ｖ、２２ｇ）と、
前記第２内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第２チップ上面電極（２３，２３ｖ、２３ｇ）と、を有する。
（ｄ）前記第２チップ底面電極及び前記第２チップ上面電極の内の信号の対応電極（２２、２３）及び電源系及びグランド系の対応電極（２２ｖ，２３ｖ、２２ｇ、２３ｇ）は第２シリコン貫通ビア（２４、２４ｖ、２４ｇ）を介して接続され、
前電源系の第２シリコン貫通ビアとグランド系の第２シリコン貫通ビアは一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｅ）前記第１チップ底面電極及び前記第１チップ上面電極の内で前記第２シリコン貫通ビアに接続する信号の対応電極（１２、１３）及び電源系及びグランド系の電極（１２ｖ、１２ｇ、１３ｖ、１３ｇ）を設ける。
電源系及びグランド系の電極（１２ｖ、１２ｇ、１３ｖ、１３ｇ）は、前記第１半導体チップの中央部に集められ、
当該前記電源系及びグランド系の前記第１チップ底面電極（１２、１２ｖ、１２ｇ）とこれに対応する前記第１チップ上面電極（１３、１３ｖ、１３ｇ）とは、第１シリコン貫通ビア（１４、１４ｖ、１４ｇ）を介して接続され、このうち電源系及びグランド系の接続経路（１２ｖ、１３ｖ、１４ｖ、１２ｇ、１３ｇ、１４ｇ）は中央部に集められ、
前記電源系の第１シリコン貫通ビアとグランド系の第１シリコン貫通ビアは一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｆ）前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する前記電極（３２、３２ｖ、３２ｇ、３３、３３ｖ、３３ｇ）がもうけられ、このうち電源系及びグランド系に係る電極（３２ｖ、３３ｖ、３２ｇ、３２ｇ）は前記配線基板の中央部に集められ、
当該中央部に集められた電源系の電極（３２ｖ、３３ｖ）とグランド系の電極（３２ｇ、３３ｇ）は一単位又は複数単位による所要の組み合わせで対を成して配置されている。

これによれば、第２半導体チップの電源系及びグランド系の第２チップ底面電極は、第１半導体チップの中央部に形成された第１シリコン貫通ビアを介して配線基板の中央部に形成された外部接続電極に導かれる。したがって、半導体装置内部における第２半導体チップの電源系及びグランド系の配線経路を配線基板の外周部まで引き回すことを要せず、第２半導体チップの電源系及びグランド系の低インピーダンスに資することができる。さらに、第２半導体チップの電源系及びグランド系の第２シリコン貫通ビアと、第２シリコン貫通ビアに接続される第１半導体チップの第１シリコン貫通ビアと、第１シリコン貫通ビアに接続する配線基板の外部接続電極とは、電源系とグランド系との間で互いに一単位又は複数単位による所要の組み合わせで対を成すことによって、容量結合及び誘導結合が強くなるように配置される。したがって、第２半導体チップへ至る電源グランド間のカップリングが強くなる。それらによって、第１半導体チップに第２半導体チップを重ねて１個の配線基板に搭載した半導体装置における第２半導体チップの電源及びグランドのノイズ耐性を向上させることができる。これは、外付けパスコンデンサを不要にすることを可能にするものである。更にまた、第２の半導体チップは第２シリコン貫通ビアによって電源系とグランド系の第２チップ上面電極と第２チップ底面電極が貫通されるから、第２半導体チップを複数段重ねても同じく電源及びグランドのノイズ耐性を向上させることを可能にする。

〔２〕＜複数段に積層された複数の第２半導体チップを有する＞
項１の半導体装置において、前記第２半導体チップは複数段に積層配置される。積層された下側の第２半導体チップにおける前記第２チップ上面電極と、積層された上側の第２半導体チップにおける前記第２チップ底面電極とが対応するもの同士で接続される。

これによれば、第１半導体チップの上を縦方向に効率的に利用することができる。項１に記載の通り、第２の半導体チップは第２シリコン貫通ビアによって電源系とグランド系の第２チップ上面電極と第２チップ底面電極が貫通されるから、第２半導体チップを複数段重ねても電源及びグランドのノイズ耐性向上作用は保証される。

〔３〕＜第２半導体チップのデータ系、コマンド・アドアドレス系、及びその他用に分類された電源系及びグランド系の電極＞
項１の半導体装置において、前記第２半導体チップは長尺状の電極配置領域を有する。前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有する。第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、三種類に分類される。第１は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極（ＶＤＤＱｂｍｐ、ＶＳＳｂｍｐ）である。第２は、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極（ＶＤＤ２ｂｍｐ、ＶＳＳｂｍｐ）である。第３は、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極（ＶＤＤ１ｂｍｐ、ＶＳＳｂｍｐ）である。前記データ系電源及びグランド電極は電極配置領域の長辺の一辺に沿って配置される。前記コマンド・アドレス系電源及びグランド電極は電極配置領域の長辺の他辺に沿って配置される。前記他回路系電源及びグランド電極は電極配置領域の長辺の両端部の短辺に沿って配置される。

これによれば、データ入出力系電極、コマンド・アドレス系入力電極、及びその他電極に大別して電源及びグランド系の電極が配置されるから、大別された電極単位で電源及びグランドに対するノイズ耐性を向上させることができる。

〔４〕＜最大４個の第２半導体チップをＸ及びＹ方向の夫々で線対称に接続可能な第１チップ＞
項３の半導体装置において、前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組（ＣＨＮＬ０〜ＣＨＮＬ３）有する。４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する。

これによれば、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、第２半導体チップの短手方向中心に長手方向に沿って集められていることにより他電源およびグランド及び信号への影響を抑えることができる。これにより、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極は前記データ入出力系回路の電源及びグランドに対するノイズ耐性を一層向上させることができる。

〔５〕＜第２半導体チップ：シンクロナスＤＲＡＭ＞
項４の半導体装置において、前記第２半導体チップは、前記第２チップ底面電極及び前記第２チップ上面電極の内のデータ入出力系電極として５１２ビットのデータ入出力端子を有するシンクロナスＤＲＡＭである。

これによれば、入出力データビット数が多いシンクロナスＤＲＡＭの電源及びグランド系のノイズによる誤動作を防止することができる。

〔６〕＜第１半導体チップ：マイクロコンピュータ＞
項５の半導体装置において、前記第１半導体チップは、中央処理装置と、前記シンクロナスＤＲＡＭに対するメモリインタフェース制御を行うメモリコントローラとを含むマイクロコンピュータである。

これによれば、電源及びグランド系のノイズが抑制されたシンクロナスＤＲＡＭをデータ格納領域として利用するマイクロコンピュータのデータ処理動作に対して信頼性の向上に資することができる。

〔７〕＜第１チップと第２チップの電源・グランド電極を基板中央部に容量結合および誘導結合が大きくなるように配置＞
別の実施の形態に係る半導体装置は、配線基板と、前記配線基板の上に搭載された第１半導体チップと、前記第１半導体チップの上の中央部に搭載された第２の半導体チップと、を有する。項１の半導体装置との着眼点の主な相違点は、第１半導体チップ及び第２半導体チップにおける電源及びグランドの容量結合および誘導結合が大きくなる配置対象を、シリコン貫通ビアから電極それ自体に着眼を変更した点である。
（ａ）前記配線基板は、底面にアレイ状に配置された複数の外部接続電極と、
前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極と、
前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線と、を有する。
（ｂ）前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路と、
対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極と、
前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極と、を有する。
（ｃ）前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路と、
対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極と、
前記第２内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第２チップ上面電極と、を有する。
（ｄ）前記第２チップ底面電極及び前記第２チップ上面電極の内の電源系及びグランド系の対応電極は第２シリコン貫通ビアを介して接続され、
第２シリコン貫通ビアを介して接続された電源系電極とグランド系電極（２２ｖ、２３ｖ、２２ｇ、２３ｇ）は一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｅ）前記第１チップ底面電極及び前記第１チップ上面電極の内で前記第２シリコン貫通ビアに接続する電源系及びグランド系の電極は前記第１半導体チップの中央部に集められ、
当該中央部に集められた前記電源系及びグランド系夫々の前記第１チップ底面電極とこれに対応する前記第１チップ上面電極とは第１シリコン貫通ビアを介して接続され、
前記第１シリコン貫通ビアを介して接続された夫々の電源系電極（３２ｖ、３３ｖ）とグランド系電極（３２ｇ、３３ｇ）は一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｆ）前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する電源系及びグランド系に係る電極は前記配線基板の中央部に集められ、
当該中央部に集められた電源系の電極とグランド系の電極は一単位又は複数単位による所要の組み合わせで対を成して配置されている。

これによれば、第２半導体チップの電源系及びグランド系の第２チップ底面電極は、第１半導体チップの中央部に形成された前記第１チップ底面電極及び前記第１チップ上面電極を介して配線基板の中央部に形成された外部接続電極に導かれる。したがって、半導体装置内部における第２半導体チップの電源系及びグランド系の配線経路を配線基板の外周部まで引き回すことを要せず、第２半導体チップの電源系及びグランド系の低インピーダンスに資することができる。さらに、第２半導体チップの電源系及びグランド系の前記第２チップ底面電極及び前記第２チップ上面電極と、それらに接続される第１半導体チップの第１チップ底面電極及び第１チップ上面電極と、それらに接続する配線基板の外部接続電極とは、電源系とグランド系一単位又は複数単位による所要の組み合わせで対を成して配置され、互いに容量結合及び誘導結合が大きくなるようにされる。したがって、第２半導体チップへ至る電源グランド間のカップリングが強くなる。それらによって、第１半導体チップに第２半導体チップを重ねて１個の配線基板に搭載した半導体装置における第２半導体チップの電源及びグランドのノイズ耐性を向上させることができる。これは、外付けパスコンデンサを不要にすることを可能にするものである。更にまた、第２の半導体チップは第２シリコン貫通ビアによって電源系とグランド系の第２チップ上面電極と第２チップ底面電極が貫通されるから、第２半導体チップを複数段重ねても同じく電源及びグランドのノイズ耐性を向上させることを可能にする。

〔８〕＜複数段に積層された複数の第２半導体チップを有する＞
項７の半導体装置において、前記第２半導体チップは複数段に積層配置される。積層された下側の第２半導体チップにおける前記第２チップ上面電極と、積層された上側の第２半導体チップにおける前記第２チップ底面電極とが対応するもの同士で接続される。

これによれば、第１半導体チップの上を縦方向に効率的に利用することができる。項１に記載の通り、第２の半導体チップは第２シリコン貫通ビアによって電源系とグランド系の第２チップ上面電極と第２チップ底面電極が貫通されるから、第２半導体チップを複数段重ねても電源及びグランドのノイズ耐性向上作用は保証される。

〔９〕＜第２半導体チップのデータ系、コマンド・アドアドレス系、及びその他用に分類された電源系及びグランド系の電極＞
項８の半導体装置において、前記第２半導体チップは長尺状の電極配置領域を有する。前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有する。第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極と、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極と、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極とに分類される。前記データ系電源及びグランド電極は電極配置領域の長辺の一辺に沿って配置される。前記コマンド・アドレス系電源及びグランド電極は電極配置領域の長辺の他辺に沿って配置される。前記他回路系電源及びグランド電極は電極配置領域の長辺の両端部の短辺に沿って配置される。

これによれば、データ入出力系回路、コマンド・アドレス系入力回路、及びその他回路に大別して電源及びグランド系の電極が配置されるから、大別された回路単位で電源及びグランドに対するノイズ耐性を向上させることができる。

〔１０〕＜最大４個の第２半導体チップをＸ及びＹ方向の夫々で線対称に接続可能な第１チップ＞
項９の半導体装置において、前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組有する。４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する。

これによれば、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれることから、前記データ入出力系回路の電源及びグランドに対するノイズ耐性を一層向上させることができる。

〔１１〕＜第２半導体チップ：シンクロナスＤＲＡＭ＞
項９の半導体装置において、前記第２半導体チップは、前記第２チップ底面電極及び前記第２チップ上面電極の内のデータ入出力系電極として５１２ビットのデータ入出力端子を有するシンクロナスＤＲＡＭである。

これによれば、入出力データビット数が多いシンクロナスＤＲＡＭの電源及びグランド系のノイズによる誤動作を防止することができる。

〔１２〕＜第１半導体チップ：マイクロコンピュータ＞
項１０の半導体装置において、前記第１半導体チップは、中央処理装置と、前記シンクロナスＤＲＡＭに対するメモリインタフェース制御を行うメモリコントローラとを含むマイクロコンピュータである。

これによれば、電源及びグランド系のノイズが抑制されたシンクロナスＤＲＡＭをデータ格納領域として利用するマイクロコンピュータのデータ処理動作に対して信頼性の向上に資することができる。

〔１３〕＜第２チップへの１第１チップの電源・グランドシリコン貫通ビアを基板中央部に容量結合および誘導結合が大きくなるように配置＞
更に別の実施の形態に係る半導体装置は、配線基板と、前記配線基板の上に搭載された第１半導体チップと、前記第１半導体チップの上の中央部に搭載された第２の半導体チップと、を有する。項１の半導体装置との着眼点の主な相違点は、第２半導体チップにおける電源系及びグランド系の電極として第２チップ上面電極には言及せず第２チップ底面電極に言及するに止むものとした点である。
（ａ）前記配線基板は、底面にアレイ状に配置された複数の外部接続電極と、
前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極と、
前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線と、を有する。
（ｂ）前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路と、
対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極と、
前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極と、を有する。
（ｃ）前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路と、
対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極と、を有する。
（ｄ）前記第２チップ底面電極の内の電源系及びグランド系の電極は一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｅ）前記第１チップ底面電極及び前記第１チップ上面電極の内で前記電源系及びグランド系の第２チップ底面電極に接続する電源系及びグランド系の電極は前記第１半導体チップの中央部に集められ、
当該中央部に集められた前記電源系及びグランド系の前記第１チップ底面電極とこれに対応する前記第１チップ上面電極とは、第１シリコン貫通ビアを介して接続され、
前記電源系の第１シリコン貫通ビアとグランド系の第１シリコン貫通ビアは一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｆ）前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する電源系及びグランド系に係る電極は前記配線基板の中央部に集められ、
当該配線基板の中央部に集められた電源系の電極とグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置されている。

これによれば、第２半導体チップの電源系及びグランド系の第２チップ底面電極は、第１半導体チップの中央部に形成された第１シリコン貫通ビアを介して配線基板の中央部に形成された外部接続電極に導かれる。したがって、半導体装置内部における第２半導体チップの電源系及びグランド系の配線経路を配線基板の外周部まで引き回すことを要せず、第２半導体チップの電源系及びグランド系の低インピーダンスに資することができる。さらに、第２半導体チップの電源系及びグランド系の第２チップ底面電極と、第２チップ底面電極に接続される第１半導体チップの第１シリコン貫通ビアと、第１シリコン貫通ビアに接続する配線基板の外部接続電極とは、電源系とグランド系との夫々の一単位又は複数単位による所要の組み合わせで対を成して配置され、互いに容量結合および誘導結合が大きくなるようにされる。したがって、第２半導体チップへ至る電源グランド間のカップリングが強くなる。それらによって、第１半導体チップに第２半導体チップを重ねて１個の配線基板に搭載した半導体装置における第２半導体チップの電源及びグランドのノイズ耐性を向上させることができる。これは、外付けパスコンデンサを不要にすることを可能にするものである。

〔１４〕＜第２半導体チップのデータ系、コマンド・アドアドレス系、及びその他用に分類された電源系及びグランド系の電極＞
項１３の半導体装置において、前記第２半導体チップは長尺状の電極配置領域を有する。前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有する。第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極と、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極と、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極とに分類される。前記データ系電源及びグランド電極は電極配置領域の長辺の一辺に沿って配置される。前記コマンド・アドレス系電源及びグランド電極は電極配置領域の長辺の他辺に沿って配置される。前記他回路系電源及びグランド電極は一両木の長辺の両端部の短辺に沿って配置される。

これによれば、データ入出力系回路、コマンド・アドレス系入力回路、及びその他回路に大別して電源及びグランド系の電極が配置されるから、大別された回路単位で電源及びグランドに対するノイズ耐性を向上させることができる。

〔１５〕＜最大４個の第２半導体チップをＸ及びＹ方向の夫々で線対称に接続可能な第１チップ＞
項１４の半導体装置において、前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組有する。４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する。

これによれば、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれることから、前記データ入出力系回路の電源及びグランドに対するノイズ耐性を一層向上させることができる。

〔１６〕＜第２半導体チップ：シンクロナスＤＲＡＭ＞
項１５の半導体装置において、前記第２半導体チップは、前記第２チップ底面電極及び前記第２チップ上面電極の内のデータ入出力系電極として５１２ビットのデータ入出力端子を有するシンクロナスＤＲＡＭである。

これによれば、入出力データビット数が多いシンクロナスＤＲＡＭの電源及びグランド系のノイズによる誤動作を防止することができる。

〔１７〕＜第１半導体チップ：マイクロコンピュータ＞
項１６の半導体装置において、前記第１半導体チップは、中央処理装置と、前記シンクロナスＤＲＡＭに対するメモリインタフェース制御を行うメモリコントローラとを含むマイクロコンピュータである。

これによれば、電源及びグランド系のノイズが抑制されたシンクロナスＤＲＡＭをデータ格納領域として利用するマイクロコンピュータのデータ処理動作に対して信頼性の向上に資することができる。

〔１８〕＜第２チップへの第１チップの電源・グランド電極を基板中央部に容量結合および誘導結合が大きくなるように配置＞
更に別の実施の形態に係る半導体装置は、配線基板と、前記配線基板の上に搭載された第１半導体チップと、前記第１半導体チップよりも小さなチップ面積を有しその上の中央部に搭載された第２の半導体チップと、を有する。項１７の半導体装置との着眼点の主な相違点は、第１半導体チップ及び第２半導体チップにおける電源及びグランドの離散的な配置対象を、シリコン貫通ビアから電極それ自体に着眼を変更した点である。
（ａ）前記配線基板は、底面にアレイ状に配置された複数の外部接続電極と、
前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極と、
前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線と、を有する。
（ｂ）前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路と、
対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極と、
前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極と、を有する。
（ｃ）前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路と、
対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極と、を有する。
（ｄ）前記第２チップ底面電極の内の電源系及びグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｅ）前記第１チップ底面電極及び前記第１チップ上面電極の内で前記電源系及びグランド系の第２チップ底面電極に接続する電源系及びグランド系の電極は前記第１半導体チップの中央部に集められ、
当該中央部に集められた前記電源系及びグランド系夫々の前記第１チップ底面電極とこれに対応する前記第１チップ上面電極とは第１シリコン貫通ビアを介して接続され、
第１シリコン貫通ビアを介して接続された夫々の電源系電極とグランド系電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置される。
（ｆ）前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する電極は前記配線基板の中央部に集められ、
当該中央部に集められた電源系の電極とグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置されている。

これによれば、第２半導体チップの電源系及びグランド系の第２チップ底面電極は、第１半導体チップの中央部に形成された前記第１チップ底面電極及び前記第１チップ上面電極を介して配線基板の中央部に形成された外部接続電極に導かれる。したがって、半導体装置内部における第２半導体チップの電源系及びグランド系の配線経路を配線基板の外周部まで引き回すことを要せず、第２半導体チップの電源系及びグランド系の低インピーダンスに資することができる。さらに、第２半導体チップの電源系及びグランド系の前記第２チップ底面電極と、それらに接続される第１半導体チップの第１チップ底面電極及び第１チップ上面電極と、それらに接続する配線基板の外部接続電極とは、電源系とグランド系との夫々の一単位又は複数単位による所要の組み合わせで対を成して配置され、互いに容量結合および誘導結合が大きくなるようにされる。したがって、第２半導体チップへ至る電源グランド間のカップリングが強くなる。それらによって、第１半導体チップに第２半導体チップを重ねて１個の配線基板に搭載した半導体装置における第２半導体チップの電源及びグランドのノイズ耐性を向上させることができる。これは、外付けパスコンデンサを不要にすることを可能にするものである。

〔１９〕＜第２半導体チップのデータ系、コマンド・アドアドレス系、及びその他用に分類された電源系及びグランド系の電極＞
項１８の半導体装置において、前記第２半導体チップは長尺状の電極配置領域を有する。前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有する。第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極と、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極と、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極とに分類される。前記データ系電源及びグランド電極は電極配置領域の長辺の一辺に沿って配置される。前記コマンド・アドレス系電源及びグランド電極は電極配置領域の長辺の他辺に沿って配置される。前記他回路系電源及びグランド電極は電極配置領域の長辺の両端部の短辺に沿って配置される。

これによれば、データ入出力系回路、コマンド・アドレス系入力回路、及びその他回路に大別して電源及びグランド系の電極が配置されるから、大別された回路単位で電源及びグランドに対するノイズ耐性を向上させることができる。

〔２０〕＜最大４個の第２半導体チップをＸ及びＹ方向の夫々で線対称に接続可能な第１チップ＞
項１９の半導体装置において、前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組有する。４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する。

これによれば、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれることから、前記データ入出力系回路の電源及びグランドに対するノイズ耐性を一層向上させることができる。

〔２１〕＜第２半導体チップ：シンクロナスＤＲＡＭ＞
項２０の半導体装置において、前記第２半導体チップは、前記第２チップ底面電極及び前記第２チップ上面電極の内のデータ入出力系電極として５１２ビットのデータ入出力端子を有するシンクロナスＤＲＡＭである。

これによれば、入出力データビット数が多いシンクロナスＤＲＡＭの電源及びグランド系のノイズによる誤動作を防止することができる。

〔２２〕＜第１半導体チップ：マイクロコンピュータ＞
項２１の半導体装置において、前記第１半導体チップは、中央処理装置と、前記シンクロナスＤＲＡＭに対するメモリインタフェース制御を行うメモリコントローラとを含むマイクロコンピュータである。

これによれば、電源及びグランド系のノイズが抑制されたシンクロナスＤＲＡＭをデータ格納領域として利用するマイクロコンピュータのデータ処理動作に対して信頼性の向上に資することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《第１の実施の形態》
図１には第１の実施の形態に係る半導体装置の概略的な縦断面構造が例示される。同図に示される半導体装置１は例えばＳｉＰと称されるデータ処理デバイスであって、配線基板３０の上に、第１半導体チップ１０と、前記第１半導体チップの上の中央部に位置する第２の半導体チップ２０とが順次搭載され、全体が樹脂４０で封止されて成る。

前記配線基板３０は、例えば、第１半導体チップ１０及び第２半導体チップ２０をシステムボード若しくはマザーボード（図示を省略する）に搭載するためのインターポーザ基板として位置付けられ、夫々絶縁層を介して複数の配線層が形成されたビルドアップ基板などによって構成される。

前記配線基板３０の底面（下面とも記す）には、アレイ状に複数の外部接続電極３２，３２ｖ、３２ｇが配置される。外部接続電極３２，３２ｖ、３２ｇは例えば配線基板の最下面層の配線層を覆うソルダレジストから配線層の一部を露出させて構成される。外部接続電極３２，３２ｖ、３２ｇは例えばパッド電極によって構成され、そこに半田ボール３４が形成されて、ＢＧＡを成す。外部接続電極３２，３２ｖ、３２ｇのピッチ、即ち、半田ボール３４のピッチは例えば４００μｍである。外部接続電極３２，３２ｖ、３２ｇや半田ボール３４の電極材料については適宜決定すればよい。

前記配線基板３０の表面（上面とも記す）には、前記外部接続電極３２，３２ｖ、３２ｇよりも小さなピッチでアレイ状に複数の基板電極３３，３３ｖ、３３ｇが配置される。基板電極３３，３３ｖ、３３ｇは例えば配線基板の最下面層の配線層を覆うソルダレジストから配線層の一部を露出させて構成される。基板電極３３，３３ｖ、３３ｇのピッチは例えば１００μｍである。

配線基板３０の複数の配線層には、前記外部接続電極３２，３２ｖ、３２ｇと前記基板電極３３，３３ｖ、３３ｇとを対応するもの同士で接続するための基板内配線３１が形成されている。図１にはその一部だけを図示してある。

第１半導体チップ１０は、特に制限されないが、携帯端末における移動体通信のベースバンド処理や携帯端末のアプリケーション処理に用いられるマイクロコンピュータチップで構成される。第２半導体チップ２０は、第１半導体チップ１０のデータ処理に用いるワークメモリ又はバッファメモリなどを構成するシンクロナスＤＲＡＭチップで構成される。以下、本明細書では第１半導体チップ１０をマイクロコンピュータチップ１０、第２半導体チップ２０をシンクロナスＤＲＡＭチップ２０とも称する。

マイクロコンピュータチップ１０は、例えばＣＭＯＳ集積回路製造技術によって１個の単結晶シリコン基板に集積された第１内部回路１１を有する。第１内部回路１１として、例えば、プログラムを実行するＣＰＵ、ＣＰＵのプログラムやデータを格納する内部メモリ、暗号演算などを行うアクセラレータ、前記シンクロナスＤＲＡＭチップ２０に対するメモリインタフェース制御を行うメモリコントローラ、タイマ、及びその他入出力回路等を有する。メモリコントローラはＣＰＵ等からのアクセス指示に応答して、シンクロナスＤＲＡＭアクセスに必要なストローブ信号の生成やアクセスタイミングを生成してシンクロナスＤＲＡＭチップ２０の動作を制御する。

シンクロナスＤＲＡＭチップ２０は、例えばＣＭＯＳ集積回路製造技術によって１個の単結晶シリコン基板に集積された第２内部回路２１を有する。第２内部回路２１として、例えば、データ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有する。コマンド・アドレス系入力回路は、クロック信号に同期してコマンド及びアドレスを入力する。その他回路は、入力したコマンドに応答して内部タイミングを生成し、内部タイミングに同期して、入力したアドレス信号をデコードし、デコード信号を用いてメモリアレイからメモリセルを選択し、選択したメモリセルに対するデータの読み出し又は書き込みを行う。データ入出力系回路は、前記クロック信号同期のデータストローブ信号に同期して、メモリアレイから読み出されたデータを外部に出力し、また、メモリアレイに書き込むデータを外部から入力する。

前記マイクロコンピュータチップ１０は、外部接続用の電極として、配線基板３０の基板電極３３，３３ｖ、３３ｇに接続され且つ前記第１内部回路１１の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極１２，１２ｖ、１２ｇを有する。基板電極３３，３３ｖ、３３ｇと第１チップ底面電極１２，１２ｖ、１２ｇとの接続には例えばマイクロバンプ１５が用いられる。マイクロバンプ１５は例えば電極表面にニッケルメッキと半田メッキを行って形成され、形成されたマイクロバンプ１５は熱処理で溶融されることによって、対向する電極を結合する。マイクロバンプの配列ピッチは例えば１００ミクロンｍ程度である。

マイクロコンピュータチップ１０の上面には、前記第１内部回路１１の所要の回路ノードに接続された複数の第１チップ上面電極１３，１３ｖ、１３ｇがアレイ状に配置されている。配列ピッチは例えば５０ミクロンｍ程度である。

シンクロナスＤＲＡＭチップ２０は、外部接続用の電極として、複数の第２チップ底面電極２２，２２ｖ、２２ｇと、複数の第２チップ上面電極２３，２３ｖ、２３ｇとを有する。第２チップ底面電極２２，２２ｖ、２２ｇは、対応する第１チップ上面電極１３，１３ｖ、１３ｇに接続され且つ前記第２内部回路２１の所要の回路ノードに接続されて底面にアレイ状に配置されている。第１チップ上面電極１３，１３ｖ、１３ｇと第２チップ底面電極２２，２２ｖ、２２ｇとの接続には例えばマイクロバンプ２５が用いられる。マイクロバンプ２５は例えば上記マイクロバンプ１５と同様に形成され、形成されたマイクロバンプ２５は熱処理で溶融されることによって、対向する電極を結合する。マイクロバンプの配列ピッチは例えば５０ミクロンｍ程度である。

前記第２チップ上面電極２３，２３ｖ、２３ｇは、前記第２内部回路２１の所要の回路ノードに接続されて上面にアレイ状に配置されている。前記第２チップ上面電極２３，２３ｖ、２３ｇは、第２の実施の形態でも説明するが、シンクロナスＤＲＡＭチップ２０を縦に複数段重ねて搭載する実装形態を考慮したものである。

上述の配線基板３０上にマイクロコンピュータチップ１０及びシンクロナスＤＲＡＭチップ２０を搭載するための外部接続用の電極の構成から明らかなように、夫々の接続にはボンディングワイヤを用いることを要しない。マイクロバンプを用いて面実装されるからである。特にここでは、半導体チップの表裏の対応電極をシリコン貫通ビアを用いて接続する所謂ＴＳＶ（Through-Silicon Via）技術を採用する。シンクロナスＤＲＡＭチップ２０については同じ端子構成のチップを縦積で重ねて搭載するものであるから、原則的に第２チップ底面電極２２，２２ｖ、２２ｇと第２チップ上面電極２３，２３ｖ、２３ｇとは対応する全ての信号端子、電源端子、及びグランド端子はシリコン貫通ビアを用いて接続される。

シンクロナスＤＲＡＭチップ２０とマイクロコンピュータチップ１０との接続は信号系の接続と、電源及びグランド系の接続である。シンクロナスＤＲＡＭチップ２０に対するアクセスは、ここではマイクロコンピュータチップ１０だけが行うものであるから、シンクロナスＤＲＡＭチップ２０に対してメモリインタフェース制御を行うメモリコントローラの入出力端子との間で信号系の接続が行われる。信号（データ系、コマンド系、アドレス系）はSoCの配線層で接続する為基板電極には接続しない。一方で、電源及びグランドは半導体装置１の外部から回路基板３０を介して電源及びグランドを供給しなければならないからである。したがって、シンクロナスＤＲＡＭチップ２０における信号及び電源系及びグランド系の第２チップ底面電極２２、２２ｖ、２２ｇと第２チップ上面電極２３、２３ｖ、２３ｇは対応電極毎に第２シリコン貫通ビア２４、２４ｖ、２４ｇで接続される。マイクロコンピュータチップ１０においても、第２シリコン貫通ビア２４、２４ｖ、２４ｇに接続する第１チップ上面電極１３、１３ｖ、１３ｇと、これに対応する第１チップ底面電極１２、１２ｖ、１２ｇとが、第１シリコン貫通ビア１４、１４ｖ、１４ｇを介して接続される。第１チップ底面電極１２ｖ、１２ｇには対応する基板電極３３ｖ、３３ｇ及び外部接続電極３２ｖ、３２ｇを介して、シンクロナスＤＲＡＭチップ２０及びマイクロコンピュータ１０のメモリコントローラに必要な電源及びグランドが供給される。それらに供給される電源は、例えば、データ入出力系回路、コマンド・アドレス系入力回路、及びその他回路毎に分けて供給される。その構成については別に実施の形態で詳述する。

シンクロナスＤＲＡＭチップ２０及びマイクロコンピュータ１０のメモリコントローラに必要な電源及びグランドを供給する経路について更に詳述する。

シンクロナスＤＲＡＭチップ２０における前記第２チップ底面電極及び前記第２チップ上面電極の信号及び電源系及びグランド系の対応電極２２と２３、２２、２３ｖと２２ｇ、２３ｇとを接続する第２シリコン貫通ビア２４、２４ｖ、２４ｇは、電源系の第２シリコン貫通ビア２４ｖとグランド系の第２シリコン貫通ビア２４ｇは互いに一単位又は複数単位による所要の組み合わせで対を成すように配置される。本明細書において、一単位又は複数単位による所要の組み合わせで対を成すように配置されるとは、結果としてその配置により、容量結合および誘導結合が大きくなるようにされるものであり、例えば、図１に例示されているように電源系の第２シリコン貫通ビア２４ｖの隣に必ずグランド系の第２シリコン貫通ビア２４ｇが集中的に配置されることを意味するものではなく、当該電源とグランドの一単位又は複数単位での所要の組み合わせで対を成すように配置すること、換言すれば、電源とグランドの電極などを互いに離散的に配置することである。

マイクロコンピュータチップ１０に対するシンクロナスＤＲＡＭチップ２０の配置関係より、マイクロコンピュータチップ１０においてシンクロナスＤＲＡＭチップ２０の第２シリコン貫通ビア２４ｖ、２４ｇに接続する電源系及びグランド系の電極１２ｖ、１２ｇ、１３ｖ、１３ｇは長尺の配置領域の中央部の長辺に沿って集められる。チップ１０の中央部に集められた前記電源系及びグランド系の前記第１チップ底面電極１２ｖ、１２ｇとこれに対応する第１チップ上面電極１３ｖ、１３ｇとは、第１シリコン貫通ビア１４ｖ、１４ｇを介して接続される。第１シリコン貫通ビア１４ｖ、１４ｇについても、第２シリコン貫通ビア２４ｇ、２４ｖと同様に、電源系の第１シリコン貫通ビア１４ｖとグランド系の第１シリコン貫通ビア１４ｇは互いに容量結合および誘導結合が大きくなるように配置される。

前記配線基板３０には、第１シリコン貫通ビア１４ｖ、１４ｇの配置に応じて、前記第１シリコン貫通ビア１４ｖ、１４ｇに接続する前記電源系及びグランド系に係る外部接続電極３２ｖ、３２ｇ及び基板電極３３ｖ、３３ｇは前記配線基板３０の中央部に集められる。中央部に集められた電源系の電極３２ｖ、３３ｖとグランド系の電極３２ｇ、３３ｇについては互いに容量結合および誘導結合が大きくなるように配置されている。

図２には図１の半導体装置１におけるシンクロナスＤＲＡＭチップ２０への電源及びグランド系の供給経路に着目した縦断面構成が例示される。作図上図１とは各部に大きさが相違し、モールド樹脂及び半田ボール３４の図示が省略されている。特にここでは、配線基板３０は９層の配線層を有するものとして図示されている。シンクロナスＤＲＡＭチップ２０の内部回路１２を前述の如くデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路とする。データ入出力系回路の電源をＶＤＤＱ、コマンド・アドレス系入力回路の電源をＶＤＤ２、その他回路の電源をＶＤＤ１とし、それらに共通のグランドをＶＳＳとして図示してある。図１の基板内配線３１は配線層の配線と配線層間のビアによって形成される。

第１の実施の形態によれば以下の作用効果を奏する。

（１）シンクロナスＤＲＡＭチップ２０の電源系及びグランド系の第２チップ底面電極２２ｖ、２２ｇは、マイクロコンピュータチップ１０の中央部に形成された第１シリコン貫通ビア１４ｖ、１４ｇを介して配線基板３０の中央部に形成された外部接続電極３２ｖ、３２ｇに導かれる。したがって、半導体装置１の内部におけるシンクロナスＤＲＡＭチップの電源系及びグランド系の配線経路を配線基板３０の外周部まで引き回すことを要せず、シンクロナスＤＲＡＭチップ２０の電源系及びグランド系の低インピーダンスに資することができる。

（２）さらに、電源系とグランド系との間で互いに容量結合および誘導結合が大きくなるように配置される。第１にはシンクロナスＤＲＡＭチップ２０の電源系及びグランド系の第２シリコン貫通ビア２４ｖ、２４ｇである。第２に第２シリコン貫通ビア２４ｖ、２４ｇに接続されるマイクロコンピュータチップチップ１０の第１シリコン貫通ビア１４ｖ、１４ｇである。第３に第１シリコン貫通ビア１４ｖ、１４ｇに接続する配線基板３０の外部接続電極３２ｖ、３２ｇである。したがって、シンクロナスＤＲＡＭチップ２０へ至る電源経路とグランド経路との間のカップリングが強くなる。

（３）それらによって、マイクロコンピュータチップ１０にシンクロナスＤＲＡＭチップ２０を重ねて１個の配線基板３０に搭載した半導体装置１におけるシンクロナスＤＲＡＭチップ２０の電源及びグランドのノイズ耐性を向上させることができる。これは、外付けパスコンデンサを不要にすることを可能にするものである。

（４）更にまた、シンクロナスＤＲＡＭチップ２０は第２シリコン貫通ビア２４、２４ｖ、２４ｇなどによって電源系とグランド系の第２チップ上面電極２３，２３ｖ、２３ｇと第２チップ底面電極２２，２２ｖ、２２ｇが貫通されるから、第２半導体チップ２０を複数段重ねても同じく電源及びグランドのノイズ耐性を向上させることを可能にする。

《第２の実施の形態》
図３には第２の実施の形態に係る半導体装置の概略的な縦断面構造が例示される。同図に示される半導体装置１Ａ は図１の半導体装置１に対して、マイクロコンピュータチップ１０の上に、シンクロナスＤＲＡＭチップ２０を複数個搭載した点が相違される。ここでは半導体装置１Ａが搭載されるシステムボード若しくはマザーボード５０も併せて例示される。特に図３ではシンクロナスＤＲＡＭチップ２０への電源及びグランド系の供給経路を主体としてその導電経路が例示される。図１及び図２と同一機能を有する部材には同一参照符号を付してその詳細な説明を省略する。

図３では前記第１半導体チップとして例示されたマイクロコンピュータチップ１０の上に、前記第２半導体チップとして例示されたシンクロナスＤＲＡＭチップ２０が複数個縦積みで搭載される。即ち、図１の構造において、シンクロナスＤＲＡＭチップ２０の上に更に同種のシンクロナスＤＲＡＭチップ２０を積み上げ、最終的に樹脂４０で封止して構成される。上下のシンクロナスＤＲＡＭチップ２０間の接続は、上下に対向する第２チップ上面電極２３，２３ｖ，２３ｇと第２チップ底面電極２２，２２ｖ，２２ｇとをマイクロバンプ２５を用いて結合して行われる。図示はしないがシンクロナスＤＲＡＭチップ２０のその他所定の第２チップ底面電極２２と第２チップ上面電極２３も対応電極毎に第２シリコン貫通ビアで接続される。特に、アドレス、コマンド及びデータ系の電極が夫々のシンクロナスＤＲＡＭチップ間で共通接続される搭載形態でるから、シンクロナスＤＲＡＭチップ２０のチップイネーブルには例えばコマンドに含まれる複数ビットのデコード結果が用いられるようになっている。マイクロコンピュータチップ１０に対してその中央部に複数のシンクロナスＤＲＡＭチップ２０が搭載されているなどのその他の構成については図１と同様でありその余の詳細な説明は省略する。

第２の実施の形態による半導体装置１Ａは、マイクロコンピュータチップ１０チップの上を縦方向に効率的に利用することができる。第１の実施の形態で説明した通り、シンクロナスＤＲＡＭチップ２０の第２チップ底面電極２２ｖ、２２ｇと第２チップ上面電極２３ｖ、２３ｇは対応電極毎に第２シリコン貫通ビア２４ｖ、２４ｇで接続されるから、シンクロナスＤＲＡＭチップ２０を複数段重ねても電源及びグランドのノイズ耐性の向上作用は保証される。図示はしないがシンクロナスＤＲＡＭチップ２０のその他の第２チップ底面電極２２と第２チップ上面電極２３も対応電極毎に第２シリコン貫通ビアで接続されるから、シンクロナスＤＲＡＭチップ２０をマイクロバンプ２５を介して積層して容易に搭載できることは保証される。よって、ワイヤボンディングを用いなくてもよい。

図４には第２の実施の形態に係る半導体装置の概略的な平面図が例示される。同図に示される半導体装置１Aはマイクロコンピュータチップ１０の上に４個のシンクロナスＤＲＡＭチップ２０を積層して搭載して構成される。ここではマイクロコンピュータチップ１０及びシンクロナスＤＲＡＭチップ２０の更に詳細な電極配置を一例とする。ここではほぼ正方形の配線基板３０の上に、第１半導体チップとしてほぼ正方形のマイクロコンピュータチップ１０が搭載され、その上に第１半導体チップとほぼ同等のチップ面積を有しその上の中央部に位置して第２の半導体チップであるシンクロナスＤＲＡＭチップ２０が積層して４個搭載され、全体が樹脂で封止されて成る。

ここで、図４においてｂｍｐは、マイクロコンピュータチップ１０とシンクロナスＤＲＡＭチップ２０を接続するための電極及び其れに結合されたバンプの何れの電極（単にチップ間電極とも記す）をも便宜的に指し示す。ここで、前記電極とは、例えば図１のシンクロナスＤＲＡＭチップ１０における電極２２，２２ｖ、２２ｇ、図１のマイクロコンピュータチップ１０における電極１３，１３ｖ、１３ｇである。前記バンプとは例えば図１のマイクロバンプ２５である。ｐａｄは配線基板３０とマイクロコンピュータチップ１０とを接続するための電極（図１の配線基板３０の表面に形成された搭載電極３３，３３ｖ、３３ｇ、図１のマイクロコンピュータチップ１０の底面に形成された電極１２，１２ｖ、１２ｇ）及びそれに結合されたバンプ（図１のマイクロバンプ１５）の何れの電極（単にチップ搭載用電極も記す）をも便宜的に指し示す。ｂｇａは配線基板３０の底面にアレイ状に形成された電極の内のシンクロナスＤＲＡＭチップ２０に関係する電源及びグランド系等の電極（図１の外部接続電極３２ｖ、３２ｇ）及びそれに結合されたバンプ（図１の半田ボール３４）の何れの電極（単にＤＲＡＭ関連実装用電極とも記す）をも便宜的に指し示す。

図４においてＦｂｍｐは半導体装置１Ｂを平面視したときのチップ間電極ｂｍｐの配置領域、Ｆｐａｄは半導体装置１Aを平面視したときのチップ搭載用電極ｐａｄの配置領域を意味する。Ｆｂｇａは半導体装置１Aを平面視したときＤＲＡＭ関連実装用電極ｂｇａを意味する。特に図示はしないが、配線基板３０の底面においてＤＲＡＭ関連実装用電極ｂｇａの周りにはマイクロコンピュータチップ１０にのみ接続される半田ボールが多数配置され、全体としてアレイ上の配置を成す。マイクロコンピュータチップ１０の表面におけるチップ間電極ｂｍｐはシンクロナスＤＲＡＭ２０の電極夫々に対して固有の搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３として用意されている。

図５にはマイクロコンピュータチップ１０の表面におけるシンクロナスＤＲＡＭ２０の搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３と各搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３におけるチップ間電極ｂｍｐの配置とが例示される。図６にはマイクロコンピュータチップ１０の底面の配置領域Ｆｐａｄに配置されたチップ搭載用電極ｐａｄの配置が図４のチップ間電極ｂｍｐの配置と共に例示される。図７にはマイクロコンピュータチップ１０の底面における配置領域Ｆｐａｄを機能的に分類して示した説明図である。図８は一つの搭載チャネルのチップ間電極ｂｍｐからマイクロコンピュータチップ１０の底面のチップ搭載用電極ｐａｄへの接続形態が例示される。

シンクロナスＤＲＡＭチップ２０は、第１の実施の形態で説明したように、第２内部回路２１として、例えば、データ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有する。図５に例示されるように、シンクロナスＤＲＡＭチップ２０に関する前記チップ間電極ｂｍｐは次のように大別される。前記データ入出力系回路に電源及びグランドを与えるためにデータ系電源電極ＶＤＤＱｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられる。前記コマンド・アドレス系入力回路に電源及びグランドを与えるためにコマンド・アドレス系電源電極ＶＤＤ２ｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられる。その他回路に電源及びグランドを与えるために他回路系電源電極ＶＤＤ１ｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられる。残りのチップ間電極ｂｍｐはアドレス、データ、コマンド、クロック、ストローブ信号、テスト、NC（ｏｔｈｅｒｓ）に割り当てられる。

コマンド・アドレス系電源電極ＶＤＤ２ｂｍｐ及びグランド電極ＶＳＳｂｍｐはシンクロナスＤＲＡＭチップ２０の外周側長辺の一辺に沿って配置される。データ系電源電極ＶＤＤＱｂｍｐ及びグランド電極ＶＳＳｂｍｐはコマンド・アドレス系電源電極ＶＤＤ２ｂｍｐ及びグランド電極ＶＳＳｂｍｐに比べてシンクロナスＤＲＡＭチップ２０の搭載チャネルＣＨＮＬ０〜ＣＨＮＬ１及びCHNL1〜CHNL3の長辺の他辺対向辺寄りの長辺に沿って配置される。他回路系電源電極ＶＤＤ１ｂｍｐ及びグランド電極ＶＳＳｂｍｐはシンクロナスＤＲＡＭチップ２０（搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３）の長辺の両端部の短辺に沿って配置される。

図５のチップ間電極ｂｍｐの配置から明らかなように、マイクロコンピュータチップ１０は、同一平面内でＣＮＴＲを中心にしてシンクロナスＤＲＡＭチップ２０をその長手方向と短手方向に関する線対称配置で４個の搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３が接続可能なように電極配置領域を有する。特に、搭載チャネルＣＨＮＬ０〜ＣＨＮＬ３の配置は以下の関係を有する。即ち、シンクロナスＤＲＡＭチップ２０の前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源電極ＶＤＤＱｂｍｐ及びグランド電極ＶＳＳｂｍｐの配置領域を、コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源電極ＶＤＤ２ｂｍｐ及びグランド電極ＶＳＳｂｍｐの配置領域で挟む関係である。

図６にはマイクロコンピュータチップ１０の底面の配置領域Ｆｐａｄに配置されたチップ搭載用電極ｐａｄの配置が図４のチップ間電極ｂｍｐの配置と共に例示される。図６から明らかなようにチップ搭載用電極ｐａｄの配置はチップ間電極ｂｍｐの配置に順ずる配置とされる。すなわち、マイクロコンピュータチップ１０の底面に配置されたチップ搭載用電極ｐａｄは次のように配置される。シンクロナスＤＲＡＭチップ２０の前記データ入出力系回路に電源を与えるためのデータ系電源電極ＶＤＤＱｂｍｐに接続されるデータ系電源電極ＶＤＤＱｐａｄが領域Ｆｐａｄの長手方向に沿ってその中央部に配置される。前記コマンド・アドレス系入力回路に電源を与えるためのコマンド・アドレス系電源電極ＶＤＤ２ｂｍｐに接続されるコマンド・アドレス系電源電極ＶＤＤ２ｐａｄがデータ系電源電極ＶＤＤＱｐａｄを両側から挟むように領域Ｆｐａｄの長手辺に沿って配置される。前記その他回路に電源及びグランドを与えるための他回路系電源電極ＶＤＤ１ｂｍｐに接続される他回路系電源電極ＶＤＤ１ｐａｄが領域Ｆｐａｄの双方の短辺に沿って配置される。グランド電極ＶＳＳｂｍｐに接続されるグランド電極ＶＳＳｐａｄは、前記データ系電源電極ＶＤＤＱｐａｄ、前記コマンド・アドレス系電源電極ＶＤＤ２ｐａｄ、及び前記他回路系電源電極ＶＤＤ１ｐａｄの夫々の電極配列中に分散して配置される。

図７にはマイクロコンピュータチップ１０の底面における配置領域Ｆｐａｄを機能的に分類して示した説明図である。

図７において、Ｆｐａｄ＿ＶＤＤＱ／ＧＮＤはデータ系電源電極ＶＤＤＱｐａｄとグランド電極ＶＳＳｐａｄの配置領域を意味する。Ｆｐａｄ＿ＶＤＤ２／ＧＮＤはコマンド・アドレス系電源電極ＶＤＤ２ｐａｄとグランド電極ＶＳＳｐａｄの配置領域を意味する。Ｆｐａｄ＿ＶＤＤ１／ＧＮＤは他回路系電源電極ＶＤＤ１ｐａｄとグランド電極ＶＳＳｐａｄの配置領域を意味する。Ｆｐａｄ＿Ｉ／Ｏ ｓｉｇｎａｌはシンクロナスＤＲＡＭチップ２０のチップ搭載用電極の内の信号及びクロック系電極の配置領域を意味し、前記アドレス、データ、クロック、ストローブ信号（ｏｔｈｅｒｓ）に割り当てられたチップ間電極ｂｍｐに接続される。

図８には一つの搭載チャネルＣＨＮＬ０におけるチップ搭載用電極ｐａｄと対応するチップ間電極ｂｍｐとの接続形態が例示される。Ｆｂｍｐ＿ＶＤＤＱ／ＧＮＤはデータ系電源電極ＶＤＤＱｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられた領域である。Ｆｂｍｐ＿ＶＤＤ２／ＧＮＤは前記コマンド・アドレス系電源電極ＶＤＤ２ｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられた領域である。Ｆｂｍｐ＿ＶＤＤ１／ＧＮＤは他回路系電源電極ＶＤＤ１ｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられた領域である。搭載チャネルＣＨＮＬ０の長手方向に沿ったコマンド・アドレス系電源電極ＶＤＤ２ｐａｄ及びグランド電極ＶＳＳｐａｄの隣にはグランド電極ＶＳＳｐａｄ、ＶＳＳｂｍｐに共通接続されたグランド幹線ＶＳＳｇｌが配置される。搭載チャネルＣＨＮＬ０の長手方向に沿ったデータ系電源電極ＶＤＤＱｐａｄ及びグランド電極ＶＳＳｐａｄの隣にはデータ系電源電極ＶＤＤＱｐａｄに共通接続されたデータ系電源幹線ＶＤＤＱｇｌが配置される。特に図示はしないがその他の搭載チャネルＣＨＮＬ１，２，３も同様に構成される。

図９には配線基板３０の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極ｂｇａの配置が部分的に例示される。基本的に、データ系電源電極ＶＤＤＱｂｇａが領域Ｆｂｇａの長手方向に沿って両側からコマンド・アドレス系電源電極ＶＤＤ２ｂｇａに挟まれ、領域Ｆｂｇの長手方向の両端部に他回路系電源電極ＶＤＤ１ｂｇａが配置される。特に図９では、領域Ｆｂｇａの長手方向に沿って１列置きにグランド電極ＶＳＳｂｇａが配置され、データ系電源電極ＶＤＤＱｂｇａ及びコマンド・アドレス系電源電極ＶＤＤ２ｂｇａの夫々の電極列の隣にはグランド電極ＶＳＳｂｇａの電極列が介在されている。

図１０には配線基板３０の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極の第２の配置形態が部分的に例示される。第２の配置形態も、データ系電源電極ＶＤＤＱｂｇａが領域Ｆｂｇａの長手方向に沿って両側からコマンド・アドレス系電源電極ＶＤＤ２ｂｇａに挟まれ、領域Ｆｂｇａの長手方向の両端部に他回路系電源電極ＶＤＤ１ｂｇａが配置される基本形態は時９と同じである。相違点は領域Ｆｂｇａの中にグランド電極ＶＳＳｂｇａが千鳥状に配置されている点である。

図１１には配線基板３０の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極の第３の配置形態が部分的に例示される。第３の配置形態も基本形態は上記と同様であるが、グランド電極ＶＳＳｂｇａの主な配置が異なる。２個のグランド電極ＶＳＳｂｇａを横に並べたペアを分散配置している。

図１２には配線基板３０の底面にアレイ状に形成された半田ボールのようなＤＲＡＭ関連実装用電極の第４の配置形態が部分的に例示される。第４の配置形態も基本形態は上記と同様であるが、グランド電極ＶＳＳｂｇａの主な配置が異なる。２個のグランド電極ＶＳＳｂｇａを縦に並べたペアを分散配置している。

第２の実施の形態によれば以下の作用効果を奏する。

（１）実施の形態２においても同様である。即ち、シンクロナスＤＲＡＭチップ２０の電源系及びグランド系のチップ間電極ＶＤＤＱｂｍｐ，ＶＤＤ１ｂｍｐ，ＶＤＤ２ｂｍｐ，ＶＳＳｂｍｐは、マイクロコンピュータチップ１０の中央部に形成されたシリコン貫通ビア（１４ｖ、１４ｇに対応）を介して配線基板３０の中央部に形成されたＤＲＡＭ関連実装用電極ＶＤＤＱｂｇａ，ＶＤＤｂｇａ，ＶＤＤ２ｂｇａ，ＶＳＳｂｇａに導かれる。したがって、半導体装置１Ｂの内部におけるシンクロナスＤＲＡＭチップ２０の電源系及びグランド系の配線経路を配線基板３０の外周部まで引き回すことを要せず、シンクロナスＤＲＡＭチップ２０の電源系及びグランド系の低インピーダンスに資することができる。

（２）さらに、電源系とグランド系は互いに一単位又は複数単位による所要の組み合わせで対を成すように配置されて、容量結合および誘導結合が大きくなるようにされる。即ち、第１にはシンクロナスＤＲＡＭチップ２０の電源系及びグランド系の第２シリコン貫通ビア（２４ｖ、２４ｇに対応）である、第２に当該シリコン貫通ビアに接続されるマイクロコンピュータチップチップ１０のシリコン貫通ビア（１４ｖ、１４ｇに対応）である。第３に当該第１シリコン貫通ビアに接続する配線基板３０のＤＲＡＭ関連実装用電極ＶＤＤＱｂｇａ，ＶＤＤｂｇａ，ＶＤＤ２ｂｇａ，ＶＳＳｂｇａである。したがって、シンクロナスＤＲＡＭチップ２０へ至る電源経路とグランド経路との間のカップリングが強くなる。

（３）それらによって、マイクロコンピュータチップ１０にシンクロナスＤＲＡＭチップ２０を重ねて１個の配線基板３０に搭載した半導体装置１ＡにおけるシンクロナスＤＲＡＭチップ２０の電源及びグランドのノイズ耐性を向上させることができる。これは、外付けパスコンデンサを不要にすることを可能にするものである。

（４）シンクロナスＤＲＡＭチップ２０を複数段に積層配置して対応チップ間電極を接続することにより、シンクロナスＤＲＡＭチップ２０の電源及びグランドに対する良好なノイズ耐性を維持しながら、マイクロコンピュータチップ１０の表面とその縦方向空間の双方を効率的に利用して複数のシンクロナスＤＲＡＭチップ２０を搭載することができる。

（５）シンクロナスＤＲＡＭチップ２０のデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路に大別して電源及びグランド系の電極が配置されるから、大別された回路単位で電源及びグランドに対するノイズ耐性を向上させることができる。

（６）図５乃至図７に例示されるように、マイクロコンピュータチップ１０は、同一平面内で長手方向と短手方向に関する線対称配置で４個の電極領域としてのチャネル領域ＣＨＮＬ０〜ＣＨＮＬ３を有する。４個のチャネル領域ＣＨＮＬ０〜ＣＨＮＬ３は、シンクロナスＤＲＡＭチップ２０のデータ系電源電極ＶＤＤＱｂｍｐ及びグランド電極ＶＳＳｂｍｐの配置領域が夫々のチャネルの長手方向の領域間であり、コマンド・アドレス系電源電極ＶＤＤ２ｂｍｐ及びグランド電極ＶＳＳｂｍｐの配置領域に挟まれる関係を有する。したがって、前記データ入出力系回路の電源及びグランドに対するノイズ耐性を一層向上させることができる。

（７）前記シンクロナスＤＲＡＭチップ２０が、例えばデータ入出力系電極として５１２ビットのように入出力データビット数が多いものいであっても、電源及びグランド系のノイズによる誤動作を防止することができる。マイクロコンピュータチップ１０は、電源及びグランド系のノイズが抑制されたシンクロナスＤＲＡＭチップ２０をデータ格納領域として利用するから、マイクロコンピュータのデータ処理動作に対して信頼性の向上に資することができる。

本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、マイクロコンピュータチップの上に積層して搭載するシンクロナスＤＲＡＭチップの数は１個又は４個に限定されず適宜変更可能である。搭載する段数も１段又は４段に限定されず適宜変更可能である。

第１の半導体チップの上に縦積みせずに１枚の第２半導体チップを搭載する場合に、ＴＳＶ構造を採用していない第２半導体チップを用いてもよい。例えば、シンクロナスＤＲＡＭの電源系及びグランド系電極がチップに底面だけに設けられたシンクロナスＤＲＡＭチップを用いればよい。この場合も上記実施の形態と同様に、第２半導体チップの電源系及びグランド系の第２チップ底面電極は、第１半導体チップの中央部に形成された第１シリコン貫通ビアを介して配線基板の中央部に形成された外部接続電極に導かれる。したがって、半導体装置内部における第２半導体チップの電源系及びグランド系の配線経路を配線基板の外周部まで引き回すことを要せず、第２半導体チップの電源系及びグランド系の低インピーダンスに資することができる。さらに、第２半導体チップの電源系及びグランド系の電極と、当該電極に接続される第１半導体チップの第１シリコン貫通ビアと、第１シリコン貫通ビアに接続する配線基板の外部接続電極とは、電源系とグランド系との間で互いに離散的に配置される。したがって、第２半導体チップへ至る電源グランド間のカップリングが強くなる。それらによって、第１半導体チップに第２半導体チップを重ねて１個の配線基板に搭載した半導体装置における第２半導体チップの電源及びグランドのノイズ耐性を向上させることができる。これは、外付けパスコンデンサを不要にすることを可能にするものである。

また、上記のＴＳＶ構造を採用していない第２半導体チップを用いて半導体装置を構成する場合にも実施の形態２で説明した技術的内容をそのまま適用することができる。

第１半導体チップはマイクロコンピュータチップに限定されず、画像処理又は暗号処理などのデータ処理を行うシステムオンチップ（ＳｏＣ）形態の半導体装置、更に別の機能を有する半導体チップであってよい。第２半導体チップはシンクロナスＤＲＡＭチップに限定されず、ＳＲＡＭなど他の記憶形式のメモリチップ、更には第１半導体チップに接続されるメモリチップ以外の別の半導体チップであってもよい。

また、半導体装置は第１半導体チップ及び第２半導体チップと共に更に別の半導体チップが搭載されていてもよい。

また、本明細書では、第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極を三種類に分類して説明した。即ち第１は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極（ＶＤＤＱｂｍｐ、ＶＳＳｂｍｐ）である。第２は、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極（ＶＤＤ２ｂｍｐ、ＶＳＳｂｍｐ）である。第３は、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極（ＶＤＤ１ｂｍｐ、ＶＳＳｂｍｐ）である。グランド系電極についてはデータ系、アドレスコマンド系、その他で参照符号を個別化せずに共通化している。要するに、グランド系電極についてはデータ系、アドレスコマンド系、その他で特に区別せず共通化しても良いこと、更に付言すれば一般的には共通化されていることに鑑みればよい。

電源系及びグランド系の前記底面電極、貫通ビア、及び外部接続電極の夫々は、電源系とグランド系の一単位又は複数単位による所要の組み合わせで対を成して配置される。この態様については実施の形態で説明したものに限定されず適宜変更可能である。電源とグランドを規則的な千鳥状に配置しても良い。

図１、図３に示した第2の半導体チップ２０の内、最上位の場所に配置されたチップの上面は電極が露出せずにチップ内に隠れていてもよい。露出させる必要が無いからである。

１，１Ａ，１Ｂ 半導体装置
１０ 第１半導体チップ
１１ 第１内部回路
１２，１２ｖ、１２ｇ 第１チップ底面電極
１３，１３ｖ、１３ｇ 第１チップ上面電極
１４、１４ｖ、１４ｇ 第１シリコン貫通ビア
１５ マイクロバンプ
ＶＤＤＱ データ入出力系回路の電源
ＶＤＤ２ コマンド・アドレス系入力回路の電源
ＶＤＤ１ その他回路の電源
ＶＳＳ グランド
２０ 第２の半導体チップ
２２，２２ｖ、２２ｇ 第２チップ底面電極
２３，２３ｖ、２３ｇ 第２チップ上面電極
２４、２４ｖ、２４ｇ 第２シリコン貫通ビア
２５ マイクロバンプ
３０ 配線基板
３１ 基板内配線
３２，３２ｖ、３２ｇ 外部接続電極
３３，３３ｖ、３３ｇ 基板電極
３４ 半田ボール
４０ 樹脂
５０ マザーボード
ｂｍｐ チップ間電極
ｐａｄ チップ搭載用電極
ｂｇａ ＤＲＡＭ関連実装用電極
Ｆｂｍｐ 半導体装置１Ｂを平面視したときのチップ間電極ｂｍｐの配置領域
Ｆｐａｄ 半導体装置１Ｂを平面視したときのチップ搭載用電極ｐａｄの配置領域
Ｆｂｇａ 半導体装置１Ｂを平面視したときＤＲＡＭ関連実装用電極ｂｇａ
ＣＨＮＬ０〜ＣＨＮＬ３ 搭載チャネル
ＶＤＤＱｂｍｐ データ系電源電極
ＶＳＳｂｍｐ グランド電極
ＶＤＤ２ｂｍｐ コマンド・アドレス系電源電極
ＶＤＤ１ｂｍｐ 他回路系電源電極及びグランド電極
Ｆｐａｄ＿ＶＤＤＱ／ＧＮＤ データ系電源電極ＶＤＤＱｐａｄとグランド電極ＶＳＳｐａｄの配置領域
Ｆｐａｄ＿ＶＤＤ２／ＧＮＤ コマンド・アドレス系電源電極ＶＤＤ２ｐａｄとグランド電極ＶＳＳｐａｄの配置領域
Ｆｐａｄ＿ＶＤＤ１／ＧＮＤ 他回路系電源電極ＶＤＤ１ｐａｄとグランド電極ＶＳＳｐａｄの配置領域
Ｆｐａｄ＿Ｉ／Ｏ ｓｉｇｎａｌ シンクロナスＤＲＡＭチップのチップ搭載用電極の内の信号及びクロック系電極の配置領域
Ｆｂｍｐ＿ＶＤＤＱ／ＧＮＤ データ系電源電極ＶＤＤＱｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられた領域
Ｆｂｍｐ＿ＶＤＤ２／ＧＮＤ 前記コマンド・アドレス系電源電極ＶＤＤ２ｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられた領域
Ｆｂｍｐ＿ＶＤＤ１／ＧＮＤ 他回路系電源電極ＶＤＤ１ｂｍｐ及びグランド電極ＶＳＳｂｍｐが割り当てられた領域

Claims (20)

1. 配線基板と、前記配線基板の上に搭載された第１半導体チップと、その上の中央部に搭載された第２の半導体チップと、を有する半導体装置であって、
   前記配線基板は、底面にアレイ状に配置された複数の外部接続電極と、
   前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極と、
   前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線と、を有し、
   前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路と、
   対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極と、
   前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極と、を有し、
   前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路と、
   対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極と、
   前記第２内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第２チップ上面電極と、を有し、
   前記第２チップ底面電極及び前記第２チップ上面電極の信号及び電源系及びグランド系の対応電極は第２シリコン貫通ビアを介して接続され、前記電源系の第２シリコン貫通ビアとグランド系の第２シリコン貫通ビアは互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
   前記第１チップ底面電極及び前記第１チップ上面電極の内で前記第２シリコン貫通ビアに接続する電源系及びグランド系の電極は前記第１半導体チップの中央部に集められ、当該中央部に集められた前記電源系及びグランド系の前記第１チップ底面電極とこれに対応する前記第１チップ上面電極とは、第１シリコン貫通ビアを介して接続され、前記電源系の第１シリコン貫通ビアとグランド系の第１シリコン貫通ビアは互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
   前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する前記電源系及びグランド系に係る電極は前記配線基板の中央部に集められ、当該中央部に集められた電源系の電極とグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置されている、半導体装置。
2. 前記第２半導体チップは複数段に積層配置され、
   積層された下側の第２半導体チップにおける前記第２チップ上面電極と、積層された上側の第２半導体チップにおける前記第２チップ底面電極とが対応するもの同士で接続される、請求項１記載の半導体装置。
3. 前記第２半導体チップは長尺状の電極配置領域を有し、
   前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有し、
   第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極と、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極と、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極とに分類され、
   前記データ系電源及びグランド電極は電極配置領域長辺の一辺に沿って配置され、
   前記コマンド・アドレス系電源及びグランド電極は電極配置領域長辺の他辺に沿って配置され、
   前記他回路系電源及びグランド電極は電極配置領域長辺の両端部の短辺に沿って配置される、請求項１記載の半導体装置。
4. 前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組有し、４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する請求項３記載の半導体装置。
5. 前記第２半導体チップは、前記第２チップ底面電極及び前記第２チップ上面電極の内のデータ入出力系電極として５１２ビットのデータ入出力端子を有するシンクロナスＤＲＡＭである、請求項４記載の半導体装置。
6. 前記第１半導体チップは、中央処理装置と、前記シンクロナスＤＲＡＭに対するメモリインタフェース制御を行うメモリコントローラとを含むマイクロコンピュータである、請求項５記載の半導体装置。
7. 配線基板と、前記配線基板の上に搭載された第１半導体チップと、その上の中央部に搭載された第２の半導体チップと、を有する半導体装置であって、
   前記配線基板は、底面にアレイ状に配置された複数の外部接続電極と、
   前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極と、
   前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線と、を有し、
   前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路と、
   対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極と、
   前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極と、を有し、
   前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路と、
   対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極と、
   前記第２内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第２チップ上面電極と、を有し、
   前記第２チップ底面電極及び前記第２チップ上面電極の電源系及びグランド系の対応電極は第２シリコン貫通ビアを介して接続され、第２シリコン貫通ビアを介して接続された電源系電極とグランド系電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
   前記第１チップ底面電極及び前記第１チップ上面電極の内で前記第２シリコン貫通ビアに接続する電源系及びグランド系の電極は前記第１半導体チップの中央部に集められ、当該中央部に集められた前記電源系及びグランド系夫々の前記第１チップ底面電極とこれに対応する前記第１チップ上面電極とは第１シリコン貫通ビアを介して接続され、前記第１シリコン貫通ビアを介して接続された夫々の電源系電極とグランド系電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
   前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する電源系及びグランド系に係る電極は前記配線基板の中央部に集められ、当該中央部に集められた電源系の電極とグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置されている、半導体装置。
8. 前記第２半導体チップは複数段に積層配置され、
   積層された下側の第２半導体チップにおける前記第２チップ上面電極と、積層された上側の第２半導体チップにおける前記第２チップ底面電極とが対応するもの同士で接続される、請求項７記載の半導体装置。
9. 前記第２半導体チップは長尺状の電極配置領域を有し、
   前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有し、
   第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極と、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極と、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極とに分類され、
   前記データ系電源及びグランド電極は電極配置領域長辺の一辺に沿って配置され、
   前記コマンド・アドレス系電源及びグランド電極は電極配置領域長辺の他辺に沿って配置され、
   前記他回路系電源及びグランド電極は電極配置領域長辺の両端部の短辺に沿って配置される、請求項７記載の半導体装置。
10. 前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組有し、４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する請求項９記載の半導体装置。
11. 前記第２半導体チップは、前記第２チップ底面電極及び前記第２チップ上面電極の内のデータ入出力系電極として５１２ビットのデータ入出力端子を有するシンクロナスＤＲＡＭである、請求項１０記載の半導体装置。
12. 前記第１半導体チップは、中央処理装置と、前記シンクロナスＤＲＡＭに対するメモリインタフェース制御を行うメモリコントローラとを含むマイクロコンピュータである、請求項１１記載の半導体装置。
13. 配線基板と、前記配線基板の上に搭載された第１半導体チップと、その上の中央部に搭載された第２の半導体チップと、を有する半導体装置であって、
    前記配線基板は、底面にアレイ状に配置された複数の外部接続電極と、
    前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極と、
    前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線と、を有し、
    前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路と、
    対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極と、
    前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極と、を有し、
    前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路と、
    対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極と、を有し、
    前記第２チップ底面電極の内の電源系及びグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
    前記第１チップ底面電極及び前記第１チップ上面電極の内で前記電源系及びグランド系の第２チップ底面電極に接続する電源系及びグランド系の電極は前記第１半導体チップの中央部に集められ、当該中央部に集められた前記電源系及びグランド系の前記第１チップ底面電極とこれに対応する前記第１チップ上面電極とは、第１シリコン貫通ビアを介して接続され、前記電源系の第１シリコン貫通ビアとグランド系の第１シリコン貫通ビアは互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
    前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する電源系及びグランド系に係る電極は前記配線基板の中央部に集められ、当該配線基板の中央部に集められた電源系の電極とグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置されている、半導体装置。
14. 前記第２半導体チップは長尺状の電極配置領域を有し、
    前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有し、
    第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極と、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極と、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極とに分類され、
    前記データ系電源及びグランド電極は電極配置領域長辺の一辺に沿って配置され、
    前記コマンド・アドレス系電源及びグランド電極は電極配置領域長辺の他辺に沿って配置され、
    前記他回路系電源及びグランド電極は長辺の両端部の電極配置領域短辺に沿って配置される、請求項１３記載の半導体装置。
15. 前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組有し、４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する請求項１４記載の半導体装置。
16. 前記第２半導体チップは、前記第２チップ底面電極及び前記第２チップ上面電極の内のデータ入出力系電極として５１２ビットのデータ入出力端子を有するシンクロナスＤＲＡＭである、請求項１５記載の半導体装置。
17. 前記第１半導体チップは、中央処理装置と、前記シンクロナスＤＲＡＭに対するメモリインタフェース制御を行うメモリコントローラとを含むマイクロコンピュータである、請求項１６記載の半導体装置。
18. 配線基板と、前記配線基板の上に搭載された第１半導体チップと、前記第１半導体チップよりも小さなチップ面積を有しその上の中央部に搭載された第２の半導体チップと、を有する半導体装置であって、
    前記配線基板は、底面にアレイ状に配置された複数の外部接続電極と、
    前記外部接続電極よりも小さなピッチで上面にアレイ状に配置された複数の基板電極と、
    前記外部接続電極と前記基板電極とを対応するもの同士で接続するための基板内配線と、を有し、
    前記第１半導体チップは、半導体集積回路技術によって集積された第１内部回路と、
    対応する前記基板電極に接続され且つ前記第１内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第１チップ底面電極と、
    前記第１内部回路の所要の回路ノードに接続されて上面にアレイ状に配置された複数の第１チップ上面電極と、を有し、
    前記第２半導体チップは、半導体集積回路技術によって集積された第２内部回路と、
    対応する前記第１チップ上面電極に接続され且つ前記第２内部回路の所要の回路ノードに接続されて底面にアレイ状に配置された複数の第２チップ底面電極と、を有し、
    前記第２チップ底面電極の内の電源系及びグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
    前記第１チップ底面電極及び前記第１チップ上面電極の内で前記電源系及びグランド系の第２チップ底面電極に接続する電源系及びグランド系の電極は前記第１半導体チップの中央部に集められ、当該中央部に集められた前記電源系及びグランド系夫々の前記第１チップ底面電極とこれに対応する前記第１チップ上面電極とは第１シリコン貫通ビアを介して接続され、第１シリコン貫通ビアを介して接続された夫々の電源系電極とグランド系電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置され、
    前記外部接続電極及び前記基板電極の内で前記第１シリコン貫通ビアに接続する電極は前記配線基板の中央部に集められ、当該中央部に集められた電源系の電極とグランド系の電極は互いに一単位又は複数単位による所要の組み合わせで対を成して配置されている、半導体装置。
19. 前記第２半導体チップは長尺状の電極配置領域を有し、
    前記第２内部回路はデータ入出力系回路、コマンド・アドレス系入力回路、及びその他回路を有し、
    第２シリコン貫通ビアを介して接続された電源系及びグランド系の電極は、前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極と、前記コマンド・アドレス系入力回路に電源及びグランドを与えるためのコマンド・アドレス系電源及びグランド電極と、その他回路に電源及びグランドを与えるための他回路系電源及びグランド電極とに分類され、前記データ系電源及びグランド電極は電極配置領域の長辺の一辺に沿って配置され、前記コマンド・アドレス系電源及びグランド電極は電極配置領域の長辺の他辺に沿って配置され、前記他回路系電源及びグランド電極は電極配置領域の長辺の両端部の短辺に沿って配置される、請求項１８記載の半導体装置。
20. 前記第１半導体チップは、同一平面内でマトリクス状に４個の電極配置領域をその長手方向と短手方向に関する線対称配置で接続可能なように前記第１チップ上面電極を４組有する。４組の前記第１チップ上面電極は、前記第２半導体チップの前記データ入出力系回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域が、コマンド・アドレス系入力回路に電源及びグランドを与えるためのデータ系電源及びグランド電極の配置領域に挟まれる関係を有する、請求項１９記載の半導体装置。

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