JP2014068071A - 半導体駆動装置 - Google Patents

Abstract

【課題】帰還容量による電流がゲートに流れても、スイッチング素子に流れる過電流を速やかに遮断できる、半導体駆動装置を提供すること。
【解決手段】スイッチング素子の第１の主電極と第２の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと所定の基準電位との間を導通させて前記ゲートと前記第１の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第１の制御手段（ソフトシャットダウン回路５０）と、前記ゲートと前記第２の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段（抵抗Ｒ１）と、前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記ゲートと前記基準電位との間の抵抗値を低くする第２の制御手段（ゲート電位変更回路６０）とを備える、半導体駆動装置。
【選択図】図１

Description

本発明は、ＩＧＢＴ等のスイッチング素子に流れる過電流が検出されたとき、そのスイッチング素子をオフさせる半導体駆動装置に関する。

特許文献１には、ＩＧＢＴに流れる過電流が過電流検出抵抗によって検出されたとき、そのＩＧＢＴをオフさせる高速保護回路を有する半導体保護回路が開示されている。

特開２００２−３５３７９５号公報

例えば上述の従来技術において、ＩＧＢＴのコレクタ電圧の変化が大きい短絡が発生すると（例えば、ＩＧＢＴがオン状態でコレクタが電源電圧に短絡する場合）、ＩＧＢＴのゲート−コレクタ間の帰還容量を介した電流がゲートに流れ込み、ゲート電圧が上昇する。しかしながら、上述の高速保護回路は、過電流検出抵抗のみに基づいてゲート電圧を低下させるものであるため、スイッチング素子を速やかにオフさせることができないおそれがある。

本発明は、帰還容量による電流がゲートに流れても、スイッチング素子に流れる過電流を速やかに遮断できる、半導体駆動装置の提供を目的とする。

上記目的を達成するため、本発明は、
スイッチング素子の第１の主電極と第２の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと所定の基準電位との間を導通させて前記ゲートと前記第１の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第１の制御手段と、
前記ゲートと前記第２の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記ゲートと前記基準電位との間の抵抗値を低くする第２の制御手段とを備える、半導体駆動装置を提供するものである。

また、上記目的を達成するため、本発明は、
スイッチング素子の第１の主電極と第２の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと前記第１の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第１の制御手段と、
前記ゲートと前記第２の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記制御電圧の減少速度を速くする第２の制御手段とを備える、半導体駆動装置を提供するものである。

本発明によれば、帰還容量による電流がゲートに流れても、スイッチング素子に流れる過電流を速やかに遮断できる。

半導体駆動装置の一例である。 短絡時と非短絡時の波形の一例を示した図である。 半導体駆動装置の一例である。 半導体駆動装置の一例である。 半導体駆動装置の一例である。

以下、本発明の実施形態を図面に従って説明する。

〔半導体駆動装置１０について〕
図１は、本発明の一実施形態である半導体駆動装置１０の構成を示したブロック図である。半導体駆動装置１０は、スイッチング素子２０を駆動する回路であって、ゲート駆動回路３０と、短絡検出回路４０と、ソフトシャットダウン回路５０と、抵抗Ｒ１と、ゲート電位変更回路６０とを備えるものである。半導体駆動装置１０は、集積回路によって構成されてもよいし、ディスクリート部品によって構成されてもよい。

スイッチング素子２０は、オン／オフ動作する半導体素子であって、例えば、ＩＧＢＴ，ＭＯＳＦＥＴなどの絶縁ゲートによる電圧制御型パワー素子である。図１には、スイッチング素子２０の一例であるＩＧＢＴが図示されている。

スイッチング素子２０のゲート（Ｇ）は、ゲート駆動回路３０と抵抗Ｒ１とゲート電位変更回路６０とが接続される接続点ａに接続される制御電極であり、抵抗Ｒ１を介してソフトシャットダウン回路５０に接続されている。スイッチング素子２０のエミッタ（Ｅ）は、電流経路７１を介して、所定の基準電位（図１の場合、グランド（ＧＮＤ））に接続される第１の主電極である。スイッチング素子２０のコレクタ（Ｃ）は、電流経路７０上の不図示の他の半導体スイッチング素子や負荷を介して電源電圧に接続される第２の主電極である。

スイッチング素子２０は、Ｎチャネル型のＭＯＳＦＥＴでもよい。この場合、Ｎチャネル型のＭＯＳＦＥＴのゲート（Ｇ）は、接続点ａに接続される制御電極であり、抵抗Ｒ１を介してソフトシャットダウン回路５０に接続されている。Ｎチャネル型のＭＯＳＦＥＴのソース（Ｓ）は、電流経路７１を介して、所定の基準電位（図１の場合、グランド（ＧＮＤ））に接続される第１の主電極である。Ｎチャネル型のＭＯＳＦＥＴのドレイン（Ｄ）は、電流経路７０上の不図示の他の半導体スイッチング素子や負荷を介して電源電圧に接続される第２の主電極である。

ゲート駆動回路３０は、スイッチング素子２０のオン／オフを切り替えることが可能なゲート駆動信号を、スイッチング素子２０のゲートに対して出力する回路である。ゲート駆動回路３０は、例えば図１のように、スイッチング素子２０のゲートと抵抗Ｒ１との間に接続されるとよい。また、ゲート駆動回路３０は、ソフトシャットダウン回路５０と抵抗Ｒ１との間に接続されてもよいし、ソフトシャットダウン回路５０自体を含んで構成された回路でもよい。

短絡検出回路４０は、スイッチング素子２０のエミッタとコレクタとの間に流れる過電流ＯＣを検出する過電流検出手段である。過電流ＯＣの検出によって、例えば、スイッチング素子２０のコレクタに接続される電流経路７０上の短絡故障（例えば、半導体素子や配線の短絡故障）の発生を検出できる。

ソフトシャットダウン回路５０は、過電流ＯＣが短絡検出回路４０によって検出されたとき、スイッチング素子２０のゲートとグランドとの間を導通させて制御電圧Ｖｇｅを低下させ、スイッチング素子２０をオフさせる第１の制御手段である。スイッチング素子２０のゲートとエミッタとの間に印加される制御電圧Ｖｇｅをスイッチング素子２０のゲート閾値電圧よりも低くすることによって、スイッチング素子２０をオフさせることができる。制御電圧Ｖｇｅは、スイッチング素子２０のゲートと第１の主電極（図１の場合、エミッタ）との間の電位差であり、ゲート電圧とも称される。

ソフトシャットダウン回路５０は、例えば、スイッチング素子２０のゲートの電荷を引き抜くこと（放電すること）が可能なローレベルの信号を出力することによって、制御電圧Ｖｇｅを低下させる制御部である。例えば、ソフトシャットダウン回路５０は、スイッチング素子２０をオフさせる側にスイッチング素子２０のゲートの電位を下降変化させることによって、制御電圧Ｖｇｅを低下させることができる。

ソフトシャットダウン回路５０は、例えば、スイッチング素子２０のゲートとグランドとの間に直列に挿入された抵抗Ｒ１を介して、スイッチング素子２０のゲートとグランドとの間の総抵抗値Ｒを低下させることで、制御電圧Ｖｇｅを低下させる制御部であるとよい。

抵抗Ｒ１は、スイッチング素子２０のゲートとコレクタとの間に存在する帰還容量Ｃｒｅｓに過電流ＯＣの発生時に流れる電流Ｉｒｅｓを検出する検出手段（電流検出部）である。電流Ｉｒｅｓは、帰還容量Ｃｒｅｓの充電又は放電に伴い生ずる電流である。電流Ｉｒｅｓが流れることにより、抵抗Ｒ１の両端に電位差ΔＶＲが発生するため、電位差ΔＶＲの大きさに応じて電流Ｉｒｅｓの発生を検出できる。

抵抗Ｒ１は、図１に例示されるように、スイッチング素子２０のゲートに直列に接続された素子であって、スイッチング素子２０のゲートとソフトシャットダウン回路５０との間に直列に挿入されたものであると好適である。

ゲート電位変更回路６０は、過電流ＯＣが短絡検出回路４０により検出され且つ電流Ｉｒｅｓが抵抗Ｒ１により検出されたとき、スイッチング素子２０のゲートと所定の基準電位（図１の場合、グランド）との間の総抵抗値Ｒを低くする第２の制御手段である。ゲート電位変更回路６０は、過電流ＯＣが短絡検出回路４０により検出され且つ電流Ｉｒｅｓが抵抗Ｒ１により検出されたとき、制御電圧Ｖｇｅの減少速度を速くする第２の制御手段であってもよい。

ゲート電位変更回路６０は、例えば、スイッチング素子２０をオフさせる側にスイッチング素子２０のゲートの電位を下降変化させることによって、総抵抗値Ｒを低くしてもよいし、制御電圧Ｖｇｅの減少速度を速くしてもよい。

ゲート電位変更回路６０は、ソフトシャットダウン回路５０が総抵抗値Ｒを低くする場合よりも低い値に総抵抗値Ｒを低くすると好適である。図１の場合、ソフトシャットダウン回路５０は、抵抗Ｒ１を介してスイッチング素子２０のゲートに接続されているのに対し、ゲート電位変更回路６０は、抵抗Ｒ１を介さずにスイッチング素子２０のゲートに直接接続されている。このため、ゲート電位変更回路６０は、ソフトシャットダウン回路５０が総抵抗値Ｒを低下させる場合よりも低いインピーダンスで、スイッチング素子２０のゲートの電位を変化させることができる。

図２は、短絡時と非短絡時の波形の一例を示した図である。短絡には複数のモードがあり、それらのモードの中には、図２（ａ）に示されるＳＣｔｙｐｅ１というモードと、図２（ｂ）に示されるＳＣｔｙｐｅ２というモードが存在する。

なお、図２において、Ｖｃｅは、スイッチング素子２０のコレクタ−エミッタ間の電圧（コレクタ電圧）を示し、Ｉｒｅｓは、スイッチング素子２０のゲート−コレクタ間の帰還容量Ｃｒｅｓに流れる電流を示し、Ｉｃｅは、スイッチング素子２０のコレクタ−エミッタ間に流れる電流（コレクタ電流）を示し、Ｖｇｅは、スイッチング素子２０のゲート−エミッタ間の電圧（ゲート電圧）を示し、ｔは、時間を示す。

ＳＣｔｙｐｅ１は、コレクタ電圧Ｖｃｅの変化が比較的小さい短絡モードであって、例えば、スイッチング素子２０がターンオンする途中でスイッチング素子２０のコレクタが電源電圧に短絡する場合である。ＳＣｔｙｐｅ１の場合、図２（ａ）に示されるように、コレクタ電圧Ｖｃｅの変化速度（ｄＶｃｅ／ｄｔ）はスイッチング素子２０のターンオンの開始前後で比較的小さいまま、コレクタ電流Ｉｃｅは増加する（つまり、過電流が流れる）。このとき、スイッチング素子２０のコレクタからゲートへの電流Ｉｒｅｓの流れ込みはほとんどない。図２（ａ）において負の値に一瞬変化しているＩｒｅｓは、短絡による電流ではなく、スイッチング素子２０のターンオン時に帰還容量Ｃｒｅｓに流れる充電電流を表している。

一方、ＳＣｔｙｐｅ２は、コレクタ電圧Ｖｃｅの変化が比較的大きい短絡モードであって、例えば、スイッチング素子２０がオンしている状態でスイッチング素子２０のコレクタが電源電圧に短絡する場合である。ＳＣｔｙｐｅ２の場合、図２（ｂ）に示されるように、コレクタ電圧Ｖｃｅの変化速度（ｄＶｃｅ／ｄｔ）は短絡開始直後から急激に速くなって、コレクタ電流Ｉｃｅは増加する（つまり、過電流が流れる）。このとき、スイッチング素子２０のコレクタから帰還容量Ｃｒｅｓを介してゲートに流れ込む電流Ｉｒｅｓによって、電圧Ｖｇｅが持ち上がる。電流Ｉｒｅｓが流れるタイミングは、過電流が検出されるタイミングよりも僅かに早い場合がある。

上述の図１の半導体駆動装置１０は、電流Ｉｒｅｓの検出を行うため、短絡モードがＳＣｔｙｐｅ１とＳＣｔｙｐｅ２のいずれのモードであるのかを自動判別できる。そのため、短絡モードがＳＣｔｙｐｅ１とＳＣｔｙｐｅ２のいずれのモードであっても、スイッチング素子２０を過電流から速やかに保護できる。

例えば、短絡モードがＳＣｔｙｐｅ１の場合、過電流ＯＣが短絡検出回路４０によって検出される。そのため、ソフトシャットダウン回路５０によってスイッチング素子２０は速やかにオフされるので、過電流ＯＣを速やかに遮断でき、過電流ＯＣが流れる時間を短縮できる。また、この場合、電位差ΔＶＲは所定の閾値未満であるため、電流Ｉｒｅｓは検出されない。このため、ゲート電位変更回路６０は、短絡モードがＳＣｔｙｐｅ１の場合には、機能しない。つまり、スイッチング素子２０のゲートとグランドとの間の総抵抗値Ｒを低くしない（制御電圧Ｖｇｅの減少速度を速くしない）。

一方、短絡モードがＳＣｔｙｐｅ２の場合、過電流ＯＣが短絡検出回路４０によって検出されるため、ソフトシャットダウン回路５０は、制御電圧Ｖｇｅを低下させることでスイッチング素子２０をオフさせる動作を行う。さらに、この場合、過電流ＯＣが短絡検出回路４０によって検出されるとともに、電流Ｉｒｅｓが流れることにより抵抗Ｒ１によって検出される電位差ΔＶＲが所定の閾値以上になる。そのため、ゲート電位変更回路６０は、スイッチング素子２０のゲートとグランドとの間の総抵抗値Ｒを低くする（又は、制御電圧Ｖｇｅの減少速度を速くする）動作を行う。これにより、スイッチング素子２０は速やかにオフされるので、過電流ＯＣを速やかに遮断でき、過電流ＯＣが流れる時間を短縮できる。

また、短絡モードがＳＣｔｙｐｅ１の場合、ゲート電位変更回路６０は機能しない。そのため、スイッチング素子２０をオフさせる速度は、ソフトシャットダウン回路５０によって抑えられたままの状態を維持でき、スイッチング素子２０のオフサージの上昇を抑制できる。

〔半導体駆動装置１１について〕
図３は、図１の半導体駆動装置１０の一具体例である半導体駆動装置１１の構成を示した回路図である。図１の構成と同様の構成についての説明は省略又は簡略する。

半導体駆動装置１１は、ＩＧＢＴ２１を駆動する回路であって、ゲート駆動回路３０と、短絡検出回路４０と、ソフトシャットダウン回路５０と、抵抗Ｒ１と、ゲート電位変更回路６０とを備えるものである。

短絡検出回路４０は、ＩＧＢＴ２１のエミッタとコレクタとの間に流れる過電流ＯＣを検出する過電流検出手段である。短絡検出回路４０は、ＩＧＢＴのセンスエミッタ（電流検出端子）とグランドとの間に直列に挿入された抵抗Ｒ５に流れる電流を検出することによって、過電流ＯＣを検出する。

短絡検出回路４０は、抵抗Ｒ５と、ＩＧＢＴ２１のセンスエミッタと抵抗Ｒ５との間に接続されたベースを有するＮＰＮバイポーラトランジスタ４１とを有している。ＮＰＮバイポーラトランジスタ４１は、グランドに接続されたエミッタと、ゲート電位変更回路６０のＰチャネル型のＭＯＳＦＥＴ６２のゲートに接続されている。

ソフトシャットダウン回路５０は、過電流ＯＣが短絡検出回路４０の抵抗Ｒ５によって検出されたとき、ＩＧＢＴ２１のゲートとグランドとの間を導通させて制御電圧Ｖｇｅを低下させることで、ＩＧＢＴ２１をオフさせる制御手段である。ソフトシャットダウン回路５０は、制御回路５１と、Ｎチャネル型のＭＯＳＦＥＴ５２と、抵抗Ｒ４とを有している。

制御回路５１は、過電流ＯＣが抵抗Ｒ５によって検出されたとき、ＭＯＳＦＥＴ５２をオンさせる制御部である。ＭＯＳＦＥＴ５２のオンによって、ＩＧＢＴ２１のゲートは、抵抗Ｒ１及び抵抗Ｒ４を介して、グランドに接続される。これにより、制御電圧Ｖｇｅは低下し、ＩＧＢＴ２１をオフさせることができる。

抵抗Ｒ１は、ＩＧＢＴ２１のゲートとコレクタとの間に存在する帰還容量Ｃｒｅｓに過電流ＯＣの発生時に流れる電流Ｉｒｅｓを検出する検出手段（電流検出部）である。

ゲート電位変更回路６０は、グランドとＩＧＢＴ２１のゲートとの間の総抵抗値Ｒを低下させることで、スイッチング素子２０のゲートの電位を下降変化させる制御部である。ゲート電位変更回路６０は、例えば、ＰＮＰバイポーラトランジスタ６１と、Ｐチャネル型のＭＯＳＦＥＴ６２と、抵抗Ｒ２と、抵抗Ｒ３とを有している。

トランジスタ６１は、電流Ｉｒｅｓが抵抗Ｒ１に流れることにより生ずる電位差ΔＶＲが印加されることによって総抵抗値Ｒを低くする第１の半導体素子であって、総抵抗値Ｒを低くすることによりＩＧＢＴ２１のゲート電位を変化させるものである。トランジスタ６１は、ＩＧＢＴ２１のゲートの電位とエミッタ側の基準電位であるグランドとの差が零に近づくようにオンすることで、ＩＧＢＴ２１のゲートの電荷をグランドに放電できる。

ＭＯＳＦＥＴ６２は、トランジスタ６１が総抵抗値Ｒを低くすることを過電流ＯＣの検出によって許可する第２の半導体素子であって、電位差ΔＶＲがトランジスタ６１のベース−エミッタ間に印加されることを制御するものである。ＭＯＳＦＥＴ６２は、短絡検出回路４０によって過電流ＯＣが検出されることによりオンすることによって、トランジスタ６１がオンすることを可能にし、トランジスタ６１が総抵抗値Ｒを低下させることを可能にする。

トランジスタ６１は、抵抗Ｒ１の両端ａ，ｂに接続される素子であり、ＭＯＳＦＥＴ６２は、抵抗Ｒ１の一端側の接続点ｂとトランジスタ６１のベースとの間に挿入される素子である。トランジスタ６１の制御電極であるベースは、ＭＯＳＦＥＴ６２のソースに接続され、トランジスタ６１の第１の主電極であるエミッタは、ＩＧＢＴ２１のゲートと抵抗Ｒ１との間の接続点ａに接続され、トランジスタ６１の第２の主電極であるコレクタは、グランドに接続されている。ＭＯＳＦＥＴ６２の制御電極であるゲートは、短絡検出回路４０のトランジスタ４１のコレクタに接続され、ＭＯＳＦＥＴ６２の第１の主電極であるソースは、トランジスタ６１のベースに接続され、ＭＯＳＦＥＴ６２の第２の主電極であるドレインは、接続点ｂに接続されている。接続点ｂは、ソフトシャットダウン回路５０の抵抗Ｒ４と抵抗Ｒ１との間の点である。

抵抗Ｒ１の抵抗値は、ＳＣｔｙｐｅ１のときに抵抗Ｒ１の両端ａ，ｂ間の電位差ΔＶＲがトランジスタ６１のベース−エミッタ間のダイオード順方向電圧未満になり、且つ、ＳＣｔｙｐｅ２のときに電位差ΔＶｒがそのダイオード順方向電圧以上になる値に設定されるとよい。これにより、ＳＣｔｙｐｅ１のときに、トランジスタ６１が誤ってオンすることを防止できるので、ゲート電位変更回路６０が総抵抗値Ｒを誤って低下させることを防止できる。

抵抗Ｒ２は、トランジスタ６１が誤ってオンすることを防止する素子である。抵抗Ｒ２が無いと、トランジスタ４１及びＭＯＳＦＥＴ６２がオフしている場合、トランジスタ６１のベース−エミッタ間のインピーダンスが高いため、トランジスタ６１のベース−エミッタ間の電圧は、不定になる。その際に、トランジスタ６１のエミッタ（ＩＧＢＴ２１のゲート）の電位が上がると、トランジスタ６１のベース−エミッタ間にダイオードの順方向電圧Ｖｆ分の電位差が発生するため、トランジスタ６１が誤オンのおそれがある。抵抗Ｒ２を追加することによって、トランジスタ６１のベース−エミッタ間のインピーダンスを下げることができるため、トランジスタ６１の誤オンを防止できる。

抵抗Ｒ３は、ＭＯＳＦＥＴ６２が誤ってオンすることを防止する素子である。抵抗Ｒ３が無いことでＭＯＳＦＥＴ６２のゲート−ソース間のインピーダンスが高いと、ＭＯＳＦＥＴ６２のゲート−ソース間に電位差が発生し、ＭＯＳＦＥＴ６２が誤オンするおそれがある。抵抗Ｒ３を追加することによって、ＭＯＳＦＥＴ６２のゲート−ソース間のインピーダンスを下げることができ、ＭＯＳＦＥＴ６２が誤オンすることを防止できる。

なお、トランジスタ４１がオンしただけで、トランジスタ６１がオンしないように、抵抗Ｒ３は抵抗Ｒ２よりも大きな抵抗値に設定されるとよい。

また、ＰＮＰバイポーラトランジスタ６１は、Ｐチャネル型のＭＯＳＦＥＴに置き換えられてもよい。この場合、Ｐチャネル型のＭＯＳＦＥＴは、ＭＯＳＦＥＴ６２のソースに接続されるゲートと、ＩＧＢＴ２１のゲートに接続される第１の主電極であるソースと、グランドに接続される第２の主電極であるドレインとを有している。

また、トランジスタ６１がＰＮＰバイポーラトランジスタ又はＰチャネル型ＭＯＳＦＥＴの場合において、ＭＯＳＦＥＴ６２のソース−ドレイン間の寄生ダイオードのカソード側が、トランジスタ６１のベース又はゲート側に位置している。その寄生ダイオードが逆向きの場合、ソフトシャットダウン回路５０がＳＣｔｙｐｅ１でソフトシャットダウンを行うと、その逆向きの寄生ダイオードを介して電流が流れ、トランジスタ６１が誤ってオンするおそれがあるからである。したがって、図示の方向に寄生ダイオードの順方向を一致させ、短絡検出回路４０の出力信号を反転させれば、ＭＯＳＦＥＴ６２は、Ｎチャネル型のＭＯＳＦＥＴでもよい。

〔半導体駆動回路１１の動作〕
表１は、半導体駆動装置１１の各素子の状態を示した図である。Ｓ１は、トランジスタ４１のオン／オフの状態を表し、Ｓ２は、ＭＯＳＦＥＴ６２のオン／オフの状態を表し、Ｓ３は、トランジスタ６１のオン／オフの状態を表し、Ｓ４は、ＭＯＳＦＥＴ５２のオン／オフの状態を表す。

通常時（つまり、非短絡時）は、ＩＧＢＴ２１を過電流保護のために強制的にオフさせる機能は働かない。

ＳＣｔｙｐｅ１のときには、トランジスタ５２がオンすることでソフトシャットダウンが実施される。ＳＣｔｙｐｅ２のときには、トランジスタ５２がオンすることでソフトシャットダウンが実施されることに加えて、トランジスタ６１がオンすることにより低インピーダンスでＩＧＢＴ２１のゲートの電荷が引き抜かれる。

つまり、短絡時に抵抗Ｒ５の両端電圧ＳＥが上昇すると、トランジスタ４１がオンするため、ＭＯＳＦＦＥＴ６２もオンする。ＭＯＳＦＥＴ６２のオン状態で、ＩＧＢＴ２１のコレクタからゲートに電流Ｉｒｅｓが流れ込むと、トランジスタ６１がオンするので、低インピーダンスでＩＧＢＴ２１のゲートの電荷を放電させることができる。つまり、トランジスタ６１は、ＳＣｔｙｐｅ１のときはオンせず、ＳＣｔｙｐｅ２のときのみオンする。

トランジスタ４１がオンしただけでは、トランジスタ６１がオンしないように、抵抗Ｒ３は抵抗Ｒ２よりも大きな抵抗値に設定されている。ＳＣｔｙｐｅ１のとき、ＭＯＳＦＥＴ６２がオンした際、トランジスタ６１のベースには、抵抗Ｒ２と抵抗Ｒ３で分圧された電圧が印加されるので、トランジスタ６１は誤オンしない。一方、ＳＣｔｙｐｅ２のとき、ＭＯＳＦＥＴ６２がオンすると、抵抗Ｒ１の両端に生じた電位差ΔＶＲによって、トランジスタ６１はオンする。

〔半導体駆動装置１２について〕
図４は、図１の半導体駆動装置１０の一変形例である半導体駆動装置１２の構成を示した回路図である。半導体駆動装置１２は、図３の半導体駆動装置１１の抵抗Ｒ１をダイオードＤ１に置き換えたものである。図１，図３の構成と同様の構成についての説明は省略又は簡略する。

ダイオードＤ１は、ＩＧＢＴ２１のゲートとコレクタとの間に存在する帰還容量Ｃｒｅｓに過電流ＯＣの発生時に流れる電流Ｉｒｅｓを検出する検出手段（電流検出部）である。電流Ｉｒｅｓは、帰還容量Ｃｒｅｓの充電又は放電に伴い生ずる電流である。電流Ｉｒｅｓが流れることにより、ダイオードＤ１の両端に、ダイオードＤ１の順方向電圧に相当する電位差ΔＶＲが発生するため、電位差ΔＶＲの大きさに応じて電流Ｉｒｅｓの発生を検出できる。

ダイオードＤ１は、図１に例示されるように、スイッチング素子２０のゲートに直列に接続されたアノードと、ソフトシャットダウン回路５０の抵抗Ｒ４に接続されたカソードとを有する素子である。ダイオードＤ１は、ＳＣｔｙｐｅ１ではトランジスタ６１がオンせず、ＳＣｔｙｐｅ２ではトランジスタ６１がオンするような順方向電圧を有する素子であるとよい。

なお、ＰＮＰバイポーラトランジスタ６１は、図３の半導体駆動装置１１と同様に、Ｐチャネル型のＭＯＳＦＥＴに置き換えられてもよい。また、半導体駆動装置１２の動作の説明については、図３の半導体駆動装置１１と同様のため省略する。

〔半導体駆動装置１３について〕
図５は、図１の半導体駆動装置１０の一具体例である半導体駆動装置１３の構成を示したブロック図である。図１の半導体駆動装置１０は、ＩＧＢＴ又はＮチャネル型のＭＯＳＦＥＴを駆動及び保護する回路であるのに対し、図５の半導体駆動装置１３は、Ｐチャネル型のＭＯＳＦＥＴ２２を駆動及び保護する回路である。図１，図３，図４の構成と同様の構成についての説明は省略又は簡略する。

ＭＯＳＦＥＴ２２のゲート（Ｇ）は、ゲート駆動回路３０と抵抗Ｒ１とゲート電位変更回路６０とが接続される接続点ａに接続される制御電極であり、抵抗Ｒ１を介してソフトシャットダウン回路５０に接続されている。ＭＯＳＦＥＴ２２のソース（Ｓ）は、電流経路７３を介して、所定の基準電位（図５の場合、電源電圧（ＶＢ））に接続される第１の主電極である。ＭＯＳＦＥＴ２２のドレイン（Ｄ）は、電流経路７２上の不図示の他の半導体スイッチング素子や負荷を介してグランドに接続される第２の主電極である。

短絡検出回路４０は、ＭＯＳＦＥＴ２２のソースとドレインとの間に流れる過電流ＯＣを検出する過電流検出手段である。過電流ＯＣの検出によって、ＭＯＳＦＥＴ２２のドレインに接続される電流経路７２上の短絡故障（例えば、半導体素子や配線の短絡故障）の発生を検出できる。

短絡検出回路４０は、例えば、ＭＯＳＦＥＴ２２のソースと電源電圧ＶＢとの間に直列に挿入された不図示の抵抗に流れる電流を検出することによって、過電流ＯＣを検出するとよい。短絡検出回路４０の具体例として、例えば図３に示した構成に対して極性を反転させた回路が挙げられる。

ソフトシャットダウン回路５０は、過電流ＯＣが短絡検出回路４０によって検出されたとき、ＭＯＳＦＥＴ２２のゲートと電源電圧ＶＢとの間を導通させて制御電圧Ｖｇｓを低下させ、ＭＯＳＦＥＴ２２をオフさせる第１の制御手段である。ＭＯＳＦＥＴ２２のゲートとソースとの間に印加される制御電圧ＶｇｓをＭＯＳＦＥＴ２２のゲート閾値電圧よりも低くすることによって、ＭＯＳＦＥＴ２２をオフさせることができる。制御電圧Ｖｇｓは、ＭＯＳＦＥＴ２２のゲートと第１の主電極（図５の場合、ソース）との間の電位差であり、ゲート電圧とも称される。

ソフトシャットダウン回路５０は、例えば、ＭＯＳＦＥＴ２２のゲートの電荷を注入すること（充電すること）が可能なハイレベルの信号を出力することによって、制御電圧Ｖｇｓを低下させる制御部である。例えば、ソフトシャットダウン回路５０は、ＭＯＳＦＥＴ２２をオフさせる側にＭＯＳＦＥＴ２２のゲートの電位を上昇変化させることによって、制御電圧Ｖｇｓを低下させることができる。

ソフトシャットダウン回路５０は、例えば、ＭＯＳＦＥＴ２２のゲートと電源電圧ＶＢとの間に直列に挿入された抵抗Ｒ１を介して、ＭＯＳＦＥＴ２２のゲートと電源電圧ＶＢとの間の総抵抗値Ｒを低下させることで、制御電圧Ｖｇｓを低下させる制御部であるとよい。

ソフトシャットダウン回路５０の具体例として、例えば図３に示した構成に対して極性を反転させた回路が挙げられる。

抵抗Ｒ１は、ＭＯＳＦＥＴ２２のゲートとドレインとの間に存在する帰還容量Ｃｒｅｓに過電流ＯＣの発生時に流れる電流Ｉｒｅｓを検出する検出手段（電流検出部）である。電流Ｉｒｅｓは、帰還容量Ｃｒｅｓの充電又は放電に伴い生ずる電流である。電流Ｉｒｅｓがゲートからドレインに流れることにより、抵抗Ｒ１の両端に電位差ΔＶＲが発生するため、電位差ΔＶＲの大きさに応じて電流Ｉｒｅｓの発生を検出できる。この抵抗Ｒ１も、上述と同様に、ダイオードに置き換えられてもよい。

ゲート電位変更回路６０は、過電流ＯＣが短絡検出回路４０により検出され且つ電流Ｉｒｅｓが抵抗Ｒ１により検出されたとき、ＭＯＳＦＥＴ２２のゲートと所定の基準電位（図５の場合、電源電圧ＶＢ）との間の総抵抗値Ｒを低くする第２の制御手段である。ゲート電位変更回路６０は、過電流ＯＣが短絡検出回路４０により検出され且つ電流Ｉｒｅｓが抵抗Ｒ１により検出されたとき、制御電圧Ｖｇｓの減少速度を速くする第２の制御手段であってもよい。

ゲート電位変更回路６０は、例えば、ＭＯＳＦＥＴ２２をオフさせる側にＭＯＳＦＥＴ２２のゲートの電位を上昇変化させることによって、総抵抗値Ｒを低くしてもよいし、制御電圧Ｖｇｓの減少速度を速くしてもよい。

ゲート電位変更回路６０は、電源電圧ＶＢとＭＯＳＦＥＴ２２のゲートとの間の総抵抗値Ｒを低下させることで、ＭＯＳＦＥＴ２２のゲートの電位を上昇変化させる制御部である。ゲート電位変更回路６０は、ＮＰＮバイポーラトランジスタ６６と、Ｐチャネル型のＭＯＳＦＥＴ６７とを有している。図３同様に、抵抗Ｒ２，Ｒ３が設けられてもよい。

トランジスタ６６は、電流Ｉｒｅｓにより生ずる電位差ΔＶＲが印加されることによって総抵抗値Ｒを低くする第１の半導体素子であって、総抵抗値Ｒを低くすることによりＭＯＳＦＥＴ２２のゲート電位を変化させるものである。トランジスタ６６は、ＭＯＳＦＥＴ２２のゲートの電位とソース側の基準電位である電源電圧ＶＢとの差が零に近づくようにオンすることで、ＭＯＳＦＥＴ２２のゲートを電源電圧ＶＢから供給される電荷で充電できる。

ＭＯＳＦＥＴ６７は、トランジスタ６６が総抵抗値Ｒを低くすることを過電流ＯＣの検出によって許可する第２の半導体素子であって、電位差ΔＶＲがトランジスタ６６に印加されることを制御するものである。ＭＯＳＦＥＴ６７は、短絡検出回路４０によって過電流ＯＣが検出されることによりオンすることによって、トランジスタ６６がオンすることを可能にし、トランジスタ６６が総抵抗値Ｒを低下させることを可能にする。

トランジスタ６６は、抵抗Ｒ１の両端ａ，ｂに接続される素子であり、ＭＯＳＦＥＴ６７は、抵抗Ｒ１の一端側の接続点ｂとトランジスタ６６のベースとの間に挿入される素子である。トランジスタ６６の制御電極であるベースは、ＭＯＳＦＥＴ６７のドレインに接続され、トランジスタ６６の第１の主電極であるエミッタは、ＭＯＳＦＥＴ２２のゲートと抵抗Ｒ１との間の接続点ａに接続され、トランジスタ６６の第２の主電極であるコレクタは、電源電圧ＶＢに接続されている。ＭＯＳＦＥＴ６７の制御電極であるゲートは、短絡検出回路４０に接続され、ＭＯＳＦＥＴ６７の第２の主電極であるドレインは、トランジスタ６６のベースに接続され、ＭＯＳＦＥＴ６７の第１の主電極であるソースは、接続点ｂに接続されている。接続点ｂは、ソフトシャットダウン回路５０と抵抗Ｒ１との間の点である。

なお、ＮＰＮバイポーラトランジスタ６６は、Ｎチャネル型のＭＯＳＦＥＴに置き換えられてもよい。この場合、Ｎチャネル型のＭＯＳＦＥＴは、ＭＯＳＦＥＴ６７のドレインに接続されるゲートと、ＭＯＳＦＥＴ２２のゲートに接続される第１の主電極であるソースと、電源電圧ＶＢに接続される第２の主電極であるドレインとを有している。

また、トランジスタ６６がＮＰＮバイポーラトランジスタ又はＮチャネル型ＭＯＳＦＥＴの場合において、ＭＯＳＦＥＴ６７のソース−ドレイン間の寄生ダイオードのアノード側が、トランジスタ６６のベース又はゲート側に位置している。その寄生ダイオードが逆向きの場合、ソフトシャットダウン回路５０がＳＣｔｙｐｅ１でソフトシャットダウンを行うと、その逆向きの寄生ダイオードを介して電流が流れ、トランジスタ６６が誤ってオンするおそれがあるからである。したがって、図示の方向に寄生ダイオードの順方向を一致させ、短絡検出回路４０の出力信号を反転させれば、ＭＯＳＦＥＴ６７は、Ｎチャネル型のＭＯＳＦＥＴでもよい。

また、半導体駆動装置１３の動作の説明については、図３の半導体駆動装置１１と同様のため省略する。

以上、半導体駆動装置を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、過電流を過電流検出抵抗によって検出する例を示したが（例えば、図３の抵抗Ｒ５）、過電流は、ダイオードによって検出されてもよいし、他の過電流検出手段によって検出されてもよい。

また、図１において、ゲート電位変更回路６０は、過電流ＯＣ及び電流Ｉｒｅｓが検出されたとき、ソフトシャットダウン回路５０が制御電圧を低下させる速度自体を速くさせるものでもよい。

また、本発明に係る半導体駆動装置によって駆動及び保護されるスイッチング素子は、プッシュプル回路を構成する上アーム素子でも下アーム素子でもよい。

１０，１１，１２，１３ 半導体駆動装置
２０ スイッチング素子
２１ ＩＧＢＴ
２２ ＭＯＳＦＥＴ
３０ ゲート駆動回路
４０ 短絡検出回路
５０ ソフトシャットダウン回路
６０ ゲート電位変更回路
７０，７１，７２，７３ 電流経路
Ｉｒｅｓ 帰還容量の充電又は放電に伴い生ずる電流
Ｃｒｅｓ 帰還容量

Claims (6)

1. スイッチング素子の第１の主電極と第２の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと所定の基準電位との間を導通させて前記ゲートと前記第１の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第１の制御手段と、
   前記ゲートと前記第２の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
   前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記ゲートと前記基準電位との間の抵抗値を低くする第２の制御手段とを備える、半導体駆動装置。
2. 前記第２の制御手段は、
   前記抵抗値を前記帰還容量の充電又は放電に伴い生ずる電流の検出によって低くする第１の半導体素子と、
   前記第１の半導体素子が前記抵抗値を低くすることを前記過電流の検出によって許可する第２の半導体素子とを有する、請求項１に記載の半導体駆動装置。
3. 前記第１の半導体素子は、前記帰還容量の充電又は放電に伴い生ずる電流により生ずる電位差が印加されることによって前記抵抗値を低くする素子であり、
   前記第２の半導体素子は、前記電位差が前記第１の半導体素子に印加されることを制御する素子である、請求項２に記載の半導体駆動装置。
4. 前記電位差は、前記ゲートに接続される素子によって生ずる電圧である、請求項３に記載の半導体駆動装置。
5. 前記第１の半導体素子は、前記素子の両端に接続される素子であり、
   前記第２の半導体素子は、前記素子の一端と前記第１の半導体素子との間に挿入される素子である、請求項４に記載の半導体駆動装置。
6. スイッチング素子の第１の主電極と第２の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと前記第１の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第１の制御手段と、
   前記ゲートと前記第２の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
   前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記制御電圧の減少速度を速くする第２の制御手段とを備える、半導体駆動装置。

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