JP2014041247A

JP2014041247A - 液晶表示装置

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Publication number: JP2014041247A
Application number: JP2012183154A
Authority: JP
Inventors: Ryutaro Oke; 隆太郎桶; Junichi Maruyama; 純一丸山; Takashi Nakai; 崇詞中井; Toshiteru Onishi; 敏輝大西
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2012-08-22
Filing date: 2012-08-22
Publication date: 2014-03-06
Also published as: WO2014030286A1

Abstract

【課題】水平分割駆動する液晶表示装置において、各表示領域の垂直走査の末尾行における画素電圧の書き込み不足が生じ、特に、当該末尾行が画面央部に位置すると暗い線が表示され画質が低下する。
【解決手段】例えば、上側の表示領域のゲート線を駆動する走査線駆動回路は画像の第ｋ行を選択する走査パルスＰ_ｋを順次出力する。上側の表示領域のソース線を駆動する映像線駆動回路は、走査パルスＰ_ｋの期間にデータＤ_ｋに応じた画素電圧を出力する。走査パルスＰ_ｋの印加に対する画素電圧の印加終了のタイミングは、有効走査期間Ｔ_ＥＦＦの末尾行とされる第ｎ行について、その先行より遅いタイミングに設定する。
【選択図】図２

Description

本発明は液晶表示装置に係り、特に、画面を複数の表示領域に水平分割し、それらを並列に垂直走査する技術に関する。

液晶表示装置は薄型テレビ、パソコン、タブレット端末、スマートフォンなどの製品に用いられている。特に薄型テレビに代表される大型パネルのアプリケーションでは、高精細な画像表示、三次元表示及び動画質向上のため、４Ｋ解像度（４Ｋ２Ｋ）など画素数の増大や、倍速、４倍速といった高フレームレートでの駆動への要求がある。これらの要求は、画面の垂直走査において各水平走査線に割り当てられるデータ書き込み時間を短くし、通常の駆動方法では画素へのデータ書き込み不足という問題を生じ得る。この問題の解決策の一つとして、画面を複数の表示領域に分割し、データ書き込みを各表示領域に対して並列して行う分割駆動方式が知られている。

しかし、画面を上下２つの表示領域に水平分割する分割駆動では、液晶表示装置の表示画像において表示領域間の境界に意図しない輝度変化が現れ、画像上にて表示領域の継ぎ目が見えるという問題が存在し、下記特許文献１〜３では当該問題への対策が検討されている。

特開２０００−３２１５５２号公報特開２００８−７０４０６号公報特開平１１−１０２１７２号公報

上述の表示領域の継ぎ目が表示されるという問題には上記特許文献で検討されていない原因も存在する。図６〜図９を用いて本願が扱う継ぎ目表示の原因を説明する。

図６は画面を上下に２等分した分割駆動における画面の模式図であり、画面上半分の表示領域Ａ_Ｕの垂直走査と下半分の表示領域Ａ_Ｄの垂直走査とが並列して行われる。当該画面は上から順に第１から第２ｎまでの２ｎ本（ｎは自然数）の水平走査線からなるものとする。

図７は、領域Ａ_Ｕ，Ａ_Ｄそれぞれのソース線（映像線）に供給される電圧信号である信号ＶＳ_Ｕ，ＶＳ_Ｄ及び、第１〜第２ｎの水平走査線それぞれに対応して設けられるゲート線（走査線）に供給される電圧信号である信号ＶＧ_１〜ＶＧ_２ｎの模式的なタイミング図である。領域Ａ_Ｕ（第１〜第ｎ行）及び領域Ａ_Ｄ（第（ｎ＋１）〜第２ｎ行）における垂直走査は例えば、図６に矢印で示すように上から下へ向けて行われ、これに対応して垂直走査の有効走査期間Ｔ_ＥＦＦでは順次、信号ＶＧ_ｋ及び信号ＶＧ_ｎ＋ｋ（ｋ＝１〜ｎ）に走査パルスＰ_ｋ（選択信号）が生成される。

信号ＶＳ_Ｕ，ＶＳ_Ｄは垂直走査の帰線期間Ｔ_ＢＬＫにおいて、黒を表す画素値に対応する基準電圧Ｖ_ＢＬＫに設定される。一方、有効走査期間Ｔ_ＥＦＦにおいては、信号ＶＳ_Ｕ，ＶＳ_Ｄは走査パルスＰ_ｋに同期して、第ｋ行及び第（ｎ＋ｋ）行の画素の画素値Ｄ_ｋ，Ｄ_ｎ＋ｋを表す信号電圧Ｖ_ｋ，Ｖ_ｎ＋ｋに設定される。ここでは説明を簡単にするために、ソース線に沿う方向（列方向）に並ぶ２ｎ個の画素の画素値Ｄ_１〜Ｄ_２ｎは同一であるとし、これに対応して図７〜図９では有効走査期間Ｔ_ＥＦＦでの信号ＶＳ_Ｕ，ＶＳ_Ｄを一定電圧で表している。なお、フレーム反転駆動により、信号ＶＳ_Ｕ，ＶＳ_Ｄは隣り合う有効走査期間Ｔ_ＥＦＦにて基準電圧Ｖ_ＢＬＫに対する極性を反転される。

図８、図９はそれぞれ有効走査期間Ｔ_ＥＦＦの非末尾部分及び末尾部分における、表示領域Ａ_Ｕの信号ＶＳ_Ｕ、ＶＧ_ｋ及び、画素電極の電位ＶＰを示す模式的な信号波形図である。各画素に設けられた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、ゲート電極に走査パルスＰ_ｋを印加されると、ソース線と画素電極との間のチャネルをオン状態とし、画素電極は信号ＶＳ_Ｕに応じた電位に充電される。ところで、走査パルスＰ_ｋの波形はゲート線に付随する容量及び配線抵抗によって鈍ることから、信号電圧Ｖ_ｋが印加されない期間まで走査パルスＰ_ｋの立ち下がりが続くことが起こり得る。非末尾行である第α行（１≦α≦ｎ−１）の画素への書き込みでは、図８に示すように、当該行に対する走査パルスＰ_αの立ち下がり期間に、１行後の信号電圧Ｖ_α＋１が印加されることによって、画素電極の電位ＶＰが比較的高く設定される。これに対して、末尾行である第ｎ行の画素への書き込みでは、図９に示すように、当該行に対する走査パルスＰ_ｎの立ち下がり期間に、１行後（つまり下側の表示領域Ａ_Ｄの最上行）の信号電圧Ｖ_ｎ＋１よりも低い基準電圧Ｖ_ＢＬＫが印加されるので、画素電極の電位ＶＰが図８に示す非末尾行の場合より低く設定される。そのため、画素値が同じであっても第ｎ行は隣接する第（ｎ−１）行、第（ｎ＋１）行と比べて信号電圧の書き込み不足となり、画面にて暗く表示されるという問題があった。

この垂直走査の末尾行の画素への書き込み不足は画面を水平分割しない通常の駆動方式の末尾行でも起こるが、それによって輝度が低下するのは画面の端の行であるため、それほど目立たない。これと比較して、上述の表示領域Ａ_Ｕのように画面の端以外における輝度変化は視覚的に認識されやすい。

本発明は上記問題を解決するためになされたものであり、水平分割駆動する液晶表示装置において、画面を分割した複数の表示領域のうちに、垂直走査を他の表示領域に隣接している行で終了するものを含む場合に、表示領域間の境界にて意図しない輝度変化が現れにくくすることを目的とする。

本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、前記映像線駆動回路は、前記有効走査期間の印加終了タイミングにおいて印加する第１の信号電圧と、前記帰線期間の印加開始タイミングにおいて印加する第２の信号電圧とを等しい電圧に設定する。

また、本発明の一態様では、さらに、前記映像線駆動回路へのラッチパルスの入力を制御するマスク回路を有し、前記マスク回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記各選択行での前記選択信号のタイミングを基準とした前記信号電圧の印加終了タイミングを、前記有効走査期間の末尾の前記選択行について、その先行の前記選択行より遅いタイミングに設定してもよい。

また、本発明の一態様では、さらに、入力されたデータを少なくとも１水平走査周期遅延させて出力するメモリ回路を有し、前記メモリ回路は、前記有効走査期間における前記第１の信号電圧を、前記帰線期間の印加開始タイミングまで印加してもよい。

他の本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記有効走査期間における前記信号電圧の印加終了後の、前記帰線期間の先頭の所定長さの遷移期間に、予め設定した中間階調の前記画素値に応じた電圧を前記基準電圧に代えて印加する。

本発明によれば、水平分割駆動する液晶表示装置において、画面を分割した複数の表示領域のうちに、垂直走査を他の表示領域に隣接している行で終了するものを含む場合に、表示領域間の境界に、意図しない輝度変化が現れにくくすることができ、画像の品質向上を図ることができる。

本発明の実施形態に係る液晶表示装置の構成を示す模式図である。本発明の第１の実施形態の液晶表示装置における特定表示領域の末尾行に対する画素電圧の書き込み動作を説明する信号波形図である。信号電圧Ｖ_ｎの印加終了後、帰線期間Ｔ_ＢＬＫの印加開始１Ｈ期間にも信号電圧Ｖ_ｎを印加する回路構成の一例を示す概略のブロック図である。信号電圧Ｖ_ｎの印加終了を１Ｈ期間遅くする回路構成の一例を示す概略のブロック図である。本発明の第２の実施形態の液晶表示装置における特定表示領域の末尾行に対する画素電圧の書き込み動作を説明する信号波形図である。画面を上下に２等分した分割駆動における画面の模式図である。上下の表示領域それぞれのソース線及びゲート線に供給される電圧信号の模式的なタイミング図である。有効走査期間Ｔ_ＥＦＦの非末尾部分でのソース線及びゲート線に供給される電圧信号及び、画素電極の電位を示す模式的な信号波形図である。有効走査期間Ｔ_ＥＦＦの末尾部分でのソース線及びゲート線に供給される電圧信号及び、画素電極の電位を示す模式的な信号波形図である。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

［第１の実施形態］
図１は、第１の実施形態に係る液晶表示装置１０の構成を示す模式図である。液晶表示装置１０は、液晶パネル２０、走査線駆動回路２２ｕ，２２ｄ、映像線駆動回路２４ｕ，２４ｄ、制御装置２６、バックライトユニット（不図示）及びバックライト駆動回路（不図示）を備える。

液晶表示装置１０は、例えば、ＩＰＳ（In Plane Switching）方式、かつアクティブマトリクス駆動方式である。液晶パネル２０は、間隙を設けて対向配置されたカラーフィルタ基板とＴＦＴ基板とを備え、それらの間隙に液晶が充填される。カラーフィルタ基板及びＴＦＴ基板を構成する各ガラス基板の外側面にはそれぞれ偏光フィルムが貼られる。ＴＦＴ基板は液晶パネル２０の背面側に位置し、この後ろにバックライトユニットが配置される。一方、カラーフィルタ基板は液晶パネル２０の表示面側に位置する。

ＴＦＴ基板の液晶側の面には、ＴＦＴ、画素電極及び共通電極やこれらへの配線などが形成されている。具体的には、画素電極及びＴＦＴがそれぞれ画素配列に対応してマトリクス状に配置される。各画素には画素電極と同様、透明電極材からなる共通電極も配置される。配線として、複数のソース線３０、複数のゲート線３２及び共通電極配線が形成される。複数のソース線３０と複数のゲート線３２とは互いに概ね直交して配置される。ゲート線３２はＴＦＴの行（水平方向の並び）ごとに設けられ、当該行の複数のＴＦＴのゲート電極に共通に接続される。ソース線３０はＴＦＴの列（垂直方向の並び）ごとに設けられ、当該列の複数のＴＦＴのソースに共通に接続される。また、各ＴＦＴのドレインには当該ＴＦＴに対応する画素電極が接続される。

各ＴＦＴはゲート線３２に印加される走査パルスに応じて行単位で導通状態を制御される。オン状態とされたＴＦＴを介して画素電極はソース線３０に接続され、ソース線３０から画素値に応じた信号電圧（画素電圧）を印加される。共通電極は共通電極配線を介して所定のコモン電位を印加される。液晶は、画素電極と共通電極との電位差に応じて生じる電界により画素ごとに配向を制御されて、バックライトユニットから入射した光に対する透過率を変化させ、これにより表示面に画像が形成される。

液晶表示装置１０は画面を上下２つの表示領域に水平分割した分割駆動方式である。ここでは、画面を構成する画素行の総数を２ｎ（ｎは自然数）とし、当該画面を上下に２等分してその上半分である表示領域Ａ_Ｕと下半分である表示領域Ａ_Ｄとが並列して垂直走査される。

分割駆動を行うため、ソース線３０は領域Ａ_Ｕ，Ａ_Ｄ間の境界にて、領域Ａ_Ｕに配置されるソース線３０ｕと領域Ａ_Ｄに配置されるソース線３０ｄとに分断されている。ソース線３０ｕには映像線駆動回路２４ｕが接続され、ソース線３０ｄには映像線駆動回路２４ｄが接続される。画面の上側から第１〜第ｎのゲート線３２は表示領域Ａ_Ｕに配置され、これらは走査線駆動回路２２ｕに接続される。また、表示領域Ａ_Ｄに配置される第（ｎ＋１）〜第２ｎのゲート線３２は走査線駆動回路２２ｄに接続される。

制御装置２６は、不図示のチューナやアンテナで受信した映像信号や、映像再生装置など別の装置が生成した映像信号を入力される。制御装置２６は、ＣＰＵ（Central Processing Unit）及びＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などのメモリを備える。

制御装置２６は入力された映像信号に対して色調整などの各種の画像信号処理を行い、各画素の階調値を示す画素データを生成する。例えば、制御装置２６は線順次で入力される映像信号から得られた１フレーム分の画素データをＲＡＭに保持し、行ごとに所望の順序で画素データを読み出して映像線駆動回路２４ｕ，２４ｄへ出力することができる。また、制御装置２６は入力された映像信号に基づいて、走査線駆動回路２２ｕ，２２ｄ、映像線駆動回路２４ｕ，２４ｄ及び、バックライト駆動回路が同期を取るためのタイミング信号を生成し、各駆動回路に向けて出力する。

走査線駆動回路２２ｕ，２２ｄは制御装置２６から入力されるタイミング信号に応じてゲート線３２を順番に選択し、選択したゲート線３２に走査パルスを出力する動作を開始する。本実施形態においては、走査線駆動回路２２ｕは、第１行から第ｎ行まで順にゲート線３２を選択し、これと並行して走査線駆動回路２２ｄは第（ｎ＋１）行から第２ｎ行まで順にゲート線３２を選択する。

映像線駆動回路２４ｕ，２４ｄはそれぞれ走査線駆動回路２２ｕ，２２ｄによるゲート線３２の選択に同期して、当該選択された行の画素データを制御装置２６から入力され、当該行の各画素データに応じた電圧を生成する。そして、これを画素電圧としてソース線３０ｕ，３０ｄへ出力する。これにより、表示領域Ａ_Ｕ，Ａ_Ｄそれぞれにて、選択されたゲート線３２に対応する画素電極に画素電圧が印加される。ちなみに、これはラスター画像の水平走査に相当し、有効走査期間にて水平走査周期ごとに表示領域Ａ_Ｕ，Ａ_Ｄそれぞれにて行が選択され、当該行への画素電圧の書き込みが行われる。例えば、液晶表示装置１０における垂直走査の周期（１Ｖ）や有効走査期間Ｔ_ＥＦＦ及び帰線期間Ｔ_ＢＬＫは、映像信号における垂直走査の有効表示期間及び帰線期間と同一に設定され、また、水平走査周期（１Ｈ）は映像信号の水平同期信号に基づいて設定することができる。

映像線駆動回路２４ｕ，２４ｄは、選択行に対応する画素電圧を有効走査期間Ｔ_ＥＦＦにおいて基本的に１Ｈずつソース線３０へ出力する。各行の書き込み動作にてＴＦＴがオフ状態となった時点の画素電極の電位は、次のフレームにて当該行への書き込みが開始されるまで基本的に保持され、その間、当該行の各画素は当該電位に応じた透過率に制御される。なお、本実施形態では、フレーム反転駆動により画素電圧の極性はフレームごとに反転される。帰線期間Ｔ_ＢＬＫには映像線駆動回路２４ｕ，２４ｄは基本的には所定の基準電圧Ｖ_ＢＬＫを各ソース線３０へ出力する。ここで、ＴＦＴのリーク電流などによって画素電極に不要な直流電位が印加されると画質低下を招く。これを防止するため、基準電圧Ｖ_ＢＬＫは基本的には黒を表す画素値に対応付けられた電位に設定することが好適である。

本実施形態におけるソース線３０ｕ，３０ｄに印加される信号ＶＳ_Ｕ，ＶＳ_Ｄ及び、第１〜第２ｎのゲート線３２に印加される信号ＶＧ_１〜ＶＧ_２ｎのタイミング図として図７を援用することができる。また、各有効走査期間Ｔ_ＥＦＦにおける非末尾行に対する画素電圧の書き込みは図８を用いて上述した動作と同様に行われる。

以下、本発明の特徴である、各有効走査期間Ｔ_ＥＦＦにおける末尾行に対する画素電圧の書き込み動作について説明する。上述したように本発明は、水平分割で設定された表示領域における垂直走査のうち、他の表示領域に隣接している画素行で終了する場合の末尾行での書き込み不足を解消することを目的としている。ここで、垂直走査が他の表示領域に隣接している画素行で終了する表示領域を特定表示領域と呼ぶことにする。本実施形態においては上側の表示領域Ａ_ｕが特定表示領域である。

本実施形態においては、映像線駆動回路は複数の表示領域のうち少なくとも特定表示領域に対して、各選択行での走査パルスのタイミングを基準とした画素電圧の印加終了タイミングを、有効走査期間Ｔ_ＥＦＦの末尾の選択行（末尾行）について、その先行の選択行（非末尾行）より遅いタイミングに設定する。

図２は特定表示領域である領域Ａ_ｕの末尾行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳ_ｕ、ＶＧ_ｎ及び、画素電極の電位ＶＰの信号波形を模式的に示している。制御装置２６は例えば、ドットクロック信号に基づいて計時することにより、１Ｖ周期でパルスを生じる不図示のパルス信号、１Ｈ周期のクロック信号ＣＰＶ、及び１Ｈ周期のラッチ信号ＬＰを生成する。また、制御装置２６はパルス信号の１Ｖ周期のパルスのタイミングを基準として、有効走査期間Ｔ_ＥＦＦの開始／終了、又は帰線期間Ｔ_ＢＬＫの開始／終了のタイミング、及び走査線駆動回路２２ｕ（及び走査線駆動回路２２ｄ）へのトリガ信号の出力タイミングを設定する。

走査線駆動回路２２ｕは制御装置２６からのトリガ信号によりシフトレジスタの動作を開始させる。シフトレジスタの各段の出力は第１行から第ｎ行のゲート線３２に順番に接続され、クロック信号ＣＰＶに同期して先頭段から順次、走査パルスをゲート線３２へ出力する。例えば、シフトレジスタはクロック信号ＣＰＶの立ち上がりに同期して或る行に対する走査パルスを立ち上げ、その１Ｈ後のクロック信号ＣＰＶの立ち上がりに同期して当該走査パルスを立ち下げる。また、映像線駆動回路２４ｕは、有効走査期間Ｔ_ＥＦＦにおいてソース線３０ｕに印加する画素値Ｄ_１〜Ｄ_ｎに応じた信号電圧Ｖ_１〜Ｖ_ｎを基本的に１Ｈ毎に順番に切り替える。例えば、信号電圧Ｖ_１〜Ｖ_ｎの切り替えは、制御装置２６からのラッチパルスＬＰの立ち上がりに同期して行われる。

上述したように、走査線駆動回路２２ｕがゲート線３２に印加する走査パルスＰ_ｋの波形はゲート線３２に付随する容量及び配線抵抗によって鈍ることから、信号電圧Ｖ_ｋが印加されない期間まで走査パルスＰ_ｋの立ち下がりが続くことが起こり得る。本実施形態では、非末尾行である第α行（１≦α≦ｎ−１）に対しては、信号電圧Ｖ_ｋの印加が終了する時刻ｔ_ｋは走査パルスＰ_ｋの立ち下がりが終了する時刻よりも前である。しかし、これら非末尾行に対しては、信号電圧Ｖ_ｋの印加が終了した後であっても、走査パルスＰ_ｋの立ち下がりが終了するまでの期間τ、１行後の信号電圧Ｖ_ｋ＋１が印加され続ける。

他方、末尾行に対しては、信号電圧Ｖ_ｎの印加が終了する時刻ｔ_ｅは、有効走査期間Ｔ_ＥＦＦが終了し、帰線期間Ｔ_ＢＬＫが開始する時刻ｔ_ｃよりも後である。例えば、信号電圧Ｖ_ｎの印加が終了する時刻ｔ_ｅは、走査パルスＰ_ｎの立ち下がりが終了する時刻（ｔ_ｃ＋τ）よりも後であることが好適であり、この場合、末尾行に対しては、有効走査期間Ｔ_ＥＦＦが終了しても、走査パルスＰ_ｎの立ち下がりが終了するまでの期間τ、信号電圧Ｖ_ｎが印加され続ける。これにより、他の行と比較した画素電圧の書き込み不足が解消又は軽減され、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。

信号電圧Ｖ_ｎの印加終了を遅くすることは、実質的に垂直帰線期間Ｔ_ＢＬＫのうち先頭部分にて基準電圧Ｖ_ＢＬＫとは異なる電圧をソース線３０に印加することに相当する。ここで、上述したように垂直帰線期間Ｔ_ＢＬＫにおけるソース線３０の電位は基本的には黒に対応する基準電圧Ｖ_ＢＬＫに設定することが好適であることを考慮すると、時刻ｔ_ｅを過度に遅くするべきではなく、基本的には時刻ｔ_ｅは走査パルスＰ_ｎの立ち下がりが終了するタイミング（ｔ_ｃ＋τ）に合わせて設定することができる。実際には、時刻ｔ_ｃは走査パルスＰ_ｎの立ち下がりが終了するタイミング（ｔ_ｃ＋τ）よりも後に設定され、例えば、時刻ｔ_ｃより１Ｈ期間後の時刻ｔ_ｅに設定することができる。

図３は信号電圧Ｖ_ｎの印加終了後、帰線期間Ｔ_ＢＬＫの印加開始１Ｈ期間にも信号電圧Ｖ_ｎを印加する回路構成の一例を示す概略のブロック図である。図３に示す１ラインメモリ回路４０及び出力データ切替回路４２は例えば制御装置２６に設けられる。表示領域Ａ_ｕの画素データは走査順に１ラインメモリ回路４０と出力データ切替回路４２とに並列して入力される。１ラインメモリ回路４０は入力されたデータを１Ｈ期間遅延して出力データ切替回路４２へ出力する。出力データ切替回路４２は、第１行から第ｎ行に対しては、直接入力された画素データを映像線駆動回路２４ｄへ出力し、有効走査期間Ｔ_ＥＦＦが終了する時刻ｔ_ｃになると１ラインメモリ回路４０から入力された画素データを映像線駆動回路２４ｄへ出力する。これにより、信号電圧Ｖ_ｎは帰線期間Ｔ_ＢＬＫの印加開始１Ｈ期間にも印加される。

図４は信号電圧Ｖ_ｎの印加終了を１Ｈ期間遅くする回路構成の一例を示す概略のブロック図である。図４に示すマスク回路４４は例えば制御装置２６に設けられる。表示領域Ａ_ｕの画素データ、及び画素データに応じた信号電圧を生成するタイミングを与えるためのラッチパルスＬＰは、映像線駆動回路２４ｕに入力される。マスク回路４４は、ラッチパルスＬＰの経路上に設けられており、有効走査期間Ｔ_ＥＦＦが終了する時刻ｔ_ｃに立ち上がるラッチパルスＬＰをマスクして、当該ラッチパルスＬＰが映像線駆動回路２４ｕに入力されないようにする。これによると、有効走査期間Ｔ_ＥＦＦが終了する時刻ｔ_ｃになっても信号電圧Ｖ_ｎの印加が終了せずに維持されて、信号電圧Ｖ_ｎの印加終了が１Ｈ期間遅くなる。

なお、垂直走査の末尾行が画面端に位置する下側の表示領域Ａ_ｄについても、上述した上側の表示領域Ａ_ｕと同様に、末尾行における画素電圧の書き込み不足を補償する構成・動作としてもよく、これにより画面の端の行が暗く表示されることを防止できる。

［第２の実施形態］
第２の実施形態に係る液晶表示装置の概略の構成は図１に示した上記実施形態の液晶表示装置１０と基本的に同じである。以下の説明では、第１の実施形態と同様の構成要素には同一の符号を付して説明の簡素化を図る。本実施形態が第１の実施形態と異なる点は、水平分割した表示領域の垂直走査における末尾行の画素電圧の書き込み不足を補償する構成・動作にある。ここでも上側の表示領域Ａ_ｕを特定表示領域とし、表示領域Ａ_ｕについての垂直走査を例にして、以下、各有効走査期間Ｔ_ＥＦＦにおける末尾行に対する画素電圧の書き込み動作について説明する。

本実施形態においては、映像線駆動回路は複数の表示領域のうち少なくとも特定表示領域に対して、有効走査期間Ｔ_ＥＦＦにおける信号電圧の印加終了後の、帰線期間Ｔ_ＢＬＫの先頭の所定長さの遷移期間に、予め設定した中間階調の画素値に応じた電圧を基準電圧Ｖ_ＢＬＫに代えて印加する。

図５は特定表示領域である領域Ａ_ｕの末尾行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳ_ｕ、ＶＧ_ｎ及び、画素電極の電位ＶＰの信号波形を模式的に示している。

本実施形態では、末尾行に対する信号電圧Ｖ_ｎの印加終了時刻ｔ_ｃ（すなわち、有効走査期間Ｔ_ＥＦＦが終了する時刻ｔ_ｃ）の後に遷移期間が配置される。遷移期間の終了時刻ｔ_ｅは走査パルスＰ_ｎの立ち下がりが終了する時刻（ｔ_ｃ＋τ）よりも後であることが好適であり、例えば、時刻ｔ_ｃより１Ｈ期間後の時刻ｔ_ｅに設定される。有効走査期間Ｔ_ＥＦＦが終了する時刻ｔ_ｃになると制御装置２６は所定の中間階調の画素データを映像線駆動回路２４ｄへ出力し、映像線駆動回路２４ｄは当該画素データに応じた電圧Ｖ_ＭＩＤを時刻ｔ_ｃからｔ_ｅまでの期間、ソース線３０に印加する。中間階調の画素データは、例えば、画素データの階調数の半分等に設定することができる。また、標準的な画像についての平均値を予め実験等により求めて、これを中間階調の画素データとして設定してもよい。

当該構成では、基準電位Ｖ_ＢＬＫよりも信号電圧Ｖ_ｎに近いことが期待される電圧Ｖ_ＭＩＤが走査パルスＰ_ｎの立ち下がりにて画素電極に印加される。これにより、末尾行での信号電圧Ｖ_ｎの書き込みが補助されるので、他の行と比較した画素電極への信号電圧の書き込み不足が解消又は軽減される。よって、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。また、遷移期間における中間階調の画素データは各フレームにて固定とされ、これにより回路構成の簡素化を図ることができる。

上記各実施形態では、特定表示領域は上側の表示領域Ａ_ｕであり、下側の表示領域Ａ_ｄは特定表示領域ではない構成であったが、逆にＡ_ｄを特定表示領域とし、Ａ_ｕを特定表示領域としない構成（つまり、Ａ_Ｕは第ｎ行から第１行へ向けて垂直走査を行い、Ａ_Ｄは第２ｎ行から第（ｎ＋１）行へ向けて垂直走査を行う構成）や、Ａ_Ｕ，Ａ_Ｄの双方を特定表示領域とする構成（つまり、Ａ_Ｕは第１行から第ｎ行へ向けて垂直走査を行い、Ａ_Ｄは第２ｎ行から第（ｎ＋１）行へ向けて垂直走査を行う構成）においても、末尾行における画素電圧の書き込み不足を補償する構成・動作とすることができる。

また、上記各実施形態では画面は偶数本の画素行からなり、当該画面を上下に二等分して表示領域Ａ_Ｕ，Ａ_Ｄが設定されているが、画面は奇数本の画素行から構成されていてもよく、また上下の表示領域を構成する画素行の本数が互いに異なっていてもよい。例えば、奇数本からなる画面では、表示領域Ａ_Ｕ，Ａ_Ｄのいずれか一方の画素行を他方より１本多く設定することができる。

さらに、３つ以上の表示領域を設ける水平分割駆動においても本願発明を適用することができる。

なお、上記各実施形態では、信号ＶＳ_Ｕ，ＶＳ_Ｄは垂直走査の帰線期間Ｔ_ＢＬＫにおいて黒を表す画素値に対応する基準電圧Ｖ_ＢＬＫに設定されたが、これに限らず、白を表す画素値に対応する基準電圧Ｖ_ＷＨＴに設定されてもよい。この場合も、表示領域間の境界にて意図しない輝度変化が現れるという課題が生じ得るため、本願発明を適用することで当該課題を解決することが可能である。

１０液晶表示装置、２０液晶パネル、２２ｕ，２２ｄ走査線駆動回路、２４ｕ，２４ｄ映像線駆動回路、２６制御装置、３０，３０ｕ，３０ｄソース線、３２ゲート線、４０１ラインメモリ回路、４２出力データ切替回路、４４マスク回路。

Claims

行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、
前記映像線駆動回路は、前記有効走査期間の印加終了タイミングにおいて印加する第１の信号電圧と、前記帰線期間の印加開始タイミングにおいて印加する第２の信号電圧とを等しい電圧に設定すること、
を特徴とする液晶表示装置。
請求項１に記載の液晶表示装置において、
さらに、前記映像線駆動回路へのラッチパルスの入力を制御するマスク回路を有し、
前記マスク回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記各選択行での前記選択信号のタイミングを基準とした前記信号電圧の印加終了タイミングを、前記有効走査期間の末尾の前記選択行について、その先行の前記選択行より遅いタイミングに設定すること、
を特徴とする液晶表示装置。
請求項１に記載の液晶表示装置において、
さらに、入力されたデータを少なくとも１水平走査周期遅延させて出力するメモリ回路を有し、
前記メモリ回路は、前記有効走査期間における前記第１の信号電圧を、前記帰線期間の印加開始タイミングまで印加すること、
を特徴とする液晶表示装置。
行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、
前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記有効走査期間における前記信号電圧の印加終了後の、前記帰線期間の先頭の所定長さの遷移期間に、予め設定した中間階調の前記画素値に応じた電圧を前記基準電圧に代えて印加すること、
を特徴とする液晶表示装置。