JP2013131650A

JP2013131650A - 半導体装置及びその製造方法

Info

Publication number: JP2013131650A
Application number: JP2011280527A
Authority: JP
Inventors: Satoshi Endo; 聡遠藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-12-21
Filing date: 2011-12-21
Publication date: 2013-07-04
Also published as: TW201327816A; US20130161709A1; EP2608270A2; EP2608270A3

Abstract

【課題】信号の高速化を図ることができる半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、基板１の上方に設けられたキャリア走行層３と、キャリア走行層３の上方に設けられたキャリア供給層４，５，６と、キャリア供給層４，５，６の上方に設けられ、ゲート電極１１と接続されたエッチングストッパ層７と、エッチングストッパ層７の上方に設けられ、ソース電極１２及びドレイン電極１３とそれぞれ接続され、エッチングストッパ層７よりも伝導帯エネルギーが低いキャップ層９と、キャップ層９とエッチングストッパ層７との間に設けられたＳｉデルタドーピング８とを備える。
【選択図】図２

Description

開示の技術は、半導体装置及びその製造方法に関する。

半導体装置をより高速で動作させるためには、信号の遅延時間を短縮することが好ましい。これまで、例えば高電子移動度トランジスタ（ＨＥＭＴ：ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）では、遅延時間を短縮して高速化を図るために、ゲート長をより短くしたり、あるいは電子の速度を増大させるために電子が通過するチャネル層の材料を改良することが行われてきた。

Seong-Jin Yeon et al., "610 GHz InAlAs/In0.75GaAs Metamorphic HEMTs with an Ultra-Short 15-nm-Gate", IEDM Technical Digest, pp. 613-616 (2007) Dae-Hyun Kim et al., "30-nm InAs PHEMTs With fT=644 GHz and fmax=681 GHz", IEEE Electron Device Letters, Vol.31, No.8, August 2010, pp. 806-808 A. Leuther et al., "20 NM METAMORPHIC HEMT WITH 660 GHZ FT", Proc. IPRM 2011 (International Conference of Indium Phosphide and Related Materials 2011), p.295-298 (2011)

しかしながら、ゲート長の短縮化やチャネル層の材料の改良だけでは、トランジスタの遅延時間をさらに短縮することは困難である。例えば、トランジスタを構成するソース電極及びドレイン電極のコンタクト抵抗も、寄生抵抗として作用するため、遅延時間に影響を及ぼす要因の一つとなっている。

開示の技術は、信号の高速化を図ることができる半導体装置及びその製造方法を提供することを目的とする。

開示の技術の一観点によれば、基板の上方に設けられたキャリア走行層と、前記キャリア走行層の上方に設けられたキャリア供給層と、前記キャリア供給層の上方に設けられ、ゲート電極と接続されたエッチングストッパ層と、前記エッチングストッパ層の上方に設けられ、ソース電極及びドレイン電極とそれぞれ接続され、前記エッチングストッパ層よりも伝導帯エネルギーが低いキャップ層と、前記キャップ層と前記エッチングストッパ層との間に設けられたＳｉデルタドーピングとを有する半導体装置が提供される。

開示の技術によれば、信号の高速化を図ることができる半導体装置及びその製造方法を提供することができる。

図１は、本発明の実施形態における半導体装置の一例を示す平面図である。図２は、図１に示す一点鎖線Ａ−Ａ’における断面図の一例である。図３は、図２に示す半導体装置において、キャップ層とエッチングストッパ層との間にＳｉデルタドーピングが形成されていない場合における伝導帯のバンド構造図である。図４は、図２に示す半導体装置における伝導帯のバンド構造図である。図５は、本発明の実施形態における半導体装置の製造工程の一例を示す断面図（その１）である。図６は、本発明の実施形態における半導体装置の製造工程の一例を示す断面図（その２）である。図７は、本発明の実施形態における半導体装置の製造工程の一例を示す断面図（その３）である。図８は、本発明の実施形態における半導体装置の製造工程の一例を示す断面図（その４）である。図９は、本発明の実施形態における半導体装置の製造工程の一例を示す断面図（その５）である。図１０は、ノンドープＩｎＰバリア層７のバルク中でエッチングが停止するようにエッチング時間を制御した場合における断面図の一例である。図１１は、本発明の実施形態における半導体装置の製造工程の一例を示す断面図（その６）である。図１２は、本発明の実施形態における半導体装置の変形例を示す断面図である。図１３は、図１２に示す半導体装置の変形例における、伝導帯のバンド構造の一例を示す図である。

以下、本発明の実施形態について、図１乃至図４を参照して具体的に説明する。

図１及び図２は、本発明の実施形態における半導体装置の一例を示す図である。図１は本発明の実施形態における半導体装置の一例を示す平面図である。図２は図１に示す一点鎖線Ａ−Ａ’における断面図の一例である。

本発明の実施形態では、図２に示すように、例えば厚さ６００μｍの半絶縁性ＩｎＰ基板１の上方に、例えば厚さ２００ｎｍ程度のノンドープＩｎＡｌＡｓバッファ層２、厚さ１０ｎｍ程度のノンドープＩｎＧａＡｓ電子走行層３、厚さ３ｎｍ程度のノンドープＩｎＡｌＡｓスペーサ層４、Ｓｉデルタドーピング５、厚さ６ｎｍ程度のノンドープＩｎＡｌＡｓバリア層６、及び厚さ３ｎｍ程度のノンドープＩｎＰ層７がこの順で形成されている。

ここで、ノンドープＩｎＧａＡｓチャネル層３は、２次元電子ガス（２ＤＥＧ）が走行する電子走行層として用いられる。また、ノンドープＩｎＡｌＡｓスペーサ層４、Ｓｉデルタドーピング５、及びノンドープＩｎＡｌＡｓバリア層６は、ノンドープＩｎＧａＡｓチャネル層３に電子を供給するための電子供給層として用いられる。また、ノンドープＩｎＰバリア層７は、後述するリセスを形成する際のエッチングストッパ層として用いられる。また、ノンドープＩｎＰバリア層７は、ノンドープＩｎＡｌＡｓバリア層６におけるＡｌの酸化を防止するための保護膜としての機能も有している。

ノンドープＩｎＰバリア層７の上方には、厚さ２０ｎｍ程度のｎ型ＩｎＧａＡｓキャップ層９が形成されている。ｎ型ＩｎＧａＡｓキャップ層９には、例えばＳｉが２×１０^１９ｃｍ^−２3程度ドーピングされている。

ノンドープＩｎＰバリア層７とｎ型ＩｎＧａＡｓキャップ層９との間には、Ｓｉがシート状にドープされたＳｉデルタドーピング８が形成されている。さらに、ｎ型ＩｎＧａＡｓキャップ層９には、ｎ型ＩｎＧａＡｓキャップ層９とＳｉデルタドーピング８とを貫通し、ノンドープＩｎＰバリア層７の一部を露出する開口１０が備えられている。なお、開口１０によって形成される凹部は、リセスと呼ばれている。

開口１０内のノンドープＩｎＰバリア層７上にはゲート電極１１が形成されている。ゲート電極１１は、Ｓｉデルタドーピング８と離間するように配置され、ノンドープＩｎＰバリア層７にショットキー接触している。

ｎ型ＩｎＧａＡｓキャップ層９の上方には、ソース電極１２及びドレイン電極１３が形成されている。ここで、ソース電極１２及びドレイン電極１３は、ｎ型ＩｎＧａＡｓキャップ層９にオーミック接触している。

さらに、ｎ型ＩｎＧａＡｓキャップ層９の上方には、ソース電極１２及びドレイン電極１３が形成されていない領域に、絶縁膜として、例えばＳｉＯ_２層１４が形成されている。ゲート電極１１は、ＳｉＯ_２層１４の開口１５から突出するように形成されている。

ここで、半導体装置において問題となる信号遅延について説明する。半導体装置の全遅延時間t_totalは、真性遅延時間t_intrinsicと寄生遅延時間t_extrinsicの和により表すことができる。
（１）

ここで、真性遅延時間は、
（２）

により表すことができる。
式（２）に示すように、ゲート長L_gを短縮するか、あるいは電子速度vを増大させることにより、真性遅延時間を短縮することができる。

一方、寄生遅延時間は、ソース電極及びドレイン電極のコンタクト抵抗と、ソース−ゲート間及びゲート−ドレイン間を流れる２次元電子ガスに起因するシート抵抗に依存する。このうち、シート抵抗は、主に成長したエピタキシャル結晶における２次元電子ガスの移動度及び電子密度に依存する。また、コンタクト抵抗は、キャップ層からバリア層を介してチャネル層に至るまでのエネルギーバンド構造に影響される。

ここで、半導体装置における伝導帯のバンド構造図について、図３を参照して説明する。

図３及び図４は、半導体装置における伝導帯のバンド構造の一例を示す図である。図３は、図２に示す半導体装置において、Ｓｉデルタドーピング８が形成されていない場合における伝導帯のバンド構造図である。図４は、図２に示す半導体装置における伝導帯のバンド構造図である。

図３に示すように、ｎ型ＩｎＧａＡｓキャップ層９側のノンドープＩｎＡｌＡｓバリア層６、及びノンドープＩｎＰ層７のエネルギーがｎ型ＩｎＧａＡｓキャップ層９に比べて高く、電子がｎ型ＩｎＧａＡｓキャップ層９からノンドープＩｎＧａＡｓチャネル層３に流れる上でのエネルギー障壁となっている。このため、ソース電極からｎ型ＩｎＧａＡｓキャップ層９を通って流れてきた電子は、伝導帯エネルギーレベルの高いノンドープＩｎＰ層７及びノンドープＩｎＡｌＡｓバリア層６を熱電流として乗り越え、またはノンドープＩｎＡｌＡｓバリア層６中を量子力学的なトンネル効果により通過するトンネル電流としてノンドープＩｎＧａＡｓチャネル層３へ流れる。しかしながら、図３に示すバンド構造では、上述のエネルギー障壁が存在するため、熱電流は殆どノンドープＩｎＰ層７及びノンドープＩｎＡｌＡｓバリア層６を乗り越えられず、トンネル電流が、ｎ型ＩｎＧａＡｓキャップ層９とノンドープＩｎＧａＡｓチャネル層３との間を流れる電流として寄与している。

これに対して、図４に示すように、ノンドープＩｎＰバリア層７とｎ型ＩｎＧａＡｓキャップ層９との間にＳｉデルタドーピング８を形成した場合、Ｓｉデルタドーピング近傍の伝導帯は曲げられてエネルギーが大きく下がる。すなわち、ｎ型ＩｎＧａＡｓキャップ層９とノンドープＩｎＧａＡｓチャネル層３との間における伝導帯のエネルギーが下がり、電子はトンネル電流だけでなく熱電流としてもバリア層を通過しやすくなる。

熱電流は、エネルギー障壁を超えることによって流れることから、アレニウス型プロットで表現できるものとする。図１及び図２に示す半導体装置において、Ｓｉデルタドーピング８が形成されていない場合に流れる熱電流Ｅ_previousは、
（３）

と表すことができる。ここで、k_Bはボルツマン定数、Ｔは絶対温度である。

また、図２に示す半導体装置内を流れる熱電流Ｅ_presentは、
（４）

と表すことができる。したがって、（３）、（４）式より熱電流の比（増加率）は、
（５）

と表すことができる。バリアの高さの低減量をＥ_present−Ｅ_previous＝-0.2eV、k_B＝1.38×１０^−２３、Ｔ＝300Kとすると、（５）式は
（６）

となり、熱電流は大幅に増大することが分かる。

一方、トンネル電流は、熱電流ほど顕著ではないものの、ポテンシャルバリアが低くなったことによりバリア層への電子の量子力学的な浸み込みが大きくなるため、増大させることができる。

このように、本発明の構成によれば、バリア層における伝導帯のエネルギーが下がることでキャップ層とチャネル層との間を流れる電流の総量が増え、ソース電極及びドレイン電極のコンタクト抵抗を低減させることができる。その結果、寄生遅延時間の短縮が可能となり、半導体装置の高速化を図ることができる。

また、図２に示すように、開口１０は、ｎ型ＩｎＧａＡｓキャップ層９とＳｉデルタドーピング８とを貫通するように設けられており、この構成により、ゲート電極１１の直下にはＳｉデルタドーピング８が存在せず、ゲート電極１１は、Ｓｉデルタドーピング８と離間するように形成されている。Ｓｉデルタドーピング８が存在しない領域では、Ｓｉデルタドーピング８が存在する領域に比べて伝導帯のエネルギーが高くなる。したがって、Ｓｉデルタドーピング８が存在しない領域の上にゲート電極１１を形成することにより、ノンドープＩｎＰバリア層７がショットキー障壁として機能し、チャネル層からゲート電極へ流れるゲートリーク電流を抑制することができる。

このように、キャップ層とＳｉデルタドーピングとを貫通するようにキャップ層に開口を設けることにより、ソース電極及びドレイン電極の直下においてはコンタクト抵抗の低減を図るとともに、ゲート電極の直下においては、ゲートリーク電流を抑制することができる。

次に、本発明の実施形態に係る半導体装置の製造方法を説明する。ここでは、図１に示す一点鎖線Ａ−Ａ’における断面図を用いて説明する。

図５乃至図１１は、本発明の実施形態における半導体装置の製造方法の一例を示す断面図である。

まず、図５（ａ）に示すように、半絶縁性ＩｎＰ基板１上に、例えば分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy ）法により、厚さ２００ｎｍ程度のノンドープＩｎ_０．５２Ａｌ_０．４８Ａｓバッファ層２、厚さ１０ｎｍ程度のノンドープＩｎＧａＡｓ電子走行層３、厚さ３ｎｍ程度のノンドープＩｎ_０．５２Ａｌ_０．４８Ａｓスペーサ層４、Ｓｉ−δ（デルタ）ドーピング５、厚さ６ｎｍ程度のノンドープＩｎＡｌＡｓバリア層６、及び厚さ３ｎｍ程度のノンドープＩｎＰバリア層７をこの順で形成する。

その後、図５（ｂ）に示すように、ノンドープＩｎＰバリア層７上にＳｉをシート状にドーピングする（Ｓｉデルタドーピング８）。ノンドープＩｎＰバリア層７上へのＳｉのドーピングは、電流経路におけるポテンシャルバリアを一様に下げ、結晶欠陥を抑える観点から、Ｓｉ−δ（デルタ）ドーピングとすることが好ましい。Ｓｉ−δ（デルタ）ドーピングを行う場合のドーピング量としては、例えば５×１０^１２ｃｍ^−２〜１×１０^１３ｃｍ^−２程度が好ましい。ドーピング量が５×１０^１２ｃｍ^−２を下回ると、伝導帯のバンドの曲がりが小さくなり、寄生抵抗に起因する遅延時間が長くなる、他方、ドーピング量が１×１０^１３ｃｍ^−２を上回ると、Ｓｉデルタドーピングに起因する結晶欠陥が発生しやすくなる。

その後、図６（ａ）に示すように、Ｓｉデルタドーピング８上に厚さ２０ｎｍ程度のｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓキャップ層９を形成する。

続いて、例えば隣接する半導体装置の境界をメサ状に加工する等の方法によって半導体装置毎に電気的に分離させた後、図６（ｂ）に示すように、例えばフォトリソグラフィ等によりソース電極１１及びドレイン電極１２を形成する。ソース電極１１及びドレイン電極１２の材料としては、例えば下層からＴｉ／Ｐｔ／Ａｕ層を用いることができる。

次に、図７（ａ）に示すように、ソース電極１１とドレイン電極１２との間に露出するｎ型キャップ層９上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜として、例えば２０ｎｍ程度のＳｉＯ_２膜１４を形成する。

次に、図７（ｂ）に示すように、ソース電極１２、ドレイン電極１３及びＳｉＯ_２膜１４の上に、第１のフォトレジスト膜１５、第２のフォトレジスト膜１６及び第３のフォトレジスト膜１７をこの順に積層する。ここで、第２のフォトレジスト膜１６は、第１のフォトレジスト膜１５及び第３のフォトレジスト膜１７よりも露光感度が高いフォトレジストを用いる。例えば、下層の第１のフォトレジスト膜１５及び上層の第３のフォトレジスト膜１７を日本ゼオン社製ＺＥＰにより形成し、中間の第２のフォトレジスト膜１６をＭＣＣ社（Microlithography Chemical Corporation ）製ＰＭＧＩにより形成する。例えば、第１のフォトレジスト膜１５の厚さは２００ｎｍ程度、第２のフォトレジスト膜１６の厚さは４５０ｎｍ程度、第３のフォトレジスト膜１７の厚さは２５０ｎｍ程度である。

次に、電子ビーム露光装置を用いて、ゲート電極を形成する領域の上方の第２のフォトレジスト膜１６及び第３のフォトレジスト膜１７に電子ビームを照射する。このとき、電子ビームの照射条件を、例えば加速電圧が５０ｋＶ、照射量が１００μＣ／ｃｍとすると、最下層の第１のフォトレジスト膜１５は殆ど露光されず、中間層及び最上層の第２のフォトレジスト膜１６及び第３のフォトレジスト膜１７を露光することができる。

その後、第３のフォトレジスト膜１７の現像には、例えばメチルイソブチルケトンとメチルエチルケトンの混合溶液（高感度現像液）を用い、第２のフォトレジスト膜１６の現像にはシプレー社製ＳＤ１を用いて、第２のフォトレジスト膜１６及び第３のフォトレジスト膜１７を順次現像する。これにより、図８（ａ）に示すように、ゲート電極１１を形成する領域の上方の第２のフォトレジスト膜１６及び第３のフォトレジスト膜１７が除去される。このとき、前述したように、第２のフォトレジスト膜１６は第３のフォトレジスト膜１７よりも感度が高いので、中間の第２のフォトレジスト膜１６の開口幅は上層の第３のフォトレジスト膜１７の開口幅より大きくなる。

続いて、下層の第１のフォトレジスト膜１５に開口を形成する。電子ビーム露光装置を用いて、例えば加速電圧５０ｋＶ、照射量１ｎＣ／ｃｍの条件で、開口を形成する領域を露光する。その後、メチルイソブチルケトンとイソプロピルアルコールの混合溶液（低感度現像液）を用いてフォトレジスト膜を現像処理すると、図８（ｂ）に示すような、絶縁膜１４を露出する開口１８を形成することができる。

次に、図９（ａ）に示すように、第１のフォトレジスト膜１５をマスクとして、例えばエッチングにより絶縁膜１４を除去することにより、絶縁膜１４を貫通する開口１９を形成し、ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓキャップ層９を露出させる。ここで、絶縁膜１４としてＳｉＯ_２を用いる場合は、例えばＣＦ_４ガスを用いて反応性イオンエッチング法によりエッチングを行うのが好ましい。

次に、図９（ｂ）に示すように、第１のフォトレジスト膜１５及び絶縁膜１４をマスクとして、ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓキャップ層９及びＳｉデルタドーピング８を例えばウェットエッチング（リセスエッチング）により溶解除去する。これにより、ｎ型ＩｎＧａＡｓキャップ層９及びＳｉデルタドーピング８を貫通し、ノンドープＩｎＰバリア層７を露出する開口１０が形成される。

リセスエッチングに用いるエッチング液としては、例えばクエン酸（Ｃ_６Ｈ_８Ｏ_７）と過酸化水素水（Ｈ_２Ｏ_２）とを含む混合溶液を用いる。混合溶液としては、例えば質量比でクエン酸：水=１:２のクエン酸溶液を生成し、生成したクエン酸溶液を用いて、体積比でクエン酸溶液：過酸化水素水＝１：１になるように生成した混合溶液を用いることができる。

クエン酸と過酸化水素水との混合溶液を用いた場合、各層におけるエッチング速度は、ｎ型ＩｎＧａＡｓキャップ層９では８０ｎｍ／ｍｉｎ程度、ノンドープＩｎＡｌＡｓバリア層６では８ｎｍ／ｍｉｎ程度、ノンドープＩｎＰバリア層７では０．８ｎｍ／ｍｉｎ程度である。このため、クエン酸と過酸化水素水とを含む混合溶液を用いてエッチングを行うと、ｎ型ＩｎＧａＡｓキャップ層９をリセスエッチングした後のノンドープＩｎＰ層７及びノンドープＩｎＡｌＡｓバリア層６のエッチング速度が小さくなる。このため、エッチングを所望の場所で停止させるための時間制御は比較的容易であり、Ｓｉデルタドーピング８を選択的に除去し易くなる。

なお、リセスエッチングを行う際は、ノンドープＩｎＰバリア層７とｎ型ＩｎＧａＡｓキャップ層９との界面近傍でなく、ノンドープＩｎＰバリア層７の途中で停止するように時間制御することもできる。

図１０は、ノンドープＩｎＰバリア層７の途中でエッチングが停止するようにエッチング時間を制御した場合における断面図の一例である。図１０に示すように、エッチングによって露出する領域におけるノンドープＩｎＰバリア層７の厚さｔ１が、Ｓｉデルタドーピング８が形成されている領域、すなわち開口されていない部分のノンドープＩｎＰバリア層７の厚さｔ２よりも薄くなっている。この方法によれば、エッチング工程におけるエッチング深さの精度の許容範囲が広がるため、例えばエッチング不足によりＳｉデルタドーピング８の一部が残存することによる不良が発生し、半導体装置の製造歩留まりが低下するのを防ぐことができる。

次に、図１１（ａ）に示すように、例えば真空蒸着法及びリフトオフ法を使用してゲート電極１１としてＴｉ／Ｐｔ／Ａｕ層をこの順で形成する。これにより、開口１８，１９を通ってノンドープＩｎＰ層７と電気的に接続するゲート電極１１が形成される。

その後、第３のフォトレジスト膜１７及び第２のフォトレジスト膜１６を除去した後、更に第１のレジスト膜１５を除去する。このようにして、図１１（ｂ）に示す本実施の形態の半導体装置を製造することができる。

（変形例）
次に、本発明の実施形態における半導体装置の変形例について、図１２及び図１３を参照して説明する。

図１２は、本発明の実施形態における半導体装置の変形例を示す断面図であり、図１に示す一点鎖線Ａ−Ａ’における断面図である。なお、図１２中、図２と同一部分には同一符号を付し、その説明は省略する。

変形例では、図１２に示すように、ノンドープＩｎＰバリア層７がノンドープＩｎＡｌＡｓバリア層６とｎ型ＩｎＧａＡｓキャップ層９との間に存在せず、ノンドープＩｎＡｌＡｓバリア層６のｎ型ＩｎＧａＡｓキャップ層９側にＳｉデルタドーピング２０が形成されている。

さらに、ｎ型ＩｎＧａＡｓキャップ層９には、ｎ型ＩｎＧａＡｓキャップ層９とＳｉデルタドーピング２０とを貫通し、ノンドープＩｎＡｌＡｓバリア層６の一部を露出する開口１０が備えられている。

また、開口１０内に露出するノンドープＩｎＡｌＡｓバリア層６上にはゲート電極１１が形成されている。ゲート電極１１は、Ｓｉデルタドーピング２０と離間するように配置され、ノンドープＩｎＡｌＡｓバリア層６にショットキー接触している。ｎ型ＩｎＧａＡｓキャップ層９よりも上層の構成は、図２に示す構成とほぼ同様である。

図１３は、図１２に示す半導体装置における伝導帯のバンド構造図である。図１３に示すように、ノンドープＩｎＡｌＡｓバリア層６のｎ型ＩｎＧａＡｓキャップ層９側にＳｉデルタドーピング２０を形成した場合、Ｓｉデルタドーピング２０近傍の伝導帯が曲げられ、エネルギーが大きく下がる。

このように、変形例においても、キャップ層とチャネル層との間における伝導帯のエネルギーが下がるため、キャップ層とチャネル層との間を流れる電流の総量が増え、コンタクト抵抗の低減を図ることができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、種々の変形や変更が可能である。例えば、図２に示す実施形態では、Ｓｉデルタドーピング８とｎ型ＩｎＧａＡｓキャップ層９とをほぼ同じ開口面積になるように貫通する開口１０を示したが、ゲート電極１１がＳｉデルタドーピング８と離間されるように形成されていれば良く、Ｓｉデルタドーピング８の開口面積をｎ型ＩｎＧａＡｓキャップ層９の開口面積よりも小さくすることもできる。

あるいは、開示した実施形態と異なる材料により構成された半導体装置を変形例とすることも可能である。例えば、チャネル層をＧａＡｓ、バリア層をＡｌＧａＡｓ、キャップ層をｎ型ＧａＡｓとして構成した半導体装置において、バリア層とキャップ層との間にＳｉデルタドーピングを設けることもできる。また、チャネル層をＩｎＧａＡｓ、バリア層をＡｌＧａＡｓ、キャップ層をｎ型ＩｎＧａＡｓとして構成した半導体装置において、バリア層とキャップ層との間にＳｉデルタドーピングを設けることもできる。また、チャネル層をＩｎＧａＡｓ、バリア層をＡｌＧａＡｓ、キャップ層をｎ型ＩｎＧａＡｓ、ｎ型ＧａＡｓまたはｎ型ＩｎＧａＡｓとｎ型ＧａＡｓとの積層によって構成した半導体装置において、バリア層とキャップ層との間にＳｉデルタドーピングを設けることもできる。また、チャネル層をＧａＮ、バリア層をＡｌＧａＮまたはＩｎＡｌＮ、キャップ層をｎ型ＧａＮとして構成した半導体装置において、バリア層とキャップ層との間にＳｉデルタドーピングを設けることもできる。

あるいは、バリア層のキャップ層近傍ないしは、キャップ層のバリア層近傍、またはこれらの両方に、高濃度Ｓｉドーピング領域を設けた構成とすることもできる。このうち、キャップ層のバリア層はｎ型キャップ層よりもＳｉドーピング量を高くすることにより、キャップ層においても伝導帯のエネルギーを下げることができるため、コンタクト抵抗の低減を図ることができる。

１：半絶縁性ＩｎＰ基板
２：ノンドープＩｎＡｌＡｓバッファ層
３：ノンドープＩｎＧａＡｓ電子走行層
４：ノンドープＩｎＡｌＡｓスペーサ層
５：Ｓｉデルタドーピング
６：ノンドープＩｎＡｌＡｓバリア層
７：ノンドープＩｎＰ層
８：Ｓｉデルタドーピング
９：ｎ型ＩｎＧａＡｓキャップ層９
１０：開口
１１：ゲート電極
１２：ソース電極
１３：ドレイン電極
１４：ＳｉＯ_２層
１５：第１のフォトレジスト膜
１６：第２のフォトレジスト膜
１７：第３のフォトレジスト膜
１８：開口
１９：開口
２０：Ｓｉデルタドーピング

Claims

基板の上方に設けられたキャリア走行層と、
前記キャリア走行層の上方に設けられたキャリア供給層と、
前記キャリア供給層の上方に設けられ、ゲート電極と接続されたエッチングストッパ層と、
前記エッチングストッパ層の上方に設けられ、ソース電極及びドレイン電極とそれぞれ接続され、前記エッチングストッパ層よりも伝導帯エネルギーが低いキャップ層と、
前記キャップ層と前記エッチングストッパ層との間に設けられたＳｉデルタドーピングと
を有することを特徴とする半導体装置。
前記Ｓｉデルタドーピングは、開口を備え、
前記開口により前記エッチングストッパ層が露出する領域において、ゲート電極が前記エッチングストッパ層とショットキー接続されていることを特徴とする請求項１記載の半導体装置。
前記開口により露出する領域における前記エッチングストッパ層の厚さは、前記Ｓｉデルタドーピングが設けられている領域の前記エッチングストッパ層の厚さよりも薄いことを特徴とする請求項２記載の半導体装置。
基板の上方に設けられたキャリア走行層と、
前記キャリア走行層の上方に設けられ、ゲート電極と接続されたキャリア供給層と、
前記キャリア供給層の上方に設けられ、ソース電極及びドレイン電極にそれぞれ接続され、前記キャリア供給層よりも伝導帯エネルギーが低いキャップ層と、
前記キャップ層と前記キャリア供給層との間に設けられたＳｉデルタドーピングと
を有することを特徴とする半導体装置。
前記Ｓｉデルタドーピングは、開口を備え、
前記開口により前記キャリア供給層が露出する領域において、ゲート電極が前記キャリア供給層とショットキー接続されていることを特徴とする請求項４記載の半導体装置。
前記開口により露出する領域における前記キャリア供給層の厚さは、前記Ｓｉデルタドーピングが設けられている領域の前記キャリア供給層の厚さよりも薄いことを特徴とする請求項５記載の半導体装置。
基板の上方にキャリア走行層を形成する工程と、
前記キャリア走行層の上方にキャリア供給層を形成する工程と、
前記キャリア供給層の上方にエッチングストッパ層を形成する工程と、
前記エッチングストッパ層上にＳｉデルタドーピングを形成する工程と、
前記Ｓｉデルタドーピングの上方に、前記エッチングストッパ層よりも低い伝導帯エネルギーを有するキャップ層を形成する工程と
前記キャップ層の上方にソース電極及びドレイン電極を形成する工程と、
前記Ｓｉデルタドーピングを貫通する開口を形成する工程と、
前記開口により前記エッチングストッパ層が露出する領域において、前記エッチングストッパ層と接続するゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記開口を形成する工程は、前記キャップ層を貫通するように前記開口を形成することを特徴とする請求項７記載の半導体装置の製造方法。
前記開口を形成する工程は、
前記開口により露出する領域における前記エッチングストッパ層の厚さが、前記Ｓｉデルタドーピングが設けられている領域の前記エッチングストッパ層の厚さよりも薄くなるように前記開口を形成することを特徴とする請求項８記載の半導体装置。
基板の上方にキャリア走行層を形成する工程と、
前記キャリア走行層の上方にキャリア供給層を形成する工程と、
前記キャリア供給層上にＳｉデルタドーピングを形成する工程と、
前記Ｓｉデルタドーピングの上方に、前記キャリア供給層よりも低い伝導帯エネルギーを有するキャップ層を形成する工程と、
前記キャップ層の上方にソース電極及びドレイン電極を形成する工程と、
前記Ｓｉデルタドーピングを貫通する開口を形成する工程と、
前記開口により前記キャリア供給層が露出する領域において、前記キャリア供給層とショットキー接続するゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。