JP2013038865A - 電源装置の駆動回路及び電源装置 - Google Patents

Abstract

【課題】遷移期間においてハイサイドトランジスタQ1がオンしないようにする。
【解決手段】高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，両トランジスタの接続ノードと出力端子との間に設けられたインダクタとを有する電源装置の前記両トランジスタを駆動する駆動回路であって，前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを前記低電位電源ラインの電位より低い第１の電圧に駆動する電源装置の駆動回路。
【選択図】図４

Description

本発明は，電源装置の駆動回路及び電源装置に関する。

電源装置は，入力電源の電圧を降圧または昇圧して所望の電位の出力電圧を生成する。このうち，降圧型の電源装置は，高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタとを有し，さらに，両トランジスタの接続ノードと出力端子との間に設けられたインダクタと，出力端子の出力電圧を監視して出力電圧が所望の電位になるように制御信号を生成する制御回路と，制御信号に応じてハイサイドトランジスタとロウサイドトランジスタのゲートを駆動する駆動回路とを有する。

制御回路は，ＰＷＭ（パルス幅変調），ＰＦＭ（パルス周波数変調）など所定の変調方式により制御信号を生成する。そして，駆動回路は，その制御信号に応じて，ハイサイドトランジスタの第１のゲート駆動信号と，ロウサイドトランジスタの第２のゲート駆動信号とを生成する。駆動回路は，ハイサイドトランジスタとロウサイドトランジスタとを交互にオンオフし，且つ，遷移期間において両トランジスタが同時にオンしないように，第１，第２のゲート駆動信号を生成する。

上記の降圧型の電源装置は，例えば，特許文献１，２，３に記載されている。

特開２００４−５６９８２号公報 特開２００８−１１３４９６号公報 特開２００２−４４９４０号公報

ハイサイドトランジスタとロウサイドトランジスタが共にＮチャネルトランジスタの場合，駆動回路は，ハイサイドトランジスタをオン，ロウサイドトランジスタをオフにした第１の状態で，インダクタに高電位電源ラインから電流を流してインダクタに電磁エネルギーを蓄積し，第１の状態から第２の状態への遷移期間では，ロウサイドトランジスタのオフを維持したままハイサイドトランジスタのゲート・ソース間を短絡してオフにし，インダクタの蓄積した電磁エネルギーによる電流により接続ノードの電位を低下させる。そして，遷移期間で接続ノードの電位が十分に低下した後にロウサイドトランジスタをオンにして，両トランジスタがオフ，オンの第２の状態にする。ハイサイドトランジスタがオンしている第１の状態では接続ノードの電位を高くし，ロウサイドトランジスタがオンしている第２の状態では接続ノードの電位を低くし，両トランジスタのドレイン・ソース間電圧を抑えて損失を抑えている。

しかしながら，上記の遷移期間においてロウサイドトランジスタのオフを維持したままハイサイドトランジスタのゲート・ソース間を短絡してオフに駆動するとき，駆動回路のトランジスタの駆動能力が小さいとハイサイドトランジスタのゲートの電位をソースの電位まで低下させることができない。特に，電源装置のスイッチング速度を高速化した場合，遷移期間で両トランジスタの接続ノードの電位が急速に低下し，ハイサイドトランジスタのゲートの電位がソースである接続ノードの急速な低下に追従することができず，ハイサイドトランジスタがオンしたまま接続ノードが低下することがある。

この場合，接続ノードが低下しているのでハイサイドトランジスタのドレイン・ソース間電圧が大きく，ハイサイドトランジスタの損失が大きくなる。電源装置は，遷移期間での両トランジスタの損失を抑制することが電源装置全体の効率向上に重要なファクタであるので，上記のような遷移期間でのハイサイドトランジスタの動作は，損失の増加と効率の低下を招く。

そこで，本発明の目的は，ハイサイドトランジスタのオンからロウサイドトランジスタのオンへスイッチングする遷移期間での，ハイサイドトランジスタのオン動作を抑制して効率を向上した電源装置の駆動回路及び電源装置を提供することにある。

電源装置の駆動回路の第１の側面は，高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，両トランジスタの接続ノードと出力端子との間に設けられたインダクタとを有する電源装置の前記両トランジスタを駆動する駆動回路であって，
前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを前記低電位電源ラインの電位より低い第１の電圧に駆動する。

第１の側面によれば，効率の良い電源装置を提供する。

降圧型の電源装置の回路図である。 図１の電源装置の変型例である。 図２の電源装置の第１の状態から第２の状態への遷移期間の動作を示す波形図である。 本実施の形態における電源装置の回路図である。 図４の電源装置の第１の状態から第２の状態への遷移期間の動作を示す波形図である。 第１電圧生成回路の回路例を示す図である。 第２の実施の形態の電源装置に用いられるハイサイドトランジスタＱ１とロウサイドトランジスタＱ２の概略断面図である。

図１は，降圧型の電源装置の回路図である。この電源装置は，入力される高電位電源ＩＮとグランドである低電位電源ＶＳＳとの間に直列に接続されたハイサイドトランジスタＱ１とロウサイドトランジスタＱ２と，両トランジスタの接続ノードＳＷと出力端子ＯＵＴとの間に設けられたインダクタＬ１と，出力端子ＯＵＴに設けられる平滑化コンデンサＣ１と，両トランジスタＱ１，Ｑ２のゲートを駆動するゲートドライバを有する駆動回路１０と，出力端子ＯＵＴの電位を監視し出力端子ＯＵＴの電位が所望の電位になるように制御信号ＰＷＭを生成する制御回路１２とを有する。

ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２とは，例えば，ＮチャネルＦＥＴであり，好ましくはＮチャネルのＨＥＭＴ（高電子移動度トランジスタ）であり，閾値電圧は同等である。また，駆動回路１０内のハイサイドトランジスタＱ１のゲートを駆動する第１のゲートドライバは，ＰチャネルトランジスタＱ３とＮチャネルトランジスタＱ４とを有する相補型インバータである。同様に，ロウサイドトランジスタＱ２のゲートを駆動する第２のゲートドライバも，ＰチャネルトランジスタＱ５とＮチャネルトランジスタＱ６とを有する相補型インバータである。

駆動回路１０では，制御信号ＰＷＭに応じて，第１のゲートドライバＱ３，Ｑ４と第２のゲートドライバＱ５，Ｑ６とが，ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２がオン，オフの第１の状態とオフ，オンの第２の状態とを交互に繰り返すように，両トランジスタＱ１，Ｑ２のゲートを駆動する。駆動回路１０内の論理回路１４は，第１，第２のゲートドライバへの制御信号Ｎ１，Ｎ２を，それぞれ対応する最適な電位レベルで生成するとともに，両トランジスタＱ１，Ｑ２が第１の状態と第２の状態間の遷移期間で同時に導通状態にならないように制御信号を生成する。

制御信号Ｎ１がＬレベル，Ｎ２がＨレベルになると，ゲートＧ１がＨレベルとなりハイサイドトランジスタＱ１がオン，ゲートＧ２がＬレベル（ＶＳＳレベル）となりロウサイドトランジスタＱ２がオフの第１の状態になる。これにより，接続ノードＳＷは高電位電源ＩＮ側に上昇し，高電位電源ＩＮからオン状態のハイサイドトランジスタＱ１からインダクタＬ１にインダクタ電流ＩＬが流れる。このインダクタ電流ＩＬの発生によりインダクタＬ１は電磁エネルギーを蓄積する。

上記の第１の状態から第２の状態への遷移期間では，制御信号Ｎ１がＨレベル，Ｎ２がＨレベルになる。そのため，トランジスタＱ４がオンしゲートＧ１が接続ノードＳＷと同じ電位になり，ハイサイドトランジスタＱ１はオフになり，トランジスタＱ６がオンしゲートＧ１が低電位電源ＶＳＳの電位のままでロウサイドトランジスタＱ２はオフを維持する。この両トランジスタＱ１，Ｑ２が共にオフの状態になると，インダクタＬ１に蓄積された電磁エネルギーによりインダクタ電流ＩＬが継続して流れ，接続ノードＳＷの電位は高電位電源ＩＮの高い電位から低電位電源ＶＳＳのグランド電位に向かって低下する。ただし，ゲートＧ１は接続ノードＳＷの電位低下に追従するので，ハイサイドトランジスタＱ１のオフは維持される。

そして，インダクタ電流ＩＬにより接続ノードＳＷの電位がグランドＶＳＳより閾値電圧だけ低くなると，ロウサイドトランジスタＱ２がオンして，インダクタ電流ＩＬはグランドＶＳＳからロウサイドトランジスタＱ２を介して流れる。この接続ノードＳＷの低下に応答して，論理回路１４は制御信号Ｎ２をＬレベルに変化させ，ゲートＧ２がＨレベルになりロウサイドトランジスタＱ２は完全にオン状態になる。これで第２の状態への遷移が完了する。

第２の状態から第１の状態への遷移期間では，まずロウサイドトランジスタＱ２をオフにして両トランジスタＱ１，Ｑ２が共にオフの状態にした後，ハイサイドトランジスタＱ１をオンにし，第１の状態への遷移動作を完了する。第１の状態では，ハイサイドトランジスタＱ１のオン動作により，インダクタＬ１に高電位電源ＩＮからトランジスタＱ１を介して電流ＩＬが流れる。それによりインダクタＬ１は電磁エネルギーを蓄積する。

制御回路１２は，出力端子ＯＵＴの電位が所望の電位に維持されるように，制御信号ＰＷＭを生成する。たとえば，制御回路１２は，電源装置の出力端子ＯＵＴに接続される負荷１６が重負荷の場合にはハイサイドトランジスタＱ１をオンする時間を長くし，軽負荷の場合にはその時間を短く制御する。または，別の例では，制御回路１２は，ハイサイドトランジスタＱ１のオン時間は一定に保ち，重負荷の場合にはハイサイドトランジスタＱ１がオンする周波数を高くし，軽負荷の場合にはその周波数を低く制御する。

図１において，ハイサイドトランジスタＱ１のゲートＧ１を駆動する第１のゲートドライバＱ３，Ｑ４では，トランジスタＱ４がゲートＧ１とソースＳＷとの間に設けられている。したがって，第１の状態から第２の状態への遷移期間では，トランジスタＱ４がオンして，ゲートＧ１と接続ノードＳＷとを短絡状態にしているので，両トランジスタＱ１，Ｑ２がオフ，オフ状態になりインダクタ電流ＩＬにより接続ノードＳＷがグランドＶＳＳより低くなったとしても，ハイサイドトランジスタＱ１のオフ状態は保たれる。しかも，ハイサイドトランジスタＱ１のゲート・ソース間は短絡されているので，ゲート・ソース間耐圧が低いトランジスタ，例えばパワーＭＯＳトランジスタ，をハイサイドトランジスタに使用することができた。

しかしながら，出力電圧の精度向上の要請から両トランジスタＱ１，Ｑ２のスイッチング制御が高速化するに伴い，第１の状態から第２の状態への遷移期間において，接続ノードＳＷの電位が急速に低下するようになる。その場合，トランジスタＱ４のサイズが不十分で十分な駆動能力を持たない場合は，ゲートＧ１の電位が接続ノードＳＷの電位の急速な低下に追従することができなくなる。その結果，ハイサイドトランジスタＱ１のゲート・ソース間が閾値電圧以上になり，ハイサイドトランジスタＱ１がオン状態のまま接続ノードＳＷの電位が低下する。

このとき，ハイサイドトランジスタＱ１のドレイン・ソース間電圧ＶＤＳは，接続ノードＳＷのグランドＶＳＳへの低下により大きくなっており，ドレイン電流ＩＤとすると，ハイサイドトランジスタＱ１のオン状態により，ＶＤＳ×ＩＤの損失が発生することになる。これは大きなＡＣ損失を招く。

定常状態では，ハイサイドトランジスタＱ１がオン状態のときは，接続ノードＳＷの電位が高く，一方，ロウサイドトランジスタＱ２がオン状態のときは，接続ノードＳＷの電位がグランドＶＳＳ近傍まで低下している。したがって，定常状態での両トランジスタの損失，つまりＤＣ損失はそれほど大きくない。

したがって，上記の遷移期間でのハイサイドトランジスタＱ１のオン動作によるＡＣ損失の増大は，電源装置の効率の低下を招き，好ましくない。

図２は，図１の電源装置の変型例である。図２の電源装置では，駆動回路１０内の第１のゲートドライバＱ３，Ｑ４のトランジスタＱ４のソースが低電位電源であるグランドＶＳＳに接続されている。それ以外の構成は，図１と同じである。

図３は，図２の電源装置の第１の状態から第２の状態への遷移期間の動作を示す波形図である。図３を参照しながら，遷移期間の動作を説明する。ハイサイドトランジスタＱ１がオン，ロウサイドトランジスタＱ２がオフの第１の状態から，オフ，オンの第２の状態への遷移期間では，論理回路１４が制御信号Ｎ１をＨレベルにしてトランジスタＱ４をオンにし，ゲートＧ１の電荷をグランドＶＳＳに放電し，ハイサイドトランジスタＱ１はオフになる。ロウサイドトランジスタＱ２側は，制御信号Ｎ２がＨレベルのままでゲートＧ２はグランドＶＳＳに低下しオフの状態を維持している。

図１と同様に，両トランジスタＱ１，Ｑ２がオフの状態で，接続ノードＳＷの電位が急速に低下する。しかし，図２の電源装置では，第１のゲートドライバのトランジスタＱ４のソースがグランドＶＳＳに接続されているので，ハイサイドトランジスタＱ１のゲートＧ１はグランドＶＳＳに維持されているので，接続ノードＳＷの低下中にゲートＧ１が追従できずにハイサイドトランジスタＱ１がオンすることはない。

ただし，インダクタＬ１に蓄積された電磁エネルギーによりインダクタ電流ＩＬが継続して流れるため，接続ノードＳＷは，高電位電源ＩＮ側の高い電位から低電位電源であるグランドＶＳＳに向かって低下する。接続ノードＳＷがグランドＶＳＳの電位になっても，論理回路１４は，両トランジスタＱ１，Ｑ２の同時オンによる貫通電流を防止するために，ゲートＧ２の電位は時間ｔ０−ｔ１の間はＨレベルにならない。この時間ｔ０−ｔ１は，ゲートＧ１がグランドＶＳＳになり，接続ノードＳＷが負電位になったことを確認してからゲートＧ２をＨレベルに駆動するために必要な時間である。

つまり，両トランジスタＱ１，Ｑ２のゲートＧ１，Ｇ２が共にグランドＶＳＳの電位になっているので，更に接続ノードＳＷがグランドＶＳＳより両トランジスタＱ１，Ｑ２の閾値電圧だけ低くなると（時間ｔ０−ｔ１），両トランジスタＱ１，Ｑ２が共にオンになり，インダクタ電流ＩＬは，ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２との両方から流れる。

この状態では，接続ノードＳＷがグランドＶＳＳより低い負電位であるので，ハイサイドトランジスタＱ１のドレイン・ソース間電圧ＶＤＳは非常に大きくなり，大きな損失の原因になる。一方，ロウサイドトランジスタＱ２のドレイン・ソース間電圧はそれほど大きくない。この両トランジスタＱ１，Ｑ２が共にオンする状態は，論理回路１４により制御信号Ｎ２がＬレベルにされゲートＧ２がＨレベルになり，インダクタ電流ＩＬがロウサイドトランジスタＱ２側からのみ供給されるまで継続する。

したがって，図２の電源装置では，図３に示した遷移期間中の時間ｔ０−ｔ１でのハイサイドトランジスタＱ１のオン動作による大きな損失は，電源装置の効率低下の原因となる。

［第１の実施の形態］
図４は，本実施の形態における電源装置の回路図である。本実施の形態の電源装置は，図１，図３と同様に，高電位電源ＩＮの配線ラインと低電位電源ＶＳＳの配線ラインとの間に直列に接続されたハイサイドトランジスタＱ１とロウサイドトランジスタＱ２と，両トランジスタの接続ノードＳＷと出力端子ＯＵＴとの間に設けられたインダクタＬ１とを有する。さらに，電源装置は，両トランジスタＱ１，Ｑ２のゲートを駆動するゲートドライバを有する駆動回路１０と，出力端子ＯＵＴの電位を監視し出力端子ＯＵＴの電位が所望の電位になるように制御信号ＰＷＭを生成する制御回路１２とを有する。

また，図１，図３と同様に，ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２とは，例えば，ＮチャネルＦＥＴであり，好ましくはＮチャネルのＨＥＭＴ（高電子移動度トランジスタ）で，閾値電圧は同じである。

また，駆動回路１０内のハイサイドトランジスタＱ１のゲートを駆動する第１のゲートドライバは，ＰチャネルトランジスタＱ３とＮチャネルトランジスタＱ４とを有する相補型インバータである。同様に，ロウサイドトランジスタＱ２のゲートを駆動する第２のゲートドライバも，ＰチャネルトランジスタＱ５とＮチャネルトランジスタＱ６とを有する相補型インバータである。第１のゲートドライバのトランジスタＱ３のソースは第１の内部電源ＶＤＤ１に接続され，第２のゲートドライバのトランジスタＱ５のソースは第２の内部電源ＶＤＤ２に接続されている。ＮチャネルのハイサイドトランジスタＱ１をオンさせるために，第１の内部電源ＶＤＤ１は入力される高電位電源ＩＮよりもトランジスタＱ１の閾値電圧以上高く昇圧されている。たとえば，第１の内部電源ＶＤＤ１は接続ノードＳＷとブーストキャパシタを介して接続され，ハイサイドトランジスタＱ１がオンになり接続ノードＳＷを上昇したときに，ブーストキャパシタにより第１の内部電源ＶＤＤ１がセルフブーストされるようにする。第２の内部電源ＶＤＤ２は，ロウサイドトランジスタＱ２をオンにできる程度の電位であればよい。

さらに，図４の電源装置の駆動回路１０は，低電位電源ＶＳＳより低い第１の電圧Ｖ１を生成する第１電圧生成回路２０を有し，それが生成する第１の電圧は，第１のゲートドライバのトランジスタＱ４のソースに供給される。この第１の電圧は，例えば，グランドＶＳＳより低く，トランジスタＱ４の閾値電圧をＶｔｈ４とするとＶＳＳ−Ｖｔｈ４よりは高い負電位である。

この構成により，第１の状態から第２の状態への遷移期間において，第１のゲートドライバＱ３，Ｑ４では，制御信号Ｎ１のＨレベルによりトランジスタＱ４がオンになり，ハイサイドトランジスタＱ１のゲートＧ１の電位を低電位電源のグランドＶＳＳより低い電位にする。その結果，遷移期間において，ゲートＧ１が定電位電源のグランドＶＳＳより低い電位に，ゲートＧ２がグランドＶＳＳになるので，両トランジスタＱ１，Ｑ２が共にオフになり，インダクタ電流ＩＬにより接続ノードＳＷが負電位のＶＳＳ−Ｖｔｈ（Ｑ２）になったとき，ロウサイドトランジスタＱ２はオンになるが，ハイサイドトランジスタＱ１のゲート・ソース間電圧はその閾値電圧Ｖｔｈ（Ｑ１）以上にはならず，オンしない。

第１の電圧Ｖ１の電位は，接続ノードＳＷが負電位に低下したときに，ロウサイドトランジスタＱ２だけがオンし，ハイサイドトランジスタＱ１がオンしないような電位であり，且つ，トランジスタＱ４がオンしないような電位であることが求められる。つまり，第１の電圧Ｖ１の電位は，（ＶＳＳ−α）〜（ＶＳＳ−Ｖｔｈ（Ｑ４））の範囲である。ここでαは，ロウサイドトランジスタＱ２が実質的に導通するためのオーバードライブ電圧に対応する。ゲートＧ２がグランドＶＳＳの電位であり，ゲートＧ１がＶＳＳ−αの電位であれば，Ｑ２がオンしてもＱ１はオフ状態を保つことになる。

図５は，図４の電源装置の第１の状態から第２の状態への遷移期間の動作を示す波形図である。図５を参照しながら，遷移期間の動作を説明する。トランジスタＱ１，Ｑ２がオン，オフの第１の状態からオフ，オンの第２の状態に切り替わる遷移期間では，論理回路１４が制御信号Ｎ１をＨレベルにしてトランジスタＱ４をオンにし，ゲートＧ１の電荷をグランドＶＳＳより低い第１の電圧Ｖ１に放電し，ハイサイドトランジスタＱ１はオフになる。ロウサイドトランジスタＱ２側は，制御信号Ｎ２がＨレベルのままでゲートＧ２はグランドＶＳＳに低下しオフの状態を維持している。

両トランジスタＱ１，Ｑ２が共にオフ状態であるので，接続ノードＳＷから出力端子ＯＵＴへ向かうインダクタ電流ＩＬにより接続ノードＳＷは急速に低下する。時間ｔ０で，接続ノードＳＷがグランドＶＳＳより低いＶＳＳ−Ｖｔｈ（Ｑ２）になると，ロウサイドトランジスタＱ２はゲートＧ２と接続ノードＳＷ間が閾値Ｖｔｈ（Ｑ２）以上になりオンする。しかし，ハイサイドトランジスタＱ１のゲートＧ１はグランドＶＳＳより低い電位Ｖ１に駆動されているので，ゲート・ソース間電圧は閾値電圧Ｖｔｈ（Ｑ１）以上にならず，オンすることはない。したがって，ハイサイドトランジスタＱ１がオンになり大きな損失を発生することは防止される。

時間ｔ１になると，論理回路１４が制御信号Ｎ２をＬレベルにして，第２のゲートドライバＱ５，Ｑ６がゲートＧ２をＨレベルにする。それにより，インダクタ電流ＩＬの低下により接続ノードＳＷの電位が負電位からグランドＶＳＳに戻っても，ロウサイドトランジスタＱ２のオン状態が維持される。これで第２の状態への遷移が完了する。

上記のように，遷移期間中の特に時間ｔ０−ｔ１において，ハイサイドトランジスタＱ１のゲートＧ１が低電位電源であるグランドＶＳＳより低い第１の電圧Ｖ１に制御されているので，接続ノードＳＷがグランドＶＳＳより低いＶＳＳ−Ｖｔｈ（Ｑ２）になってもハイサイドトランジスタＱ１はオンしないで，Ｑ１のオンによる損失が発生することはない。

図６は，第１電圧生成回路の回路例を示す図である。第１電圧生成回路２０は，ブートストラップ回路であり，ブースト用キャパシタＣ１１と，安定化キャパシタＣ１３と，クランプ用トランジスタＱ１０と，クランプ用ダイオードＤ１２とを有する。そして，ブースト用キャパシタの一方の電極は接続ノードＳＷに接続され，他方の電極は第１の電圧Ｖ１が生成されるノードｎ２０に接続されている。

電源装置において，ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２とが第１の状態（オン，オフ）と第２の状態（オフ，オン）を交互に繰り返すと，接続ノードＳＷが高電位電源ＩＮの電位と低電位電源であるグランドＶＳＳの電位とに交互に変化する。この接続ノードＳＷの上下に変化する信号を利用して，第１電圧生成回路は，ブースト用キャパシタＣ１１によりノードｎ２０を（ＶＳＳ−α）〜（ＶＳＳ−Ｖｔｈ（Ｑ４））の間のいずれかの負電位にする。

接続ノードＳＷがＨレベルに変化すると，ノードｎ２０がキャパシタＣ１１のカップリングにより上昇するが，クランプ用ダイオードＤ１２によりグランドＶＳＳからその順方向電圧ＶＦの電位でクランプされる。そして，接続ノードＳＷがＨレベルからＬレベルに変化すると，ノードｎ２０がキャパシタＣ１１のカップリングにより下降し，それに伴う負の電荷がキャパシタＣ１３に充電される。上記の動作が繰り返されることで，ノードｎ２０はグランドＶＳＳより低い負電位に降圧される。ただし，クランプ用トランジスタＱ１０によりノードｎ２０はグランドＶＳＳからその閾値電圧Ｖｔｈ低い電位ＶＳＳ−Ｖｔｈ（Ｑ１０）よりは低くならない。Ｖｔｈ（Ｑ１０）＝Ｖｔｈ（Ｑ４）に設定しておけば，第１の電圧Ｖ１は（ＶＳＳ−α）〜（ＶＳＳ−Ｖｔｈ（Ｑ４））の間のいずれかの負電位に保たれる。

図４の実施の形態において，遷移期間にロウサイドトランジスタＱ２のゲートＧ２がグランドＶＳＳに駆動されているので，接続ノードＳＷが負電位に低下したときにハイサイドトランジスタＱ１がオンしないようにするために，そのゲートＧ１をグランドＶＳＳより低く，且つ，トランジスタＱ４をオンにしないようなＶＳＳ−Ｖｔｈ４より高い電位Ｖ１にしている。

ロウサイドトランジスタＱ２のゲートＧ２がグランドＶＳＳ以外の電位，例えばＶＳＳ−αやＶＳＳ＋α，に駆動されている場合は，ハイサイドトランジスタＱ１のゲートＧ２は，ゲートＧ１より高い電位に駆動されていればよい。すなわち，Ｎチャネルの両トランジスタＱ１，Ｑ２が負電位の接続ノードＳＷを共通ソースとする状態では，ゲートＧ１の電位がゲートＧ２の電位より高ければ，ロウサイドトランジスタＱ２はオンしてもハイサイドトランジスタＱ１はオンにならないからである。

［第１の実施の形態の変型例］
図４，５に示した第１の実施の形態では，第１の状態から第２の状態への遷移期間の，特に時間ｔ０−ｔ１において，第１のゲートドライバＱ３，Ｑ４がハイサイドトランジスタＱ１のゲートＧ１を低電位電源であるグランドＶＳＳより低い負電圧に駆動した。しかし，時間ｔ１後の第２の状態ではゲートＧ１をグランドＶＳＳに維持しても，ゲートＧ２がグランドＶＳＳよりも高いＨレベルにあるので，ハイサイドトランジスタＱ１のオフ状態に影響はない。

そこで，変型例では，第１電圧生成回路２０が，少なくとも遷移期間の時間ｔ０−ｔ１の間だけ接続ノードＳＷのパルス信号を利用した降圧動作を行い，時間ｔ１後では接続ノードＳＷの信号の入力を切断して，降圧動作を停止する。その結果，ノードｎ２０はグランドＶＳＳに上昇し，第１の電圧Ｖ１はグランドＶＳＳの電位になり，ハイサイドトランジスタＱ１のゲートＧ１もグランドＶＳＳの電位にされる。

［第２の実施の形態］
第２の実施の形態の電源装置の回路図は，図２と同じである。ただし，ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２とは，共にＮチャネルのＨＥＭＴであり，ハイサイドトランジスタＱ１の閾値電圧がロウサイドトランジスタＱ２の閾値電圧よりも高く形成されている。

図７は，第２の実施の形態の電源装置に用いられるハイサイドトランジスタＱ１とロウサイドトランジスタＱ２の概略断面図である。共に，Ｓｉ基板２０上にノンドープのＧａＮチャネル層３１と，Ｎ型のＡｌＧａＮ電子供給層３２と，ゲート電極Ｇと，ソース電極Ｓと，ドレイン電極Ｄとが形成され，電子供給層３２の電子がチャネル層３１との界面に二次元電子ガス層を形成してオン状態になる。なお，Ｓｉ基板２０をＳｉＣ基板としても良い。そして，ハイサイドトランジスタＱ１のゲート電極Ｇからチャネル層３１までの距離が，ロウサイドトランジスタＱ２よりも短くなるように構成されている。これにより，ハイサイドトランジスタＱ１の閾値電圧のほうがロウサイドトランジスタＱ２より高くなる。

図２の構成の場合，図３に示したとおり，第１の状態から第２の状態への遷移期間において，時間ｔ０−ｔ１では，ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２のゲートＧ１，Ｇ２が共にグランドＶＳＳの電位に駆動されている。しかし，Ｑ１の閾値電圧がＱ２よりも大きいため，インダクタ電流ＩＬにより接続ノードＳＷがＶＳＳ−Ｖｔｈに低下しても，ロウサイドトランジスタＱ２のみがオンになり，ハイサイドトランジスタＱ１がオンになることはない。

図４の第１の実施の形態におけるハイサイドトランジスタＱ１，ロウサイドトランジスタＱ２も，図７と同様の構成のＮチャネルＨＥＭＴである。ただし，両トランジスタのゲート電極の構造は同じであり，閾値電圧も同じである。

第１，第２の実施の形態の電源装置において，ハイサイドトランジスタＱ１とロウサイドトランジスタＱ２とは，図７に示す構造であり，同じＳｉ基板上に形成されている。

以上の通り，本実施の形態の電源装置によれば，ハイサイドトランジスタとロウサイドトランジスタのスイッチング動作における遷移期間において，ハイサイドトランジスタがドレイン・ソース間電圧が高い状態で導通することが防止されるので，損失の低下を抑制することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，両トランジスタの接続ノードと出力端子との間に設けられたインダクタとを有する電源装置の前記両トランジスタを駆動する駆動回路であって，
前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを前記低電位電源ラインの電位より低い第１の電圧に駆動する電源装置の駆動回路。

（付記２）
付記１において，
前記遷移期間で，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記低電位電源ラインの電位に駆動する電源装置の駆動回路。

（付記３）
付記１または２において，さらに，
前記低電位電源ラインと前記接続ノードに接続され，前記接続ノードの電位の上昇と低下の繰り返しにより，前記第１の電位を生成する第１電圧生成回路を有する電源装置の駆動回路。

（付記４）
付記３において，
前記第１のゲートドライバは，前記ハイサイドトランジスタのゲートと前記第１電圧生成回路の出力との間に設けられた第１のドライバトランジスタを有し，
前記第１の電圧の電位は，前記低電位電源ラインの電位より前記第１のドライバトランジスタの閾値電圧だけ低い電位より高い電源装置の駆動回路。

（付記５）
高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，両トランジスタの接続ノードと出力端子との間に設けられたインダクタとを有する電源装置の前記両トランジスタを駆動する駆動回路であって，
前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを第１の電圧に駆動し，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記第１の電圧より高い第２の電圧に駆動する電源装置の駆動回路。

（付記６）
高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，
両トランジスタの接続ノードと出力端子との間に設けられたインダクタと，
前記ハイサイドトランジスタとロウサイドトランジスタとを交互にオン，オフするように両トランジスタのゲートを駆動する駆動回路とを有し，
前記駆動回路は，
前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを前記低電位電源ラインの電位より低い第１の電圧に駆動する電源装置。

（付記７）
付記６において，
前記遷移期間で，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記低電位電源ラインの電位に駆動する電源装置。

（付記８）
付記６または７において，さらに，
前記低電位電源ラインと前記接続ノードに接続され，前記接続ノードの電位の上昇と低下の繰り返しにより，前記第１の電位を生成する第１電圧生成回路を有する電源装置。

（付記９）
付記８において，
前記第１のゲートドライバは，前記ハイサイドトランジスタのゲートと前記第１電圧生成回路の出力との間に設けられた第１のドライバトランジスタを有し，
前記第１の電圧の電位は，前記低電位電源ラインの電位より前記第１のドライバトランジスタの閾値電圧だけ低い電位より高い電源装置。

（付記１０）
高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，
両トランジスタの接続ノードと出力端子との間に設けられたインダクタと，
前記ハイサイドトランジスタとロウサイドトランジスタとを交互にオン，オフするように両トランジスタのゲートを駆動する駆動回路とを有し，
前記駆動回路は，
前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを第１の電圧に駆動し，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記第１の電圧より高い第２の電圧に駆動する電源装置。

（付記１１）
高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，
両トランジスタの接続ノードと出力端子との間に設けられたインダクタと，
前記ハイサイドトランジスタとロウサイドトランジスタとを交互にオン，オフするように両トランジスタのゲートを駆動する駆動回路とを有し，
前記ハイサイドトランジスタの閾値電圧は，前記ロウサイドトランジスタの閾値電圧より大きく，
前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１，第２のゲートドライバは前記ハイサイドトランジスタ及びロウサイドトランジスタのゲートを同じ電圧に駆動する電源装置。

（付記１２）
付記１１において，
前記ハイサイドトランジスタ及びロウサイドトランジスタは，高電子移動度トランジスタ（ＨＥＭＴ）である電源装置。

Ｑ１：ハイサイドトランジスタ Ｑ２：ロウサイドトランジスタ
Ｌ１：インダクタ ＯＵＴ：出力端子
１０：駆動回路 Ｑ３，Ｑ４：第１のゲートドライバ
Ｑ５，Ｑ６：第２のゲートドライバ ２０：第１電圧生成回路

Claims (9)

1. 高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，両トランジスタの接続ノードと出力端子との間に設けられたインダクタとを有する電源装置の前記両トランジスタを駆動する駆動回路であって，
   前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
   前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
   前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを前記低電位電源ラインの電位より低い第１の電圧に駆動する電源装置の駆動回路。
2. 請求項１において，
   前記遷移期間で，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記低電位電源ラインの電位に駆動する電源装置の駆動回路。
3. 請求項１または２において，さらに，
   前記低電位電源ラインと前記接続ノードに接続され，前記接続ノードの電位の上昇と低下の繰り返しにより，前記第１の電位を生成する第１電圧生成回路を有する電源装置の駆動回路。
4. 請求項３において，
   前記第１のゲートドライバは，前記ハイサイドトランジスタのゲートと前記第１電圧生成回路の出力との間に設けられた第１のドライバトランジスタを有し，
   前記第１の電圧の電位は，前記低電位電源ラインの電位より前記第１のドライバトランジスタの閾値電圧だけ低い電位より高い電源装置の駆動回路。
5. 高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，両トランジスタの接続ノードと出力端子との間に設けられたインダクタとを有する電源装置の前記両トランジスタを駆動する駆動回路であって，
   前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
   前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
   前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを第１の電圧に駆動し，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記第１の電圧より高い第２の電圧に駆動する電源装置の駆動回路。
6. 高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，
   両トランジスタの接続ノードと出力端子との間に設けられたインダクタと，
   前記ハイサイドトランジスタとロウサイドトランジスタとを交互にオン，オフするように両トランジスタのゲートを駆動する駆動回路とを有し，
   前記駆動回路は，
   前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
   前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
   前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを前記低電位電源ラインの電位より低い第１の電圧に駆動する電源装置。
7. 請求項６において，
   前記遷移期間で，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記低電位電源ラインの電位に駆動する電源装置。
8. 高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，
   両トランジスタの接続ノードと出力端子との間に設けられたインダクタと，
   前記ハイサイドトランジスタとロウサイドトランジスタとを交互にオン，オフするように両トランジスタのゲートを駆動する駆動回路とを有し，
   前記駆動回路は，
   前記ハイサイドトランジスタのゲートを駆動する第１のゲートドライバと，
   前記ロウサイドトランジスタのゲートを駆動する第２のゲートドライバとを有し，
   前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１のゲートドライバは前記ハイサイドトランジスタのゲートを第１の電圧に駆動し，前記第２のゲートドライバは前記ロウサイドトランジスタのゲートを前記第１の電圧より高い第２の電圧に駆動する電源装置。
9. 高電位電源ラインと低電位電源ラインとの間に直列に接続されたハイサイドトランジスタとロウサイドトランジスタと，
   両トランジスタの接続ノードと出力端子との間に設けられたインダクタと，
   前記ハイサイドトランジスタとロウサイドトランジスタとを交互にオン，オフするように両トランジスタのゲートを駆動する駆動回路とを有し，
   前記ハイサイドトランジスタの閾値電圧は，前記ロウサイドトランジスタの閾値電圧より大きく，
   前記ハイサイドトランジスタがオンでロウサイドトランジスタがオフの第１の状態から，前記ハイサイドトランジスタがオフでロウサイドトランジスタがオンの第２の状態に遷移する遷移期間で，前記第１，第２のゲートドライバは前記ハイサイドトランジスタ及びロウサイドトランジスタのゲートを同じ電圧に駆動する電源装置。

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