JP2013038782A - Pulse width modulation control circuit and method of controlling the same - Google Patents
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Abstract
Description
本発明は、パワーコンバータのパルス幅変調制御回路及びその制御方法に関し、特に、閉回路を要しない安定化補償調整のパルス幅変調制御回路及びその制御方法に関する。 The present invention relates to a pulse width modulation control circuit for a power converter and a control method thereof, and more particularly, to a pulse width modulation control circuit for stabilization compensation adjustment that does not require a closed circuit and a control method thereof.
パワーコンバータは、一般的な電子機器にとって、極めて重要な地位を占め、電源を変換して電子機器の作動時に必要とする電圧を供給するものである。利用者にとって、電子機器の動作時間の持続力は、往々にして電子機器購入時に、主な考慮要因の一つとなる。このため、如何にして電子機器を長時間動作状態に保たせるかが、現在のパワーコンバータの主な設計目標となっている。 The power converter occupies a very important position for a general electronic device, and converts a power source to supply a voltage necessary for the operation of the electronic device. For users, the sustainability of the operating time of an electronic device is often one of the main considerations when purchasing an electronic device. For this reason, how to keep an electronic device in an operating state for a long time is a main design goal of the current power converter.
現在パワーコンバータの設計は、スイッチング式パワーコンバータ（Ｓｗｉｔｃｈｉｎｇ Ｐｏｗｅｒ Ｓｕｐｐｌｉｅｓ）が主流である。スイッチング式パワーコンバータは負荷に必要とする出力電力、出力電圧或いは出力電流の判断を通じて、パルス幅変調（ＰＷＭ Ｐｕｌｓｅ−ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）の方法によりパワーコンバータが電気エネルギーを出力する時、負荷に出力される電気エネルギーを正確に制御して負荷の使用に供給する。スイッチング式パワーコンバータの使用時、電気エネルギーの無駄が発生しにくいため、電気エネルギーの消費を節約できる。 Currently, switching power converters (Switching Power Supplies) are mainly used as power converter designs. A switching power converter is output to a load when the power converter outputs electric energy by a method of pulse width modulation (PWM Pulse-width modulation) through determination of output power, output voltage or output current required for the load. The electric energy is precisely controlled and supplied to the load. When using a switching power converter, it is difficult to waste electric energy, so that the consumption of electric energy can be saved.
特許文献１を参照しながら説明する。特許文献１は、Ｉｎｔｅｒｓｉｌ社から発表されたスイッチング式パワーコンバータで、主にインダクタンス電流を検出する回路により電流の極性が変換したかを検出し、また、カウンターを組み合わせて負荷の電流状態の変更開始時間を測定して、電気エネルギーの出力モードを選択する。よって、該スイッチング式パワーコンバータが高電流の負荷状態にある時、パルス幅変調の調整及び制御回路を選択して出力する電気エネルギーを制御でき、また、低電流の負荷状態にある時、遅延（リップル）制御回路を選択して出力する電気エネルギーを制御でき、これを介して電気エネルギー出力を節約する目的を達成し、電子機器の持続作動時間を延ばす。 This will be described with reference to Patent Document 1. Patent Document 1 is a switching power converter announced by Intersil, which detects whether the polarity of the current has been converted mainly by a circuit that detects the inductance current, and starts changing the current state of the load by combining a counter. Measure time and select electrical energy output mode. Therefore, when the switching power converter is in a high current load state, the electrical energy to be output can be controlled by selecting a pulse width modulation adjustment and control circuit, and when in a low current load state, the delay ( The ripple) control circuit can be selected to control the output electrical energy, through which the purpose of saving electrical energy output is achieved and the duration of the electronic equipment is extended.
しかし、このようなスイッチング式パワーコンバータのカウンターが負荷の電流状態変化の検出から適した電気エネルギーの出力モードを選択するまで、タイムラグがあったため、スイッチング式パワーコンバータは、負荷の電流状態に合わせて適した電気エネルギーを正確に供給できなくなっていた。例えば負荷が高電流状態から低電流状態に変わった時、カウンター作動時の時間誤差により、該スイッチング式パワーコンバータがまだ遅延（リップル）調整及び制御回路で出力する電気エネルギーを制御し、出力する電気エネルギーを負荷の需要に合わせることができなくなり、従って電気エネルギー損失が起きていた。よって、カウンターを利用した、このようなスイッチング式パワーコンバータの出力する電気エネルギーに対する調整効果が悪く、且つ余分な電気エネルギー消費が生じていた。 However, since there was a time lag until the counter of such a switching power converter selected an appropriate output mode of electric energy from detection of a change in the current state of the load, the switching power converter was adapted to the current state of the load. It was not possible to accurately supply suitable electrical energy. For example, when the load changes from a high current state to a low current state, the switching type power converter still controls the electrical energy output from the delay (ripple) adjustment and control circuit by the time error during counter operation, The energy could not be matched to the demand for the load, thus causing electrical energy loss. Therefore, the effect of adjusting the electric energy output from such a switching power converter using a counter is poor, and extra electric energy is consumed.
更に、このようなスイッチング式パワーコンバータの設計について、パルス幅変調制御回路は電源を負荷に安定的に出力するため、負荷に入力する電源に対し補償調整を行い、遅延（リップル）調整及び制御回路、或いはその他の回路を組み合わせなければならず、単一制御回路による出力電圧の安定化制御効果を奏することができないため、このようなスイッチング式パワーコンバータの設計コストが比較的高く、体積も大きくなり、現在電子製品の体積が絶え間なくコンパクト化するという傾向の下、このようなパワーコンバータの設計を改善する必要がある。 Furthermore, in the design of such a switching power converter, the pulse width modulation control circuit stably outputs the power source to the load, so that compensation adjustment is performed on the power source input to the load, and the delay (ripple) adjustment and control circuit Alternatively, other circuits must be combined, and the output voltage stabilization control effect cannot be achieved by a single control circuit. Therefore, the design cost of such a switching power converter is relatively high and the volume increases. There is a need to improve the design of such power converters under the current trend of ever-compact volume of electronic products.
本発明の目的は、コンバータ出力側のインダクタンス、静電容量特性の影響を軽減できるパルス幅変調制御信号を提供し、正確な制御及びコスト削減の効果を有するパルス幅変調制御回路及びその制御方法を提供することにある。 An object of the present invention is to provide a pulse width modulation control signal capable of reducing the influence of inductance and capacitance characteristics on the output side of a converter, and to provide a pulse width modulation control circuit and its control method having the effect of accurate control and cost reduction. It is to provide.
本発明のコンバータは、少なくとも１個のアップブリッジエレメントと１個のダウンブリッジエレメントとを含み、該アップ、ダウンブリッジエレメントが入力電源に電気的に接続され、また、位相ノードを通じてアップブリッジエレメントとダウンブリッジエレメントを接続し、位相ノードがパルス幅変調信号で制御するドライバーにより駆動されて位相ノード電圧信号を生成することで、アップ、ダウンブリッジエレメントにスイッチング動作を行わせる。
また、該位相ノードが出力インダクタンス、出力コンデンサに接続し、出力インダクタンスの電流を出力コンデンサに充電するよう制御して出力電圧を生成する。
本発明のパルス幅変調制御回路は、仮想電流リップルのパルス幅変調回路を備える。
該仮想電流リップルのパルス幅変調回路は、前記位相ノード電圧信号を入力すると共に出力電圧信号に反応し、また、直流基準電圧レベルにある仮想電流リップルのパラメータ信号を生成する積分と直流バイアス除去ユニットと、該仮想電流リップルのパラメータ信号と出力電圧信号のスルーレートとがパルス幅変調のパラメータ信号をベクトル合成させる位相合成ユニットと、アップ、ダウン直流基準電圧レベルを生成し、該パルス幅変調のパラメータ信号とアップ、ダウン直流基準電圧レベルを比較してパルス幅変調信号を生成して前記ドライバーに入力するデュアル基準電圧レベル生成ユニットとを含む。
The converter of the present invention includes at least one up-bridge element and one down-bridge element, and the up and down-bridge elements are electrically connected to an input power source and are connected to the up-bridge element and the down-bridge through a phase node. A bridge element is connected, and a phase node is driven by a driver controlled by a pulse width modulation signal to generate a phase node voltage signal, thereby causing the up and down bridge elements to perform a switching operation.
Further, the phase node is connected to the output inductance and the output capacitor, and the output voltage is generated by controlling the output inductance to charge the output capacitor.
The pulse width modulation control circuit of the present invention includes a virtual current ripple pulse width modulation circuit.
The virtual current ripple pulse width modulation circuit receives the phase node voltage signal and reacts to the output voltage signal, and generates a virtual current ripple parameter signal at a DC reference voltage level. A phase synthesis unit that vector-synthesizes the parameter signal of the pulse width modulation with the parameter signal of the virtual current ripple and the slew rate of the output voltage signal, and generates the up and down DC reference voltage level, and the parameter of the pulse width modulation A dual reference voltage level generation unit that compares the signal with the up / down DC reference voltage level to generate a pulse width modulation signal and inputs the pulse width modulation signal to the driver;
本発明の仮想電流リップルのパルス幅変調回路は、直流基準電圧レベルを提供する直流基準電圧レベルユニットと、その入力側が前記位相ノード電圧信号に接続し、また、直流基準電圧レベルユニットに接続して位相ノード電圧信号の方形波が積分及び直流バイアス除去を経ることで直流基準電圧レベルにある三角波を形成し、また、該三角波のスルーレートが位相ノード電圧信号の変化に反応できる積分及び直流バイアス除去ユニットと、積分及び直流バイアス除去ユニットが出力した積分波形電圧とコンバータが出力した電圧を受信し、割合による重畳を行って近似三角波の合成電圧を生成し、また、該電圧をパルス幅変調のパラメータ信号とする位相合成ユニットと、その入力側が直流基準電圧レベルユニットに接続し、パルス幅変調生成ユニットまで出力し、且つ直流基準電圧レベルの正負の同じ電圧差に対応するデュアルのアップ、ダウン直流基準電圧レベルを生成するデュアル基準電圧レベル生成ユニットと、その入力側が位相合成ユニットの出力側及びデュアル基準電圧レベル生成ユニットの出力側に接続し、位相合成ユニットから入力されたパルス幅変調のパラメータ信号とデュアル基準電圧レベル生成ユニットのアップ直流基準電圧レベル、ダウン直流基準電圧レベルとを比較させて、パルス幅変調信号を生成し、また、該パルス幅変調信号をドライバーに入力してアップ、ダウンブリッジエレメントの動作を制御するパルス幅変調生成ユニットとを含む。 The pulse width modulation circuit of the virtual current ripple of the present invention includes a DC reference voltage level unit that provides a DC reference voltage level, an input side connected to the phase node voltage signal, and a DC reference voltage level unit The square wave of the phase node voltage signal undergoes integration and DC bias removal to form a triangular wave at the DC reference voltage level, and the integration and DC bias removal that allows the slew rate of the triangle wave to react to changes in the phase node voltage signal The integrated waveform voltage output from the unit, the integration and DC bias removal unit and the voltage output from the converter are received, and a composite voltage of an approximate triangular wave is generated by superimposing by the ratio, and the voltage is a parameter for pulse width modulation. The signal phase synthesis unit and its input side are connected to the DC reference voltage level unit for pulse width modulation. A dual reference voltage level generation unit for generating a dual up / down DC reference voltage level corresponding to the same positive / negative voltage difference of the DC reference voltage level and an input side of the output unit of the phase synthesis unit Connect to the output side of the dual reference voltage level generation unit and compare the pulse width modulation parameter signal input from the phase synthesis unit with the up and down DC reference voltage levels of the dual reference voltage level generation unit. A pulse width modulation generating unit that generates a pulse width modulation signal and inputs the pulse width modulation signal to a driver to control the operation of the up and down bridge elements.
本発明は、該仮想電流リップルのパルス幅変調回路を介してパワーコンバータを設計し、出力インダクタンス及びフィルタリングコンデンサ素子の特性インピーダンスと外付けラインレギュレーション誤差増幅器の周波数応答特性を精密に制御して高い安定性で、且つ使いやすいパワーコンバータ設計を達成する必要が全くなく、該パワーコンバータが高負荷状態にあるか、或いは低負荷状態にあるかを問わず、該仮想電流リップルのパルス幅変調回路はいずれも電源の安定出力の目的を達成でき、パワーコンバータの製造コストを削減できるだけでなく、パワーコンバータの体積をコンパクト化して従来の技術の不足するところも解決できる。 In the present invention, a power converter is designed through the pulse width modulation circuit of the virtual current ripple, and the output impedance and the characteristic impedance of the filtering capacitor element and the frequency response characteristic of the external line regulation error amplifier are precisely controlled to achieve high stability. No need to achieve a reliable and easy to use power converter design, whether the power converter is in a high load state or a low load state, the virtual current ripple pulse width modulation circuit is In addition, the purpose of the stable output of the power supply can be achieved, and not only can the manufacturing cost of the power converter be reduced, but also the lack of conventional technology can be solved by reducing the volume of the power converter.
本発明の閉回路を要しない安定化補償調整のパルス幅変調制御方法には、
位相ノードの方形波電圧信号を取り、直流基準電圧レベルを設定し、該信号が積分及び直流バイアス除去処理を経て直流基準電圧レベルにある仮想電流リップルのパラメータ信号を生成するａステップと、
反応した出力電圧信号と仮想電流リップルのパラメータ信号を重畳して近似三角波を有するパルス幅変調パラメータ信号を合成するｂステップと、
パルス幅変調のパラメータ信号を測定すると共にパルス幅変調信号を生成してアップ、ダウンブリッジエレメントの動作を制御するｃステップと、
を含む。
前記ｃステップの測定方法は、直流基準電圧レベルの正負の同じ電圧差に対応するアップ、ダウン直流基準電圧レベルを設定し、また、該パルス幅変調のパラメータ信号の上昇波、下降波は各々アップ、ダウン直流基準電圧レベル信号のレベルにある時、パルス幅変調信号を生成できる。
In the pulse width modulation control method of the stabilization compensation adjustment that does not require the closed circuit of the present invention,
A step of taking a square-wave voltage signal of a phase node, setting a DC reference voltage level, and generating a parameter signal of a virtual current ripple that is at the DC reference voltage level through integration and DC bias removal processing;
B step of superimposing the reacted output voltage signal and the parameter signal of the virtual current ripple to synthesize a pulse width modulation parameter signal having an approximate triangular wave;
C step of measuring the parameter signal of the pulse width modulation and generating the pulse width modulation signal to control the operation of the up and down bridge element;
including.
The c-step measurement method sets up and down DC reference voltage levels corresponding to the same positive and negative voltage difference of the DC reference voltage level, and the rising and falling waves of the parameter signal of the pulse width modulation are respectively increased. When at the level of the down DC reference voltage level signal, a pulse width modulated signal can be generated.
（一実施形態）
本発明の一実施形態によるコンバータ回路構成について、図１を参照しながら説明する。本発明のコンバータは、アップブリッジエレメントＱ１とダウンブリッジエレメントＱ２とを含み、また、アップ、ダウンブリッジエレメントＱ１、Ｑ２が入力電源ＶＩＮに電気的に接続され、位相ノードＡを通じて該アップ、ダウンブリッジエレメントＱ１、Ｑ２を接続し、位相ノードＡがドライバー９１により駆動されてアップ、ダウンブリッジエレメントＱ１、Ｑ２にスイッチング動作を行わせる。また、前記ダウンブリッジエレメントＱ２はダイオード（図示略）とすることができる。該位相ノードＡが出力インダクタンス９２、出力コンデンサ９３に接続し、また、出力インダクタンス９２の電流を出力コンデンサ９３に充電するよう制御して出力電圧ＶＯＵＴを生成する。本実施形態では、分圧抵抗９４、９５の分圧電圧を取って出力電圧ＶＯＵＴの変化を検出する。また、本発明は、仮想電流リップルのパルス幅変調回路１を備え、また、該仮想電流リップルのパルス幅変調回路１が前記位相ノードＡの電圧信号を入力すると共に出力電圧ＶＯＵＴ信号に反応し、且つドライバー９１に出力してアップ、ダウンブリッジエレメントＱ１、Ｑ２にスイッチング動作を行わせるよう制御する。
(One embodiment)
A converter circuit configuration according to an embodiment of the present invention will be described with reference to FIG. The converter of the present invention includes an up bridge element Q1 and a down bridge element Q2, and the up and down bridge elements Q1 and Q2 are electrically connected to an input power source VIN, and the up and down bridge elements are connected through a phase node A. Q1 and Q2 are connected, and the phase node A is driven by the driver 91 to cause the up and down bridge elements Q1 and Q2 to perform a switching operation. The down bridge element Q2 can be a diode (not shown). The phase node A is connected to the output inductance 92 and the output capacitor 93, and the output capacitor 92 is controlled to charge the current of the output inductance 92 to generate the output voltage VOUT. In this embodiment, the divided voltage of the voltage dividing resistors 94 and 95 is taken to detect a change in the output voltage VOUT. Further, the present invention includes a virtual current ripple pulse width modulation circuit 1, and the virtual current ripple pulse width modulation circuit 1 inputs the voltage signal of the phase node A and reacts to the output voltage VOUT signal, Further, it outputs to the driver 91 and controls the up and down bridge elements Q1, Q2 to perform the switching operation.
図１乃至図４を参照しながら説明する。本発明の仮想電流リップルのパルス幅変調回路１は、直流基準電圧レベルユニット２と積分及び直流バイアス除去ユニット３と位相合成ユニット４とデュアル基準電圧レベル生成ユニット５とパルス幅変調生成ユニットとを含む。直流基準電圧レベルユニット２は、直流基準電圧レベルＶＲＥＦ（図４参照）を提供する。積分及び直流バイアス除去ユニット３は、その入力側が位相ノードＡの電圧ＶＳＷ信号に接続し、且つ直流基準電圧レベルユニット２に接続し、また、積分部分３１と直流バイアス除去部分３２とを備える。 This will be described with reference to FIGS. The virtual current ripple pulse width modulation circuit 1 of the present invention includes a DC reference voltage level unit 2, an integration and DC bias removal unit 3, a phase synthesis unit 4, a dual reference voltage level generation unit 5, and a pulse width modulation generation unit. . The DC reference voltage level unit 2 provides a DC reference voltage level VREF (see FIG. 4). The integration and DC bias removal unit 3 has an input connected to the voltage VSW signal of the phase node A and connected to the DC reference voltage level unit 2, and further includes an integration part 31 and a DC bias removal part 32.
図３、図４に示すように、該位相ノードＡの電圧信号の方形波は、積分及び直流バイアス除去を経て直流基準電圧レベルにある三角波Ｖｉｎｔを形成し、その波形は図４に示す通りである。また、該三角波のスルーレートは、位相ノードＡの電圧信号変化に反応できる。本実施形態の図４に示されるＶｉｎｔ波形は、逆位相の形態で、同位相の形態とすることもできる。 As shown in FIGS. 3 and 4, the square wave of the voltage signal of the phase node A forms a triangular wave Vint at the DC reference voltage level through integration and DC bias removal, and the waveform is as shown in FIG. is there. Further, the slew rate of the triangular wave can react to a voltage signal change of the phase node A. The Vint waveform shown in FIG. 4 of the present embodiment is in the form of antiphase and can be in phase.
位相合成ユニット４は、積分及び直流バイアス除去ユニット３が出力した積分波形電圧とコンバータが帰還及び検出した出力電圧ＶＦＢを受信して割合による重畳を行って三角波電圧を合成する。その波形は図４のＶＥＡの通りであり、該ＶＥＡ電圧をパルス幅変調パラメータ信号する。図内のＶＥＡは、Ｖｉｎｔの逆位相後形成したＶＳＷに対応する同位相波形である。 The phase synthesis unit 4 receives the integrated waveform voltage output from the integration and DC bias removal unit 3 and the output voltage VFB fed back and detected by the converter, and superimposes them according to a ratio to synthesize a triangular wave voltage. The waveform is as shown in VEA of FIG. 4, and the VEA voltage is used as a pulse width modulation parameter signal. VEA in the figure is an in-phase waveform corresponding to VSW formed after Vint reverse phase.
デュアル基準電圧レベル生成ユニット５の入力側が直流基準電圧レベルユニット２に接続し、パルス幅変調生成ユニット６まで出力する。該デュアル基準電圧レベル生成ユニット６は、図４に示すような直流基準電圧レベルＶＲＥＦの正、負の同じ電圧差に対応するデュアルアップ、ダウン直流基準電圧レベルＶＲＥＦ＋、ＶＲＥＦ−を生成する。 The input side of the dual reference voltage level generation unit 5 is connected to the DC reference voltage level unit 2 and outputs to the pulse width modulation generation unit 6. The dual reference voltage level generation unit 6 generates dual up and down DC reference voltage levels VREF + and VREF− corresponding to the same positive and negative voltage difference of the DC reference voltage level VREF as shown in FIG.
パルス幅変調生成ユニット６の入力側が位相合成ユニット４の出力側及びデュアル基準電圧レベル生成ユニット５の出力側に接続し、位相合成ユニット４から入力したパルス幅変調のパラメータ信号ＶＥＡとデュアル基準電圧レベル生成ユニット５から入力されたアップ直流基準電圧レベルＶＲＥＦ＋、ダウン直流基準電圧レベルＶＲＥＦ−を比較して、パルス幅変調信号を生成し、且つ該パルス幅変調信号をドライバー９１に入力してアップ、ダウンブリッジエレメントＱ１、Ｑ２の動作を制御する。 The input side of the pulse width modulation generating unit 6 is connected to the output side of the phase synthesizing unit 4 and the output side of the dual reference voltage level generating unit 5, and the pulse width modulation parameter signal VEA and the dual reference voltage level input from the phase synthesizing unit 4 are connected. The up DC reference voltage level VREF + and the down DC reference voltage level VREF− input from the generation unit 5 are compared to generate a pulse width modulation signal, and the pulse width modulation signal is input to the driver 91 to increase or decrease The operation of the bridge elements Q1 and Q2 is controlled.
図４を参照しながら説明する。本発明のコンバータが出力した帰還電圧はＶＦＢで、該ＶＦＢ電圧がＴ１時間に降下した時アップブリッジエレメントＱ１が導通され、ＶＳＷの電圧が上昇してアップ、ダウンブリッジエレメントＱ１、Ｑ２の位相ノードＡのＶＳＷ電圧がＶＩＮ電圧とする。また、Ｔ２時間に出力電圧ＶＯＵＴが上昇した時ダウンブリッジエレメントＱ２が導通され、ＶＳＷ電圧が降下し、位相ノードＡの電圧が地電位となる。出力コンデンサ９３特性の内部抵抗（図示略）は、出力インダクタンス９２電流により充電するため、該帰還ＶＦＢのリップルの該出力コンデンサ９３に対する特性は異なるピークを有する。また、該Ｖｉｎｔは、積分及び直流バイアス除去ユニット３の出力電圧で、ＶＳＷ電圧に対応して基準電圧ＶＲＥＦレベルを有する三角波電圧を生成できる。本実施形態の三角波電圧はＶＳＷ電圧の逆位相で、同位相設計とすることもできる。ＶＥＡは、位相合成ユニット４が入力したコンバータ出力及び帰還電圧ＶＦＢとＶｉｎｔ電圧を重畳すると共に逆方向のパルス幅変調のパラメータ電圧である。該ＶＥＡは、前記Ｖｉｎｔ波形を更に逆位相するため、ＶＳＷ電圧に対応する同位相波形を生成できる。該ＶＲＥＦ＋、ＶＲＥＦ−は、直流基準電圧レベルＶＲＥＦに位置する正負の直流基準電圧レベルである。本発明のＶＥＡ電圧波形のスルーレートは、更にＶＦＢの電圧変化に反応でき、また、近似三角波を生成できる。よって、ＶＥＡ電圧がＴ１時間とＶＲＥＦ−を交差するＢ位置に降下、又はＶＥＡ電圧がＴ２時間とＶＲＥＦ＋を交差するＣ位置に上昇した時パルス幅変調ユニットがパルス幅変調信号を発生させてドライバー９１及びアップ、ダウンブリッジエレメントＱ１、Ｑ２の動作を制御し、また、本発明の出力電圧を変化して正確に反応させることで出力電圧の安定性を向上する。 This will be described with reference to FIG. The feedback voltage output by the converter according to the present invention is VFB, and when the VFB voltage drops during the time T1, the up-bridge element Q1 becomes conductive, the voltage of VSW rises, and the phase node A of the down-bridge elements Q1, Q2 rises. Is the VIN voltage. Further, when the output voltage VOUT rises at time T2, the down-bridge element Q2 becomes conductive, the VSW voltage drops, and the voltage at the phase node A becomes the ground potential. Since the internal resistance (not shown) of the output capacitor 93 characteristic is charged by the output inductance 92 current, the characteristic of the feedback VFB ripple with respect to the output capacitor 93 has a different peak. The Vint is an output voltage of the integration and DC bias removal unit 3 and can generate a triangular wave voltage having a reference voltage VREF level corresponding to the VSW voltage. The triangular wave voltage of the present embodiment is opposite in phase to the VSW voltage and can be designed in phase. VEA is a parameter voltage for pulse width modulation in the reverse direction while superimposing the converter output and feedback voltage VFB and Vint voltage input by the phase synthesis unit 4. Since the VEA further reverse-phases the Vint waveform, an in-phase waveform corresponding to the VSW voltage can be generated. The VREF + and VREF− are positive and negative DC reference voltage levels located at the DC reference voltage level VREF. The slew rate of the VEA voltage waveform of the present invention can further respond to the voltage change of VFB, and can generate an approximate triangular wave. Therefore, when the VEA voltage falls to the B position where T1 time and VREF− cross, or the VEA voltage rises to the C position where T2 time and VREF + cross, the pulse width modulation unit generates a pulse width modulation signal, and the driver 91 In addition, the operation of the up and down bridge elements Q1 and Q2 is controlled, and the output voltage stability is improved by changing the output voltage of the present invention and reacting accurately.
本発明の積分及び直流バイアス除去ユニット３、位相合成ユニット４、デュアル基準電圧レベル生成ユニット５、パルス幅変調生成ユニット６は、前記機能を達成できるさまざまな設計とすることができる。図１乃至図５Ａに示すように、本発明の積分及び直流バイアス除去ユニット３は、積分部分３１及び直流バイアス除去部分３２を備える。積分部分３１は、第１の演算増幅器ＯＰ１を有し、その逆位相の入力側が接続する第１の抵抗Ｒ１は、位相ノードＡの信号ＳＷと電気的に接続する。また、逆位相の入力側が接続する第２の抵抗Ｒ２は直流バイアス除去部分３２の出力ｂｉａｓと接続する。第１の演算増幅器ＯＰ１の出力側と逆位相の入力側の間に第１のコンデンサＣ１を接続する。積分時定数は、Ｒ１、Ｃ１で決定し、その同位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦに接続し、また、方形波の位相ノードＡの電圧ＶＳＷの積分を三角波信号として形成できる。ｂｉａｓ発生電圧は、出力直流レベルを調整できる。直流バイアス除去部分３２は、積分回路、誤差増幅回路を有し、該積分回路の入力側が積分部分３１の出力側に接続し、誤差増幅回路が積分回路の出力側及び直流基準電圧レベルユニット２の出力接点ＲＥＦに接続し、積分部分３１が位相ノードＡの信号ＶＳＷ方形波のデューティ比に対応して異なる直流レベルの三角波（図３参照）を形成させ、積分回路を経由して直流レベルに対応する波形を形成してから誤差増幅回路により該直流レベル波形と直流基準電圧レベルユニット２の直流基準電圧レベルＶＲＥＦを比較させることができる。その直流誤差量を増幅してから積分部分３１に入力し、積分部分３１が出力した異なる直流レベルの三角波電圧を直流基準電圧レベルＶＲＥＦにある三角波Ｖｉｎｔとして調整させることができる。該直流バイアス除去部分３２は、第２の演算増幅器ＯＰ２と第３の演算増幅器ＯＰ３と第３の抵抗Ｒ３と第４の抵抗Ｒ４と第５の抵抗Ｒ５と第６の抵抗Ｒ６と第２のコンデンサＣ２とを備える。該第２の演算増幅器ＯＰ２の逆位相の入力側が接続する第３の抵抗Ｒ３は、第１の演算増幅器ＯＰ１の出力側と接続し、その逆位相の入力側と出力側の間に第４の抵抗Ｒ４及び第２のコンデンサＣ２を並列接続し、また、その同位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦに接続し、第２の演算増幅器ＯＰ２が積分回路を形成させる。第３の演算増幅器ＯＰ３の逆位相の入力側が接続する第５の抵抗Ｒ５は第２の演算増幅器ＯＰ２の出力側と接続し、その逆位相の入力側と出力側の間に第６の抵抗Ｒ６を接続し、また、その同位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦに接続する。 The integration and DC bias removal unit 3, the phase synthesis unit 4, the dual reference voltage level generation unit 5 and the pulse width modulation generation unit 6 of the present invention can be of various designs that can achieve the above functions. As shown in FIGS. 1 to 5A, the integration and DC bias removal unit 3 of the present invention includes an integration part 31 and a DC bias removal part 32. The integration part 31 has a first operational amplifier OP1, and the first resistor R1 connected to the input side of the opposite phase is electrically connected to the signal SW of the phase node A. The second resistor R2 connected to the input side having the opposite phase is connected to the output bias of the DC bias removing portion 32. A first capacitor C1 is connected between the output side of the first operational amplifier OP1 and the input side having the opposite phase. The integration time constant is determined by R1 and C1, the input side of the same phase is connected to the output contact REF of the DC reference voltage level unit 2, and the integration of the voltage VSW of the square wave phase node A is formed as a triangular wave signal. it can. The bias generated voltage can adjust the output DC level. The DC bias removing portion 32 has an integrating circuit and an error amplifying circuit, the input side of the integrating circuit is connected to the output side of the integrating portion 31, and the error amplifying circuit is connected to the output side of the integrating circuit and the DC reference voltage level unit 2. Connected to the output contact REF, the integration part 31 forms a triangular wave (see FIG. 3) of different DC level corresponding to the duty ratio of the signal VSW square wave of the phase node A, and corresponds to the DC level via the integration circuit After the waveform is formed, the error amplification circuit can compare the DC level waveform with the DC reference voltage level VREF of the DC reference voltage level unit 2. The DC error amount is amplified and then input to the integration portion 31, and the triangular wave voltage of a different DC level output from the integration portion 31 can be adjusted as the triangular wave Vint at the DC reference voltage level VREF. The DC bias removing portion 32 includes a second operational amplifier OP2, a third operational amplifier OP3, a third resistor R3, a fourth resistor R4, a fifth resistor R5, a sixth resistor R6, and a second capacitor. C2. The third resistor R3 connected to the opposite phase input side of the second operational amplifier OP2 is connected to the output side of the first operational amplifier OP1, and the fourth resistor R3 is connected between the opposite phase input side and the output side. The resistor R4 and the second capacitor C2 are connected in parallel, and the input side of the same phase is connected to the output contact REF of the DC reference voltage level unit 2, and the second operational amplifier OP2 forms an integrating circuit. The fifth resistor R5 connected to the input side of the reverse phase of the third operational amplifier OP3 is connected to the output side of the second operational amplifier OP2, and the sixth resistor R6 is connected between the input side and the output side of the reverse phase. And the input side of the same phase is connected to the output contact REF of the DC reference voltage level unit 2.
図５Ａ及び図５Ｂを参照しながら説明する。本発明のＶｉｎｔ出力に直流誤差がない時、Ｖｉｎｔ出力はＶＳＷ積分後のＶＣＲ（出力コンデンサ９３内の抵抗電圧）三角波にＶＲＥＦレベルをプラスしたものである。前記回路は、積分部分３１が入力した第２の演算増幅器ＯＰ２の三角波信号に直流誤差を持たせた時、第２の演算増幅器ＯＰ２の逆位相積分を経由してＶＣＲを除去して直流波形信号Ｖｄｅｔに対応する出力を形成できる。該第２の演算増幅器ＯＰ２が出力した直流波形電圧は、第３の演算増幅器ＯＰ３に入力すると共に基準電圧レベルと比較し、また、誤差増幅を経た後Ｖｂｉａｓ電圧になってから積分部分３１の第１の演算増幅器ＯＰ１の逆位相の入力側にフェードインするため、積分及び直流バイアス除去ユニット３が出力したＶＳＷ積分後のＶＣＲ三角波にＶＲＥＦのレベルをプラスさせて直流基準電圧レベルＶＲＥＦに対応する仮想リップル電流の三角波信号Ｖｉｎｔを形成する。 This will be described with reference to FIGS. 5A and 5B. When there is no DC error in the Vint output of the present invention, the Vint output is a VCR (resistance voltage in the output capacitor 93) triangular wave after VSW integration plus a VREF level. The circuit removes the VCR via the anti-phase integration of the second operational amplifier OP2 when the triangular wave signal of the second operational amplifier OP2 input by the integration portion 31 has a DC error, and removes the DC waveform signal. An output corresponding to Vdet can be formed. The DC waveform voltage output from the second operational amplifier OP2 is input to the third operational amplifier OP3 and compared with the reference voltage level. After the error amplification and the Vbias voltage, the DC voltage is output from the integration section 31. In order to fade in to the input side of the opposite phase of the operational amplifier OP1 of 1, the VREF level is added to the VCR triangular wave after integration of the VSW output from the integration and DC bias removal unit 3 to correspond to the DC reference voltage level VREF. A triangular wave signal Vint having a ripple current is formed.
本発明の他の実施形態について、図１乃至図６Ａを参照しながら説明する。本発明の他の実施形態の積分部分３１は図５Ａと同じ、直流バイアス除去部分３３が比較回路、逆位相積分回路からなる。本実施形態の比較回路は、第４の演算増幅器ＯＰ４を備え、その逆位相の入力側が積分部分３１の出力に接続し、その同位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦに接続する。また、積分回路は第７の抵抗Ｒ７と第３のコンデンサＣ３と第５の演算増幅器ＯＰ５とを備える。該第５の演算増幅器ＯＰ５の逆位相の入力側が接続する第７の抵抗Ｒ７は、比較回路の第４の演算増幅器ＯＰ４の出力と接続し、また、該逆位相の入力側が接続する第３のコンデンサＣ３は、第５の演算増幅器ＯＰ５の出力側と接続し、該第５の演算増幅器ＯＰ５の同位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦに接続し、Ｖｉｎｔ出力に直流誤差がない時、Ｖｉｎｔ出力は、ＶＳＷ積分後のＶＣＲ三角波にＶＲＥＦレベルをプラスしたものである。また、図６Ａと図６Ｂ及び図６Ｃに示すように、Ｖｉｎｔ出力に直流誤差がある時積分部分３１が受信した積分波形は、直流基準電圧レベルＶＲＥＦを基準とし、比較回路により直流参考レベルＶＲＥＦと比較し、生成した方形波は、図６Ｂの破線内に示す通りとなる。直流実効値が基準電圧レベルと同じ場合、該方形波のデューティ比が５０％で、該比較回路が出力したＶｃｏｍｐは２ｘ基準電圧レベルで、うち、Ｋ＝２である。また、積分回路を通じて積分した後相互に対応するＶｉｎｔ直流誤差量のＶｂｉａｓ電圧を生成し、また、図５Ａ及び図６Ｃに示すように、該Ｖｂｉａｓ電圧を前記積分部分３１のｂｉａｓ端点に入力でき、その相位がＶｉｎｔの直流誤差に相殺することで、積分部分３１の出力直流レベルを調整でき、且つ直流基準電圧レベルＶＲＥＦに対応する三角波Ｖｉｎｔ信号を形成する。 Another embodiment of the present invention will be described with reference to FIGS. 1 to 6A. The integration part 31 of the other embodiment of the present invention is the same as FIG. 5A, and the DC bias removal part 33 is composed of a comparison circuit and an antiphase integration circuit. The comparison circuit of the present embodiment includes a fourth operational amplifier OP4, the input side having the opposite phase is connected to the output of the integrating portion 31, and the input side having the same phase is connected to the output contact REF of the DC reference voltage level unit 2. To do. The integrating circuit includes a seventh resistor R7, a third capacitor C3, and a fifth operational amplifier OP5. The seventh resistor R7 connected to the input side having the opposite phase of the fifth operational amplifier OP5 is connected to the output of the fourth operation amplifier OP4 of the comparison circuit, and the third resistor R7 connected to the input side having the opposite phase is connected. The capacitor C3 is connected to the output side of the fifth operational amplifier OP5, the input side of the same phase of the fifth operational amplifier OP5 is connected to the output contact REF of the DC reference voltage level unit 2, and a DC error is generated in the Vint output. When not, the Vint output is the VCR triangular wave after VSW integration plus the VREF level. Further, as shown in FIGS. 6A, 6B and 6C, the integration waveform received by the integration portion 31 when the Vint output has a DC error is based on the DC reference voltage level VREF, and is compared with the DC reference level VREF by the comparison circuit. The square wave generated by comparison is as shown in the broken line in FIG. 6B. When the DC effective value is the same as the reference voltage level, the duty ratio of the square wave is 50%, and Vcomp output from the comparison circuit is a 2 × reference voltage level, of which K = 2. In addition, after integration through an integration circuit, Vbias voltages of Vint DC error amounts corresponding to each other are generated, and as shown in FIGS. 5A and 6C, the Vbias voltage can be input to the bias end point of the integration portion 31. The phase cancels out to the DC error of Vint, so that the output DC level of the integrating portion 31 can be adjusted and a triangular wave Vint signal corresponding to the DC reference voltage level VREF is formed.
図１乃至４及び図７を参照しながら説明する。位相合成ユニット４は、誤差増幅器を備え、入力側に積分及び直流バイアス除去ユニット３の出力電圧Ｖｉｎｔ及びコンバータの出力及び帰還電圧ＶＦＢを入力し、重畳を経て出力パルス幅変調のパラメータ信号を合成する。本実施形態は、第６の演算増幅器ＯＰ６を備え、該第６の演算増幅器ＯＰ６の逆位相の入力側が第８の抵抗Ｒ８と積分及び直流バイアス除去ユニット３の出力接点Ｖｉｎｔに接続し、また、該逆位相の入力側が接続する第９の抵抗Ｒ９は第６の演算増幅器ＯＰ６の出力側と接続し、該逆位相の入力側と第８の抵抗Ｒ８と第９の抵抗Ｒ９の間に位相ノードを有する。該第６の演算増幅器ＯＰ６の同位相の入力側は、コンバータの出力及び帰還電圧接点ＦＢに接続し、また、該第８の抵抗Ｒ８と第９の抵抗Ｒ９の抵抗値を調整して積分及び直流バイアス除去ユニット３の出力電圧に対応する適切な割合及びコンバータの出力及び帰還電圧ＶＦＢを取ることができる。好しくは、Ｖｉｎｔ １／２０を取ってＶＦＢ電圧に対応し、前記電圧とコンバータの出力及び帰還電圧ＶＦＢを重畳して合成させ、積分及び直流バイアス除去ユニット３の出力電圧三角波信号のスルーレートとコンバータの出力及び帰還電圧ＶＦＢ変化のスルーレートをベクトル合成させて出力パルス幅のパラメータ信号ＶＥＡを形成させることができる。 This will be described with reference to FIGS. The phase synthesizing unit 4 includes an error amplifier, inputs the output voltage Vint of the integration and DC bias removal unit 3, the output of the converter, and the feedback voltage VFB on the input side, and synthesizes a parameter signal for output pulse width modulation through superposition. . The present embodiment includes a sixth operational amplifier OP6, and the input side of the reverse phase of the sixth operational amplifier OP6 is connected to the eighth resistor R8 and the output contact Vint of the integration and DC bias removal unit 3, The ninth resistor R9 connected to the opposite phase input side is connected to the output side of the sixth operational amplifier OP6, and a phase node is provided between the opposite phase input side and the eighth resistor R8 and the ninth resistor R9. Have The same-phase input side of the sixth operational amplifier OP6 is connected to the output of the converter and the feedback voltage contact FB, and the resistance values of the eighth resistor R8 and the ninth resistor R9 are adjusted to integrate and An appropriate ratio corresponding to the output voltage of the DC bias removing unit 3 and the converter output and feedback voltage VFB can be taken. Preferably, Vint 1/20 is taken to correspond to the VFB voltage, the output of the converter and the feedback voltage VFB are superimposed and synthesized, and the slew rate of the output voltage triangular wave signal of the integration and DC bias removal unit 3 is calculated. A parameter signal VEA having an output pulse width can be formed by vector synthesis of the slew rate of the converter output and the feedback voltage VFB change.
図１乃至４及び図８を参照しながら説明する。該デュアル基準電圧レベル生成ユニット５は、２つの比較回路を備え、該２つの比較回路のいずれか入力側が直流基準レベル信号に接続し、また、該２つの比較回路が抵抗に接続し、抵抗の抵抗値の設定を介して直流基準電圧レベルの正負の同じ電圧差に対応するアップ、ダウン直流基準電圧レベルを各々出力する。本実施形態は、第７の演算増幅器ＯＰ７と第８の演算増幅器ＯＰ８とを備える。該第７の演算増幅器ＯＰ７、第８の演算増幅器ＯＰ８の同位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦに接続し、また、第７の演算増幅器ＯＰ７の逆位相の入力側が第１０の抵抗Ｒ１０の接地に接続し、且つ逆位相の入力側が接続する第１１の抵抗Ｒ１１は出力側と接続する。該第７の演算増幅器ＯＰ７の出力側がアップ直流基準電圧レベルＶＲＥＦ＋を生成し、また、第８の演算増幅器ＯＰ８の逆位相の入力側が接続する第１２の抵抗Ｒ１２は第７の演算増幅器ＯＰ７の出力側と接続する。該逆位相の入力側が接続する第１３の抵抗Ｒ１３は、第８の演算増幅器ＯＰ８の出力側と接続する。該第１２の抵抗Ｒ１２と第１３の抵抗Ｒ１３及び第８の演算増幅器ＯＰ８の逆位相の入力側は、位相ノードを有し、第８の演算増幅器ＯＰ８の出力側がダウン直流基準電圧レベルＶＲＥＦ−を生成させる。該アップ直流基準電圧レベルＶＲＥＦ＋は、ＶＲＥＦ＋（ＶＲＥＦ×Ｒ１１／Ｒ１０）で、ダウン直流基準電圧レベルＶＲＥＦ−が［（ＶＲＥＦ＋−ＶＲＥＦ）×−１］＋ＶＲＥＦで、直流基準電圧レベルＶＲＥＦ電圧を１Ｖ、第１０の抵抗Ｒ１０を９９Ｋ、第１１の抵抗Ｒ１１の抵抗値を１Ｋに設定すると、ＶＲＥＦ＋＝１＋（１×１Ｋ／９９Ｋ）＝１．０１Ｖで、また、ＶＲＥＦ−＝［（１．０１Ｖ−１Ｖ）×−１］＋１Ｖ＝０．９９Ｖである。 This will be described with reference to FIGS. 1 to 4 and FIG. The dual reference voltage level generation unit 5 includes two comparison circuits, and one of the two comparison circuits has an input side connected to a DC reference level signal, the two comparison circuits connected to resistors, Up and down DC reference voltage levels corresponding to the same positive / negative voltage difference of the DC reference voltage level are output via the resistance value setting. The present embodiment includes a seventh operational amplifier OP7 and an eighth operational amplifier OP8. The same-phase input sides of the seventh operational amplifier OP7 and the eighth operational amplifier OP8 are connected to the output contact REF of the DC reference voltage level unit 2, and the reverse-phase input side of the seventh operational amplifier OP7 is the 10th. The eleventh resistor R11 connected to the ground of the resistor R10 and connected to the input side having the opposite phase is connected to the output side. The output side of the seventh operational amplifier OP7 generates an up DC reference voltage level VREF +, and the twelfth resistor R12 connected to the input side of the reverse phase of the eighth operational amplifier OP8 is connected to the output of the seventh operational amplifier OP7. Connect to the side. The thirteenth resistor R13 connected to the opposite phase input side is connected to the output side of the eighth operational amplifier OP8. The twelfth resistor R12, the thirteenth resistor R13, and the eighth operational amplifier OP8 have opposite phase input sides having phase nodes, and the eighth operational amplifier OP8 has an output side having a down DC reference voltage level VREF−. Generate. The up DC reference voltage level VREF + is VREF + (VREF × R11 / R10), the down DC reference voltage level VREF− is [(VREF + −VREF) × −1] + VREF, the DC reference voltage level VREF voltage is 1V, When the resistance 10 of the tenth resistor R10 is set to 99K and the resistance value of the eleventh resistor R11 is set to 1K, VREF + = 1 + (1 × 1K / 99K) = 1.01V and VREF − = [(1.01V−1V) × −1] + 1V = 0.99V.
図１乃至４及び図９を参照しながら説明する。本発明のパルス幅変調生成ユニット６は、２つの比較回路を備え、該比較回路のいずれかの入力側がパルス幅変調のパラメータ信号ＥＡ及び直流基準電圧レベルユニット２の出力接点ＲＥＦ＋に接続し、別の比較回路の入力側がパルス幅変調のパラメータ信号ＥＡ及び直流基準電圧レベルユニット２の出力接点ＲＥＦ−に接続し、また２つの比較回路の出力がパルス幅変調のパラメータ信号のスルーレート変化に反応する方形波信号を形成し、該方形波信号がフリップフロップにより増幅すると共にソフトスタート回路に合わせてパルス幅変調信号を生成できる。本実施形態は、第９の演算増幅器ＯＰ９と第１０の演算増幅器ＯＰ１０とＲＳフリップフロップとソフトスタート回路６１とを備える。該ソフトスタート回路６１はパワーコンバータの従来の技術であるため、省略する。該第９の演算増幅器ＯＰ９の同位相の入力側は位相合成ユニット４が入力したパルス幅変調のパラメータ信号ＥＡに接続し、第９の演算増幅器ＯＰ９の逆位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦ＋に接続する。第１０の演算増幅器ＯＰ１０の逆位相の入力側は、位相合成ユニット４が入力したパルス幅変調パラメータ信号ＥＡに接続し、その同位相の入力側が直流基準電圧レベルユニット２の出力接点ＲＥＦ−に接続する。また、該第９の演算増幅器ＯＰ９、第１０の演算増幅器ＯＰ１０の出力側はＲＳフリップフロップのＲ端、Ｓ端に各々接続し、且つＲＳフリップフロップのＱ端とソフトスタート回路６１の出力側がＡＮＤゲートに接続し、該ＡＮＤゲートの出力でパルス幅変調信号ＰＷＭを生成し、ＶＥＡの電圧波形のスルーレートをアップ直流基準電圧レベルＶＲＥＦ＋に上昇させた時、第９の演算放器ＯＰ９が高電位方形波を出力し、ＲＳフリップフロップの出力Ｑを低電位になってコンバータの出力電圧を降下させる。ＶＥＡの電圧波形のスルーレートがダウン直流基準電圧レベルＶＲＥＦ−に降下した時、第１０の演算増幅器ＯＰ１０が高電位方形波を出力し、ＲＳフリップフロップの出力Ｑを高電位になってコンバータの出力電圧を上昇させる。 This will be described with reference to FIGS. The pulse width modulation generation unit 6 of the present invention includes two comparison circuits, and one of the input sides of the comparison circuit is connected to the pulse width modulation parameter signal EA and the output contact REF + of the DC reference voltage level unit 2. The comparison circuit input side is connected to the pulse width modulation parameter signal EA and the output contact REF- of the DC reference voltage level unit 2, and the outputs of the two comparison circuits respond to the slew rate change of the pulse width modulation parameter signal. A square wave signal is formed, the square wave signal is amplified by a flip-flop, and a pulse width modulation signal can be generated in accordance with the soft start circuit. The present embodiment includes a ninth operational amplifier OP9, a tenth operational amplifier OP10, an RS flip-flop, and a soft start circuit 61. Since the soft start circuit 61 is a conventional technology of a power converter, it is omitted. The same phase input side of the ninth operational amplifier OP9 is connected to the pulse width modulation parameter signal EA input by the phase synthesis unit 4, and the reverse phase input side of the ninth operational amplifier OP9 is connected to the DC reference voltage level unit 2. To the output contact REF +. The opposite phase input side of the tenth operational amplifier OP10 is connected to the pulse width modulation parameter signal EA inputted by the phase synthesis unit 4, and the same phase input side is connected to the output contact REF- of the DC reference voltage level unit 2. To do. The output sides of the ninth operational amplifier OP9 and the tenth operational amplifier OP10 are connected to the R end and the S end of the RS flip-flop, respectively, and the Q end of the RS flip-flop and the output side of the soft start circuit 61 are ANDed. When the pulse width modulation signal PWM is generated at the output of the AND gate, and the slew rate of the voltage waveform of VEA is increased to the up DC reference voltage level VREF +, the ninth arithmetic unit OP9 has a high potential. A square wave is output, and the output Q of the RS flip-flop is lowered to lower the output voltage of the converter. When the slew rate of the VEA voltage waveform falls to the down DC reference voltage level VREF−, the tenth operational amplifier OP10 outputs a high potential square wave, and the output Q of the RS flip-flop becomes a high potential, and the output of the converter Increase the voltage.
図１０を参照しながら説明する。本発明の仮想電流リップルのパルス幅変調回路１とドライバー９１とアップ、ダウンブリッジエレメントＱ１、Ｑ２とを有するパルス幅変調アーキテクチャが並列接続され、出力インダクタンス９２と同一出力コンデンサ９３に各々接続して多相配置を行うことができ、本発明が負荷の需要に合わせて出力電流を上昇させる。図内に示すのは、二組のパルス幅変調アーキテクチャの並列接続で、負荷に合わせて二組以上のパルス幅変調アーキテクチャの並列接続設置を行うことができる。 This will be described with reference to FIG. The virtual current ripple pulse width modulation circuit 1 of the present invention, a driver 91, and a pulse width modulation architecture having up and down bridge elements Q1, Q2 are connected in parallel and connected to the output capacitor 92 and the same output capacitor 93, respectively. Phase arrangements can be made and the present invention increases the output current to meet the load demand. In the figure, two sets of pulse width modulation architectures are connected in parallel, and two or more sets of pulse width modulation architectures can be connected in parallel according to the load.
本発明の前記回路は、あくまでも本発明の技術内容を明らかにするものであって、そのような具体例により本発明の特許請求の範囲を限定するべきものではなく、本発明の精神を逸脱しない範囲内において種々の改良変更をなし得ることは、本発明の特許請求の範囲内に含めるものであるのが勿論である。 The circuit of the present invention is intended to clarify the technical contents of the present invention, and should not limit the scope of claims of the present invention by such specific examples, and does not depart from the spirit of the present invention. It should be understood that various modifications and changes can be made within the scope of the claims of the present invention.
１ ・・・・仮想電流リップルのパルス幅変調回路
２ ・・・・直流基準電圧レベルユニット
３ ・・・・積分及び直流バイアス除去ユニット
３１ ・・・積分部分
３２ ・・・直流バイアス除去部分
３３ ・・・直流バイアス除去部分
４ ・・・・位相合成ユニット
５ ・・・・デュアル基準電圧レベル生成ユニット
６ ・・・・パルス幅変調生成ユニット
６１ ・・・ソフトスタート回路
９１ ・・・ドライバー
９２ ・・・出力インダクタンス
９３ ・・・出力コンデンサ
９４ ・・・抵抗
９５ ・・・抵抗
Ａ ・・・・位相ノード
Ｑ１ ・・・アップブリッジエレメント
Ｑ２ ・・・ダウンブリッジエレメント
DESCRIPTION OF SYMBOLS 1 ... Pulse width modulation circuit 2 of a virtual current ripple ... DC reference voltage level unit 3 ... Integration and DC bias removal unit 31 ... Integration part 32 ... DC bias removal part 33 ··· DC bias removal portion 4 ··· Phase synthesis unit 5 ··· Dual reference voltage level generation unit 6 ··· Pulse width modulation generation unit 61 ··· Soft start circuit 91 · · · Driver 92 ··· -Output inductance 93-Output capacitor 94-Resistor 95-Resistor A-... Phase node Q1 ... Up-bridge element Q2 ... Down-bridge element
Claims (10)
仮想電流リップルのパルス幅変調回路と、を備え、
前記アップブリッジエレメントおよび前記ダウンブリッジエレメントが入力電源に電気的に接続され、位相ノードを通じて前記アップブリッジエレメントと前記ダウンブリッジエレメントを接続し、前記位相ノードがパルス幅変調信号で制御するドライバーにより駆動されて前記位相ノード電圧信号を生成することで、前記アップブリッジエレメントおよび前記ダウンブリッジエレメントにスイッチング動作を行わせ、
前記位相ノードが出力インダクタンス、出力コンデンサに接続し、前記出力インダクタンスの電流を前記出力コンデンサに充電するよう制御して出力電圧を生成し、
前記仮想電流リップルのパルス幅変調回路は、前記位相ノード電圧信号を入力すると共に出力電圧信号に反応し、
直流基準電圧レベルにある仮想電流リップルのパラメータ信号を生成する積分及び直流バイアス除去ユニットと、
前記仮想電流リップルのパラメータ信号と出力電圧信号のスルーレートとがパルス幅変調のパラメータ信号をベクトル合成する位相合成ユニットと、
アップ直流基準電圧レベルおよびダウン直流基準電圧レベルを生成し、前記パルス幅変調のパラメータ信号と前記アップ直流基準電圧レベルおよび前記ダウン直流基準電圧レベルを比較してパルス幅変調信号を生成して前記ドライバーに入力するデュアル基準電圧レベル生成ユニットとを含むことを特徴とするパルス幅変調制御回路。 A converter including at least one up-bridge element and one down-bridge element;
A pulse width modulation circuit of virtual current ripple, and
The up bridge element and the down bridge element are electrically connected to an input power source, and the up bridge element and the down bridge element are connected through a phase node, and the phase node is driven by a driver controlled by a pulse width modulation signal. Generating the phase node voltage signal to cause the up-bridge element and the down-bridge element to perform a switching operation,
The phase node is connected to an output inductance, an output capacitor, and the output inductance is controlled by charging the current of the output inductance to the output capacitor to generate an output voltage,
The virtual current ripple pulse width modulation circuit inputs the phase node voltage signal and reacts to the output voltage signal,
An integration and DC bias removal unit that generates a parameter signal of a virtual current ripple at a DC reference voltage level;
A phase synthesis unit in which the parameter signal of the virtual current ripple and the slew rate of the output voltage signal vector-synthesize the parameter signal of pulse width modulation;
An up DC reference voltage level and a down DC reference voltage level are generated, and the pulse width modulation parameter signal is compared with the up DC reference voltage level and the down DC reference voltage level to generate a pulse width modulation signal and the driver And a dual reference voltage level generation unit for inputting to the pulse width modulation control circuit.
前記直流基準電圧レベルユニットが直流基準電圧レベルを提供し、前記積分及び直流バイアス除去ユニットの入力側が前記位相ノード電圧信号に接続し、且つ、直流基準電圧レベルユニットに接続して位相ノード電圧信号の方形波が積分、及び、直流バイアス除去を経ることで直流基準電圧レベルにある三角波を形成し、前記三角波のスルーレートが前記位相ノード電圧信号の変化に反応でき、
前記位相合成ユニットは、前記積分及び直流バイアス除去ユニットが出力した積分波形電圧と前記コンバータが出力した電圧を受信し、割合による重畳を行って近似三角波の合成電圧を生成し、前記電圧を前記パルス幅変調のパラメータ信号とし、
デュアル基準電圧レベル生成ユニットの入力側が前記直流基準電圧レベルユニットに接続し、前記パルス幅変調生成ユニットまで出力し、且つ、前記デュアル基準電圧レベル生成ユニットが直流基準電圧レベルの正負の同じ電圧差に対応する前記アップ直流基準電圧レベルおよび前記ダウン直流基準電圧レベルを生成し、
前記パルス幅変調生成ユニットの入力側が前記位相合成ユニットの出力側及び前記デュアル基準電圧レベル生成ユニットの出力側に接続し、前記位相合成ユニットから入力された前記パルス幅変調のパラメータ信号と前記デュアル基準電圧レベル生成ユニットの前記アップ直流基準電圧レベル、前記ダウン直流基準電圧レベルとを比較させて、前記パルス幅変調信号を生成することを特徴とする請求項１に記載のパルス幅変調制御回路。 The pulse width modulation circuit of the virtual current ripple further includes a DC reference voltage level unit and a pulse width modulation generation unit,
The DC reference voltage level unit provides a DC reference voltage level, the input side of the integration and DC bias removal unit is connected to the phase node voltage signal, and is connected to the DC reference voltage level unit to be connected to the phase node voltage signal. A square wave undergoes integration and DC bias removal to form a triangular wave at a DC reference voltage level, and the slew rate of the triangular wave can react to changes in the phase node voltage signal,
The phase synthesis unit receives the integrated waveform voltage output from the integration and DC bias removal unit and the voltage output from the converter, generates a composite voltage of an approximate triangular wave by superimposing by a ratio, and outputs the voltage to the pulse As a parameter signal for width modulation,
The input side of the dual reference voltage level generation unit is connected to the DC reference voltage level unit and outputs to the pulse width modulation generation unit, and the dual reference voltage level generation unit has the same positive / negative voltage difference of the DC reference voltage level. Generating the corresponding up DC reference voltage level and the down DC reference voltage level;
The input side of the pulse width modulation generation unit is connected to the output side of the phase synthesis unit and the output side of the dual reference voltage level generation unit, and the parameter signal of the pulse width modulation and the dual reference input from the phase synthesis unit 2. The pulse width modulation control circuit according to claim 1, wherein the pulse width modulation signal is generated by comparing the up DC reference voltage level and the down DC reference voltage level of a voltage level generation unit. 3.
前記積分部分が前記アップブリッジエレメントおよび前記ダウンブリッジエレメントの前記位相ノードの方形波信号を積分して三角波信号を形成し、
前記直流バイアス除去部分が積分回路と誤差増幅回路とを有し、
前記積分回路の入力側が前記積分部分の出力側に接続し、
前記誤差増幅回路が前記積分回路の出力側、及び、前記直流基準電圧レベルユニットの出力に接続し、
前記積分部分が出力した前記アップブリッジエレメントおよび前記ダウンブリッジエレメントに対応する前記位相ノード信号は、前記積分回路を経由して直流レベルに対応する波形を形成してから前記誤差増幅回路により前記直流レベル波形と前記直流基準電圧レベルユニットの前記直流基準電圧レベルを比較させることができ、その直流誤差量を増幅してから前記積分部分に入力し、前記積分部分が出力した異なる前記直流レベルの三角波電圧を前記直流基準電圧レベルにある三角波として調整させることができることを特徴とする請求項２に記載のパルス幅変調制御回路。 The integration and DC bias removal unit comprises an integration part and a DC bias removal part,
The integrating portion integrates a square wave signal of the phase node of the up-bridge element and the down-bridge element to form a triangular wave signal;
The DC bias removal portion has an integration circuit and an error amplification circuit,
The input side of the integration circuit is connected to the output side of the integration part,
The error amplification circuit is connected to the output side of the integration circuit and the output of the DC reference voltage level unit;
The phase node signal corresponding to the up-bridge element and the down-bridge element output from the integration part forms a waveform corresponding to a DC level via the integration circuit, and then the DC level is output by the error amplification circuit. The waveform can be compared with the DC reference voltage level of the DC reference voltage level unit, the DC error amount is amplified and then input to the integration portion, and the triangular wave voltage of the different DC level output from the integration portion The pulse width modulation control circuit according to claim 2, wherein the pulse width modulation control circuit can be adjusted as a triangular wave at the DC reference voltage level.
前記積分部分が前記アップブリッジエレメントおよび前記ダウンブリッジエレメントの前記位相ノードの方形波信号を積分して三角波信号を形成し、
前記直流バイアス除去部分が比較回路と積分回路からなり、
前記比較回路の入力側が前記積分部分の出力信号、及び、前記直流基準電圧レベルユニットの出力信号に接続し、
前記積分回路の入力側が前記比較回路、及び、前記直流基準電圧レベルユニットの出力信号に接続し、
前記積分部分が受信した積分波形は、前記直流基準電圧レベルを基準とし、前記比較回路と前記直流基準電圧レベルを比較し、前記積分回路を通じて積分した後前記直流基準電圧レベルに対応する直流誤差の出力電圧を生成し、前記電圧を前記積分部分に入力して前記積分部分の出力直流レベルを調整し、前記直流基準電圧レベルに対応する三角波を形成することを特徴とする請求項２に記載のパルス幅変調制御回路。 The integration and DC bias removal unit comprises an integration part and a DC bias removal part,
The integrating portion integrates a square wave signal of the phase node of the up-bridge element and the down-bridge element to form a triangular wave signal;
The DC bias removal part is composed of a comparison circuit and an integration circuit,
The input side of the comparison circuit is connected to the output signal of the integration part and the output signal of the DC reference voltage level unit,
The input side of the integration circuit is connected to the comparison circuit and the output signal of the DC reference voltage level unit,
The integration waveform received by the integration part is based on the DC reference voltage level, compares the DC reference voltage level with the comparison circuit, integrates through the integration circuit, and then integrates the DC error corresponding to the DC reference voltage level. The output voltage is generated, and the voltage is input to the integration part to adjust the output DC level of the integration part, thereby forming a triangular wave corresponding to the DC reference voltage level. Pulse width modulation control circuit.
前記アップブリッジエレメントおよび前記ダウンブリッジエレメントが入力電源に電気的に接続され、位相ノードを通じて前記アップブリッジエレメントと前記ダウンブリッジエレメントを接続し、前記位相ノードがパルス幅変調信号で制御するドライバーにより駆動されて前記アップブリッジエレメントおよび前記ダウンブリッジエレメントにスイッチング動作を行わせ、
前記位相ノードが出力インダクタンス、出力コンデンサに接続し、前記出力インダクタンスの電流を前記出力コンデンサに充電するよう制御して出力電圧を生成し、
前記位相ノードの方形波電圧信号を取り、直流基準電圧レベルを設定し、前記信号が積分及び直流バイアス除去処理を経て前記直流基準電圧レベルにある仮想電流リップルのパラメータ信号を生成するａステップと、
反応した出力電圧信号と前記仮想電流リップルのパラメータ信号を重畳して近似三角波を有するパルス幅変調パラメータ信号を合成するｂステップと、
前記パルス幅変調のパラメータ信号を測定すると共に前記パルス幅変調信号を生成して前記アップ、ダウンブリッジエレメントの動作を制御するｃステップと、
を含むことを特徴とするパルス幅変調制御方法。 A converter comprising at least one up-bridge element and one down-bridge element;
The up bridge element and the down bridge element are electrically connected to an input power source, and the up bridge element and the down bridge element are connected through a phase node, and the phase node is driven by a driver controlled by a pulse width modulation signal. The up-bridge element and the down-bridge element to perform a switching operation,
The phase node is connected to an output inductance, an output capacitor, and the output inductance is controlled by charging the current of the output inductance to the output capacitor to generate an output voltage,
A step of taking a square wave voltage signal of the phase node, setting a DC reference voltage level, and generating a virtual current ripple parameter signal at which the signal is at the DC reference voltage level through integration and DC bias removal processing;
B step of synthesizing a pulse width modulation parameter signal having an approximate triangular wave by superimposing the reacted output voltage signal and the parameter signal of the virtual current ripple;
C step of measuring the parameter signal of the pulse width modulation and generating the pulse width modulation signal to control the operation of the up and down bridge elements;
A pulse width modulation control method comprising:
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