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JP2013038349A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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JP2013038349A JP2011175391A JP2011175391A JP2013038349A JP 2013038349 A JP2013038349 A JP 2013038349A JP 2011175391 A JP2011175391 A JP 2011175391A JP 2011175391 A JP2011175391 A JP 2011175391A JP 2013038349 A JP2013038349 A JP 2013038349A
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Abstract

【課題】半導体層を用いた素子を配線層間に形成し、かつ、ゲート電極の材料を、配線の材料以外の導電体にする。
【解決手段】第１配線層１５０の表層には、第１配線２１０が埋め込まれている。第１配線２１０上には、ゲート電極２１８が形成されている。ゲート電極２１８は、第１配線２１０に接続している。ゲート電極２１８は、第１配線２１０とは別工程で形成されている。このため、ゲート電極２１８を第１配線２１０とは別の材料で形成することができる。そしてゲート電極２１８上には、ゲート絶縁膜２１９及び半導体層２２０が形成されている。
【選択図】図１

Description

本発明は、多層配線層中に半導体素子を有する半導体装置及び半導体装置の製造方法に関する。
特許文献１には、配線層中に半導体膜を形成し、この半導体膜及び配線層の配線を用いてトランジスタを形成することが記載されている。このトランジスタでは、半導体膜の下に位置する配線をゲート電極として使用し、かつ、配線層間の拡散防止膜をゲート絶縁膜として使用している。
特開２０１０−１４１２３０号公報
トランジスタに求められる特性の一つに、閾値電圧がある。閾値電圧は、ゲート絶縁膜の膜厚のほかに、ゲート電極及びゲート絶縁膜の材料によっても制御できる。しかし、特許文献１に記載の技術では、多層配線層に含まれる配線をゲート電極として使用しているため、ゲート電極の材料を変えることはできなかった。
本発明によれば、第１配線を有する第１配線層と、
前記第１配線層より上に形成され、第２配線を有する第２配線層と、
厚さ方向において前記第１配線と前記第２配線の間に位置し、前記第１配線とは異なる材料で形成され、前記第１配線に接続するゲート電極と、
前記ゲート電極上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体層と前記第２配線とを接続する第１ビアと、
を備える半導体装置が提供される。
本発明によれば、半導体層を用いた素子を配線層間に形成することができる。また、ゲート電極を、配線層の配線とは別工程で形成することができる。従って、ゲート電極の材料を、配線の材料以外の導電体にすることができる。
本発明によれば、半導体基板上に、第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に、ゲート電極、前記ゲート電極上に位置するゲート絶縁膜、及び前記ゲート絶縁膜上に位置する半導体層を形成する工程と、
前記第１配線層上及び前記半導体層上に、第２配線を有する第２配線層を形成する工程と、
を備え、
前記ゲート電極は前記第１配線に接続し、前記第２配線は前記半導体層に接続する半導体装置の製造方法が提供される。
本発明によれば、半導体層を用いた素子を配線層間に形成することができ、かつ、ゲート電極の材料を、配線の材料以外の導電体にすることができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 図１に示したトランジスタの平面図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図７に示した半導体装置の平面図である。 図７に示した半導体装置の製造方法を示す断面図である。 図７に示した半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 図１１に示した半導体装置の製造方法を示す断面図である。 図１１に示した半導体装置の製造方法を示す断面図である。 図１１に示した半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 図１５に示した半導体装置の製造方法を示す断面図である。 図１５に示した半導体装置の製造方法を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 図１８に示した半導体装置の製造方法を示す断面図である。 図１８に示した半導体装置の製造方法を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 図２１に示した半導体装置の製造方法を示す断面図である。 図２１に示した半導体装置の製造方法を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 図２４に示した半導体装置の製造方法を示す断面図である。 図２４に示した半導体装置の製造方法を示す断面図である。 第８の実施形態に係る半導体装置の構成を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 図２７に示した半導体装置の製造方法を示す断面図である。 第９の実施形態に係る半導体装置の製造方法を示す断面図である。 第９の実施形態に係る半導体装置の製造方法を示す断面図である。 第９の実施形態に係る半導体装置の製造方法を示す断面図である。 第１０の実施形態に係る半導体装置の構成を示す断面図である。 図３５に示した半導体装置の平面図である。 第１１の実施形態に係る半導体装置の構成を示す断面図である。 第１２の実施形態に係る半導体装置の構成を示す断面図である。 第１３の実施形態に係る半導体装置の構成を示す断面図である。 図３９に示した半導体装置の回路図である。 図３９及び図４０に示した半導体装置の全体の構成を示す平面図である。 図３９の変形例を示す図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１配線層１５０、第２配線層１７０、第１配線２１０、ゲート電極２１８、ゲート絶縁膜２１９、半導体層２２０、第１ビア１８４、及び第２配線１８６を備えている。第２配線層１７０は、第１配線層１５０の上に位置している。第１配線層１５０及び第２配線層１７０は、多層配線層の少なくとも一部を構成している。この多層配線層は、シリコン基板などの半導体基板（本図では図示せず）上に形成されている。この半導体基板には、例えばトランジスタなどの素子が形成されている。これら半導体基板及びトランジスタについては、後述する別の実施形態において説明する。
第１配線層１５０を構成する絶縁膜、及び第２配線層１７０を構成する絶縁膜１７４は、例えば酸化シリコン又は酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁層である。低誘電率絶縁層は、例えばＳｉＯＣ膜、ＳｉＯＣＨ膜、もしくはＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜である。
第１配線層１５０は、拡散防止膜１４０上に形成されている。拡散防止膜１４０は、Ｓｉ、Ｃ、及びＮのうち少なくとも２種の元素を含む絶縁材料により形成されている。例えば拡散防止膜１４０は、ＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜である。なお、拡散防止膜１４０は、これらの少なくとも２つを積層した積層膜であってもよい。拡散防止膜１４０の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
第１配線層１５０を構成する絶縁層の表層には、第３配線１５４及び第１配線２１０が埋め込まれている。第３配線１５４及び第１配線２１０は同一工程で形成されている。このため、第３配線１５４及び第１配線２１０は、同一の深さを有しており、かつ同一の材料、例えば銅を主成分（９５％以上）とする金属材料により形成されている。
第１配線２１０上には、ゲート電極２１８が形成されている。ゲート電極２１８は、第１配線２１０に接続している。ゲート電極２１８は、第１配線２１０とは別工程で形成されている。このため、ゲート電極２１８を第１配線２１０とは別の材料で形成することができる。ゲート電極２１８は、例えばＴｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ膜、ＣｏもしくはＷを含む化合物、これらのいずれか一つにＣ及びＯの少なくとも一つを導入した膜、またはこれらの膜を複数種類積層した積層膜、を有している。
ゲート電極２１８上には、ゲート絶縁膜２１９が形成されている。ゲート絶縁膜２１９の厚さは、例えば０．５ｎｍ以上５０ｎｍ以下である。ゲート絶縁膜２１９は、例えば酸化シリコン膜、窒化シリコン膜、又はＨｆ、Ｚｒ、Ａｌ、Ｔｉ、及びＴａの少なくとも一つの酸化膜を有している。その他、上記絶縁膜に窒素、炭素を添加したものや金属シリケート物であっても良い。また、ゲート絶縁膜２１９は、これらの２種以上の膜の積層膜であってもよい。
ゲート絶縁膜２１９上には、半導体層２２０が形成されている。半導体層２２０は、厚さが例えば１０ｎｍ以上３００ｎｍ以下である。半導体層２２０は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＳｎＯ２層、ＣｕＯ層、Ｔａ２Ｏ５層、またはＴｉＯ２層などの酸化物半導体層を有している。半導体層２２０は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体層２２０はポリシリコン層又はアモルファスシリコン層であってもよい。
半導体層２２０には、ソース及びドレインが設けられている。半導体層２２０が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。あるいは、コンタクト形成時に半導体層２２０を改質させることにより形成されても良い。半導体層２２０がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ゲート幅方向（すなわち図１の紙面に垂直な方向）におけるソース及びドレインの幅は、例えば５０ｎｍ以上１０μｍ以下である。
半導体層２２０のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、ゲート電極２１８及びゲート絶縁膜２１９と重なっている。
半導体層２２０の上には、ハードマスク膜２３０が設けられている。ハードマスク膜２３０は、半導体層２２０をエッチングにより選択的に残す際に用いられる。このため、ハードマスク膜２３０と半導体層２２０の平面形状は同一である。ハードマスク膜２３０は、半導体層２２０に対してエッチング選択比が取れる材料であれば良い。
第２配線層１７０には、第４配線１８８及び２つの第２配線１８６が形成されている。第４配線１８８は、ビア１８９を介して第３配線１５４に接続しており、２つの第２配線１８６は、それぞれ第１ビア１８４を介して半導体層２２０のソース／ドレインに接続している。第１ビア１８４は、平面視で、ゲート電極２１８の中心を介して互いに逆側に配置されている。なお、２つの第１ビア１８４は、ゲート電極２１８の中心を基準に点対称に配置されている必要はない。例えば半導体層２２０のドレインに接続する第１ビア１８４は、半導体層２２０のソースに接続する第１ビア１８４よりも、ゲート電極２１８から離れていても良い。
第２配線１８６及び第４配線１８８は、互いに同一の工程で形成されている。このため、第２配線１８６及び第４配線１８８は、互いに同一の材料、例えば銅を主成分（９５％以上）とする金属材料により形成されている。
本図に示す例において、各配線及びビアは、デュアルダマシン構造を有している。ただし、少なくとも一つの層の配線及びビアは、シングルダマシン構造を有していても良い。また第２配線層１７０は、Ａｌ配線等、金属膜をドライエッチングにより選択的に除去した構造を有していても良い。また、第２配線層１７０において、各配線及びビアを埋め込むための溝又は孔の側壁には、バリアメタル膜１８５，１８７が形成されている。これらバリアメタル膜１８５，１８７は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物などにより形成されている。なお、バリアメタル膜１８５，１８７は、これらの材料で構成された単層であってもよいし、２つ以上の層が積層したものであってもよい。積層構造の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、Ｔａ（上層）／ＴａＮ（下層）の積層構造がある。
また、第１配線層１５０においても、各配線及びビアを埋め込むための溝又は孔の側壁にバリアメタル膜が形成されていてもよい。このバリアメタル膜も、第２配線層１７０のバリアメタル膜と同様の構造を有している。
なお、各配線の材料と、各バリアメタル膜の材料の組み合わせは、上記した例に限定されない。例えば少なくとも一つの配線層は、Ａｌにより形成されていても良い。
上記した構成において、ゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０は、トランジスタ２００（第２トランジスタ）を構成している。すなわち本実施形態では、多層配線層中に能動素子が形成されている。トランジスタ２００がＮチャネル型のトランジスタである場合、半導体層２２０はＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＳｎＯ２層、Ｔａ２Ｏ５層、またはＴｉＯ２層で形成される。またトランジスタ２００がＰチャネル型のトランジスタである場合、半導体層２２０はＮｉＯ２層、ＳｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、またはＣｕＯ層で形成される。またＮチャネル型のトランジスタ２００とＰチャネル型のトランジスタ２００を同一の層に形成する場合、各トランジスタ２００の半導体層２２０と同一の材料により形成しても良い。
本実施形態において、第１配線層１５０と第２配線層１７０の間には、拡散防止膜１６０が形成されている。拡散防止膜１６０には、開口１６２が形成されている。ゲート電極２１８は、開口１６２の内側、及びその周囲に位置する拡散防止膜１６０上に形成されている。拡散防止膜１６０の構成は、拡散防止膜１４０の構成と同様である。またゲート絶縁膜２１９、半導体層２２０、及びハードマスク膜２３０も、ゲート電極２１８と同じ平面形状を有している。本図に示す例において、ゲート電極２１８は、拡散防止膜１６０よりも薄い。ただし、ゲート電極２１８は、拡散防止膜１６０と同程度の厚さであっても良いし、拡散防止膜１６０よりも厚くても良い。
なお、ハードマスク膜２３０は、例えば拡散防止膜１６０と同一材料かつ同一の厚さの層である。ただし、ハードマスク膜２３０は、拡散防止膜１６０とは異なる材料により形成されていても良い。またハードマスク膜２３０は、拡散防止膜１６０と同一材料の層と、この層の上に他の層（例えばＳｉＯ２層又はＳｉＯＣＨ層）をこの順に積層した積層膜であってもよい。この場合、他の層の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。
図２は、図１に示したトランジスタ２００の平面図である。本図に示す例において、半導体層２２０のうち一つのトランジスタ２００を形成している領域は、長方形を有している。２つの第１ビア１８４は、半導体層２２０の２つの短辺の近傍に接続している。
図３〜図６は、図１に示した半導体装置の製造方法を示す断面図である。まず、図３（ａ）に示すように、半導体基板（図示せず）にトランジスタ等を形成し、さらに半導体基板上に下層の配線層（図示せず）を形成する。ついで、この配線層の上に拡散防止膜１４０を形成する。次いで、拡散防止膜１４０上に、第１配線層１５０を構成する絶縁膜を形成する。次いで、この絶縁膜に、ビアホール及び配線溝を形成する。
次いで、必要に応じて、ビアホール及び配線溝の底面及び側壁、ならびに第１配線層１５０となる絶縁膜上に、バリアメタル膜（図示せず）を形成する。このバリアメタル膜は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに第１配線層１５０を構成する絶縁膜上に、金属膜を例えばめっき法を用いて形成する。次いで、第１配線層１５０を構成する絶縁膜上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第１配線層１５０が形成される。第１配線層１５０には、第３配線１５４、ビア１５２、及び第１配線２１０が含まれている。なお、ビア１５２及び第３配線１５４は、シングルダマシン法により形成されても良いが、デュアルダマシン法により形成されても良い。
次いで、第１配線層１５０上に、拡散防止膜１６０を形成する。拡散防止膜１６０は、例えばＣＶＤ法を用いて形成される。
次いで図３（ｂ）に示すように、拡散防止膜１６０上に、ハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０上にレジストパターン２４２を形成する。次いで、レジストパターン２４２をマスクとして、ハードマスク膜２４０をエッチングする。これにより、ハードマスク膜２４０には開口が形成される。この開口は、拡散防止膜１６０のうち開口１６２が形成される領域の上に位置している。
次いで図４（ａ）に示すように、ハードマスク膜２４０をマスクとして、拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には開口１６２が形成される。この段階で、開口１６２の底面には、第１配線２１０が露出する。
その後、図４（ｂ）に示すように、ハードマスク膜２４０を除去する。
次いで図５（ａ）に示すように、開口１６２内に位置する第１配線２１０上、及び拡散防止膜１６０の全面上に、ゲート電極２１８を形成する。ゲート電極２１８は、例えばスパッタリング法により形成されるが、ＣＶＤ法により形成されても良い。次いでゲート電極２１８上に、ゲート絶縁膜２１９を形成する。ゲート絶縁膜２１９は、例えばＣＶＤ法又はスパッタリング法により形成される。
次いで、ゲート絶縁膜２１９上に、半導体層２２０を形成する。半導体層２２０がＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、ＣｕＯなどの酸化物半導体層を含んでいる場合、半導体層２２０は、例えばスパッタリング法により形成される。このとき半導体基板は、４００℃以下の温度に加熱される。また半導体層２２０がポリシリコン層やアモルファスシリコン層である場合、半導体層２２０は、例えばプラズマＣＶＤ法により形成される。
次いで、半導体層２２０上に、ハードマスク膜２３０を形成する。例えばハードマスク膜２３０が拡散防止膜１６０と同一層を有している場合、この層は、拡散防止膜１６０と同一の方法により形成される。また、ハードマスク膜２３０がさらに酸化シリコン層を有している場合、この酸化シリコン層は、例えばＣＶＤ法を用いて形成される。
次いで図５（ｂ）に示すように、ハードマスク膜２３０上にレジストパターン２３２を形成する。
次いで図６（ａ）に示すように、レジストパターン２３２をマスクとして、ハードマスク膜２３０をエッチングする。これにより、ハードマスク膜２３０は、所定のパターンに加工される。
その後、図６（ｂ）に示すように、レジストパターン２３２を除去する。次いで、ハードマスク膜２３０をマスクとして、半導体層２２０、ゲート絶縁膜２１９、及びゲート電極２１８をエッチングする。これにより、半導体層２２０、ゲート絶縁膜２１９、及びゲート電極２１８は、所定の形状に加工される。半導体層２２０は、ゲート絶縁膜２１９上、及びゲート絶縁膜２１９の周囲に位置する拡散防止膜１６０上にも形成される。またこの工程において、第３配線１５４上に位置する半導体層２２０、ゲート絶縁膜２１９、及びゲート電極２１８は除去される。
次いで、半導体層２２０にソース及びドレインを形成する。次いで、拡散防止膜１６０上及びハードマスク膜２３０上に、第２配線層１７０を構成する絶縁膜１７４を形成する。次いで、絶縁膜１７４に、ビアホール及び配線溝を形成する。絶縁膜１７４にビアホールを形成する工程において、ハードマスク膜２３０及び拡散防止膜１６０は、エッチングストッパーとしても機能する。特にハードマスク膜２３０が拡散防止膜１６０と同一の材料の膜を同一の厚さで有している場合、ビアの底面に位置するハードマスク膜２３０及び拡散防止膜１６０を貫通させる工程の条件出しを容易に行える。
なお、半導体層２２０にソース及びドレインを形成する工程は、ここで行われても良い。例えば、半導体層２２０のうちビアホールの底面に露出している領域に、還元性プラズマ（例：水素プラズマ）による処理、又は窒素含有プラズマ（例：アンモニアプラズマ）による処理を行うと、半導体層２２０にソース及びドレインが形成される。
次いで、ビアホール及び配線溝の底面及び側壁、ならびに絶縁膜１７４上に、バリアメタル膜１８５，１８７を形成する。バリアメタル膜１８５，１８７は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに絶縁膜１７４上に、金属膜を例えばめっき法を用いて形成する。次いで、絶縁膜１７４上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第２配線層１７０が形成される。第２配線層１７０には、第２配線１８６及び第４配線１８８、並びに第１ビア１８４及びビア１８９が含まれている。なお、上記したように、第２配線層１７０がＡｌ配線により形成されていてもよい。この場合、第２配線層１７０には、電極パッドが含まれていてもよい。
このようにして、図１に示す半導体装置が形成される。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１配線２１０の上にゲート電極２１８を形成している。このため、ゲート電極２１８を構成する導電材料を、第１配線２１０を構成する導電材料と異ならせることができる。このため、ゲート電極２１８を構成する導電材料を適切な材料にすることにより、ゲート電極２１８の仕事関数を調整し、トランジスタ２００の閾値電圧を所望する電圧に設定することができる。また、トランジスタ２００を、ノーマリーオフ型のトランジスタ及びノーマリーオン型のトランジスタのいずれにすることもできる。
また、第１配線２１０の上面をゲート電極２１８で覆っているため、第１配線２１０上から拡散防止膜１６０を除去しても、第１配線２１０を構成する導電材料が第２配線層１７０に拡散することを抑制できる。
また、拡散防止膜１６０とは別にゲート絶縁膜２１９を設けているため、ゲート絶縁膜２１９の厚さを拡散防止膜１６０と異ならせることができる。このため、ゲート絶縁膜２１９を薄くして、トランジスタ２００のゲート容量を少なくすることができる。また、ゲート絶縁膜２１９には第１配線２１０のバリア膜としての機能が求められないため、ゲート絶縁膜２１９として使用することができる材料の選択肢が多くなる。
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置の構成を示す断面図である。図８は、図７に示した半導体装置の平面図である。本実施形態に係る半導体装置は、トランジスタ２００のゲート電極２１８の形状を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態においてゲート電極２１８は、開口１６２内にのみ位置している。ゲート電極２１８の上面は、拡散防止膜１６０の上面と同一面（例えば同一平面）を形成している。
ゲート絶縁膜２１９及び半導体層２２０は、ゲート電極２１８上、及びゲート電極２１８の周囲に位置する拡散防止膜１６０上に形成されている。すなわち、平面視で半導体層２２０はゲート電極２１８よりも広い。そして平面視で、２つの第１ビア１８４は、いずれも中心がゲート電極２１８とは重なっていない。すなわち第１ビア１８４は、ゲート電極２１８に対してオフセットされている。本図に示す例では、２つの第１ビア１８４は、全体がゲート電極２１８と重なっていない。
図９及び図１０は、図７に示した半導体装置の製造方法を示す断面図である。まず図９（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、拡散防止膜１６０、及び開口１６２を形成する。これらの形成方法は、第１の実施形態と同様である。
次いで図９（ｂ）に示すように、開口１６２内及び拡散防止膜１６０上に、ゲート電極２１８を形成する。このとき、ゲート電極２１８を、拡散防止膜１６０よりも厚く形成する。
次いで図１０（ａ）に示すように、拡散防止膜１６０上に位置するゲート電極２１８を、ＣＭＰ法を用いて除去する。これにより、ゲート電極２１８は、開口１６２内にのみ位置する。また、ゲート電極２１８の上面は、拡散防止膜１６０の上面と同一面となる。
次いで図１０（ｂ）に示すように、ゲート電極２１８上及び拡散防止膜１６０の全面上に、ゲート絶縁膜２１９、及び半導体層２２０を形成する。次いで、半導体層２２０上にハードマスク膜２３０を形成する。次いで、ハードマスク膜２３０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ハードマスク膜２３０をエッチングする。これにより、ハードマスク膜２３０は所定のパターンを有する。次いで、必要に応じてレジストパターンを除去する。そして、ハードマスク膜２３０をマスクとして、半導体層２２０及びゲート絶縁膜２１９をエッチングする。これにより、半導体層２２０及びゲート絶縁膜２１９は、ゲート電極２１８上及びその周囲にのみ残る。
その後の工程は、第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２１９及び半導体層２２０の形状と、ゲート電極２１８の形状とを互いに異ならせることができる。これにより、ゲート電極２１８の端部を、半導体層２２０の端部から離すことができる。従って、ゲート電極２１８から半導体層２２０に向かって流れるリーク電流を少なくすることができる。これにより、ゲート電極２１８の信頼性が向上する。
また、開口１６２の形状を変更することにより、ゲート電極２１８の形状を任意の形状に設定することができる。また、ハードマスク膜２３０のパターンを変更することにより、ゲート絶縁膜２１９及び半導体層２２０の形状を任意の形状に設定することができる。これにより、半導体層２２０のうちチャネルとなる領域のうちゲート電極２１８とオーバーラップする領域を、所望の形状及び面積にすることができる。これにより、ソース・ドレイン間の耐圧を制御することができる。
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第２の実施形態に係る半導体装置と同様の構成である。
まず、拡散防止膜１６０の上には、保護絶縁膜１６５が形成されている。保護絶縁膜１６５は、例えば第２配線層１７０を構成する絶縁膜と同様の材料により形成されているが、異なる材料であってもよい。例えば第２配線層１７０が低誘電率膜である場合、保護絶縁膜１６５は、酸化シリコン膜であってもよい。
開口１６２は、拡散防止膜１６０及び保護絶縁膜１６５に形成されている。ゲート電極２１８の上面は、保護絶縁膜１６５の上面と同一面（例えば同一平面）を形成している。ゲート絶縁膜２１９、半導体層２２０、及びハードマスク膜２３０の積層体は、ゲート電極２１８上、及びゲート電極２１８の周囲に位置する保護絶縁膜１６５上に形成されている。
図１２〜図１４は、図１１に示した半導体装置の製造方法を示す断面図である。まず図１２（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、及び拡散防止膜１６０を形成する。これらの形成方法は、第２の実施形態と同様である。次いで、拡散防止膜１６０上に保護絶縁膜１６５を形成する。
次いで図１２（ｂ）に示すように、保護絶縁膜１６５上にレジストパターン２４２を形成する。次いで、レジストパターン２４２をマスクとして保護絶縁膜１６５をエッチングする。これにより、保護絶縁膜１６５に開口１６２が形成される。ただしこの段階では、開口１６２は拡散防止膜１６０を貫通していない。
次いで図１３（ａ）に示すように、レジストパターン２４２を除去する。次いで、保護絶縁膜１６５をマスクとして拡散防止膜１６０をエッチングする。これにより、開口１６２は拡散防止膜１６０を貫通し、開口１６２の底面に第１配線２１０が露出する。
次いで図１３（ｂ）に示すように、開口１６２内及び保護絶縁膜１６５上に、ゲート電極２１８を形成する。このとき、ゲート電極２１８の膜厚を、拡散防止膜１６０と保護絶縁膜１６５の積層膜の膜厚よりも大きくする。
次いで図１４（ａ）に示すように、保護絶縁膜１６５上に位置するゲート電極２１８を、ＣＭＰ法を用いて除去する。これにより、ゲート電極２１８は、開口１６２内にのみ位置する。また、ゲート電極２１８の上面は、保護絶縁膜１６５の上面と同一面となる。
次いで図１４（ｂ）に示すように、ゲート絶縁膜２１９、半導体層２２０、及びハードマスク膜２３０の積層膜を、保護絶縁膜１６５上に形成する。これらの形成方法は、第２の実施形態と同様である。
その後の工程は、第２の実施形態と同様である。
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また、拡散防止膜１６０は保護絶縁膜１６５によって覆われているため、ゲート電極２１８のうち不要な部分は、保護絶縁膜１６５上に形成される。このため、ゲート電極２１８のうち不要な部分をＣＭＰ法で除去する際に、拡散防止膜１６０がダメージを受けることを抑制できる。このため、第３配線１５４を構成する導電材料が第２配線層１７０内に拡散することを抑制できる。
また、開口１６２を拡散防止膜１６０及び保護絶縁膜１６５の積層膜に形成しているため、第２の実施形態と比較して、ゲート電極２１８を厚くすることができる。従って、半導体層２２０を第１配線２１０から離すことができる。これにより、第１配線２１０がトランジスタ２００の閾値電圧や信頼性などのトランジスタ特性に与える影響を小さくすることができる。
（第４の実施形態）
図１５は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第２の実施形態に係る半導体装置と同様の構成を有している。
まず、拡散防止膜１６０の開口１６２の中には、バリアメタル膜２１６が形成されている。バリアメタル膜２１６は、例えばＴｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ膜、ＣｏもしくはＷを含む化合物、これらのいずれか一つにＣ及びＯの少なくとも一つを導入した膜、又はこれらの膜を複数種類積層した積層膜、を有している。バリアメタル膜２１６は、例えば拡散防止膜１６０と同一の厚さを有しているが、拡散防止膜１６０よりも薄くても良い。
ゲート電極２１８は、バリアメタル膜２１６上、及びその周囲に位置する拡散防止膜１６０上に形成されている。すなわち本実施形態では、ゲート電極２１８は、バリアメタル膜２１６を介して第１配線２１０に接続している。そしてゲート絶縁膜２１９、半導体層２２０及びハードマスク膜２３０の積層体は、ゲート電極２１８と同一の平面形状を有している。
図１６及び図１７は、図１５に示した半導体装置の製造方法を示す断面図である。まず図１６（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、拡散防止膜１６０、及び開口１６２を形成する。これらの形成方法は、第２の実施形態と同様である。
次いで図１６（ｂ）に示すように、開口１６２内及び拡散防止膜１６０上に、バリアメタル膜２１６を形成する。このとき、バリアメタル膜２１６の厚さを、拡散防止膜１６０よりも厚くする。
次いで図１７（ａ）に示すように、拡散防止膜１６０上に位置するバリアメタル膜２１６を、ＣＭＰ法を用いて除去する。これにより、バリアメタル膜２１６は、開口１６２内にのみ位置する。また、バリアメタル膜２１６の上面は、拡散防止膜１６０の上面と同一面となる。
次いでバリアメタル膜２１６上及び拡散防止膜１６０の全面上に、ゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０を形成する。次いで、半導体層２２０上にハードマスク膜２３０を形成する。次いで、ハードマスク膜２３０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ハードマスク膜２３０をエッチングする。これにより、ハードマスク膜２３０は所定のパターンを有する。次いで、必要に応じてレジストパターンを除去する。そして、ハードマスク膜２３０をマスクとして、半導体層２２０、ゲート絶縁膜２１９、及びゲート電極２１８をエッチングする。これにより、半導体層２２０、ゲート絶縁膜２１９、及びゲート電極２１８は、バリアメタル膜２１６上及びその周囲にのみ残る。
その後の工程は、第２の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ゲート電極２１８と第１配線２１０の間に、バリアメタル膜２１６を形成している。このため、第１配線２１０を構成する導電材料が第２配線層１７０内に拡散することを、さらに抑制できる。
また、ゲート電極２１８の材料を選択するときに、拡散防止能力を考慮する必要がなくなる。従って、ゲート電極２１８の材料の選択肢が増える。また、ゲート電極２１８を薄くすることも可能となる。例えばゲート電極２１８として、Ｔｉ、Ｔａ、Ａｌ、Ｈｆ、Ｗ、Ｎｉ、Ｃｏ、Ｐｔおよびこれらの化合物（窒化物、炭化物、酸素添加物、複合金属およびシリサイド）を使用することができる。
（第５の実施形態）
図１８は、第５の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、保護絶縁膜１６５を有している点を除いて、第４の実施形態に係る半導体装置と同様の構成である。
保護絶縁膜１６５の構成は、第３の実施形態と同様である。開口１６２は、拡散防止膜１６０及び保護絶縁膜１６５の積層体に形成されている。バリアメタル膜２１６の上面は、保護絶縁膜１６５の上面と同一面を形成されている。そして、ゲート電極２１８、ゲート絶縁膜２１９、半導体層２２０、及びハードマスク膜２３０の積層体は、バリアメタル膜２１６及びその周囲に位置する保護絶縁膜１６５上に形成されている。
図１９及び図２０は、図１８に示した半導体装置の製造方法を示す断面図である。まず１９（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、拡散防止膜１６０、保護絶縁膜１６５、及び開口１６２を形成する。これらの形成方法は、第３の実施形態と同様である。
次いで図１９（ｂ）に示すように、開口１６２内及び保護絶縁膜１６５上に、バリアメタル膜２１６を形成する。このとき、バリアメタル膜２１６の厚さを、拡散防止膜１６０と保護絶縁膜１６５の積層膜よりも厚くする。
次いで、保護絶縁膜１６５上に位置するバリアメタル膜２１６を、ＣＭＰ法を用いて除去する。これにより、バリアメタル膜２１６は、開口１６２内にのみ位置する。また、バリアメタル膜２１６の上面は、保護絶縁膜１６５の上面と同一面となる。
次いで図２０に示すように、バリアメタル膜２１６上及びその周囲に位置する保護絶縁膜１６５上に、ゲート電極２１８、ゲート絶縁膜２１９、半導体層２２０、及びハードマスク膜２３０を形成する。これらの形成方法は、第４の実施形態と同様である。
その後の工程は、第４の実施形態と同様である。
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、保護絶縁膜１６５を形成しているため、第３の実施形態と同様の効果も得ることができる。
（第６の実施形態）
図２１は、第６の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第５の実施形態に係る半導体装置と同様の構成である。
まず、バリアメタル膜２１６は、拡散防止膜１６０及び保護絶縁膜１６５の積層膜より薄い。またゲート電極２１８は、開口１６２内に埋め込まれている。ゲート電極２１８の上面は、保護絶縁膜１６５の上面と同一面を形成している。そしてゲート絶縁膜２１９、半導体層２２０、及びハードマスク膜２３０の積層体は、ゲート電極２１８上、及びゲート電極２１８の周囲に位置する保護絶縁膜１６５上に形成されている。ゲート電極２１８の厚さ、及びバリアメタル膜２１６の厚さは、それぞれに求められる機能に基づいて設計される。このため、拡散防止膜１６０と保護絶縁膜１６５の境界と、バリアメタル膜２１６とゲート電極２１８の境界は、互いに同じ高さに位置する場合もあるし、異なる場合もある。
図２２及び図２３は、図２１に示した半導体装置の製造方法を示す断面図である。まず図２２（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、拡散防止膜１６０、保護絶縁膜１６５、開口１６２、及びバリアメタル膜２１６を形成する。これらの形成方法は、第５の実施形態と同様である。この段階では、バリアメタル膜２１６の上面は、保護絶縁膜１６５の上面と同一面を形成している。
次いで図２２（ｂ）に示すように、バリアメタル膜２１６をエッチバックする。これにより、バリアメタル膜２１６の上面は、保護絶縁膜１６５の上面よりも低くなる。
次いで図２３（ａ）に示すように、バリアメタル膜２１６上及び保護絶縁膜１６５上に、ゲート電極２１８を形成する。次いで、バリアメタル膜２１６上に位置するゲート電極２１８を、ＣＭＰ法を用いて除去する。これにより、開口１６２のうちバリアメタル膜２１６上に位置する部分には、ゲート電極２１８が埋め込まれる。ゲート電極２１８の上面は、保護絶縁膜１６５の上面と同一面を形成している。
次いで図２３（ｂ）に示すように、ゲート電極２１８及びその周囲に位置する保護絶縁膜１６５上に、ゲート絶縁膜２１９、半導体層２２０、及びハードマスク膜２３０の積層体を形成する。これらの形成方法は、第３の実施形態と同様である。
その後の工程は、第３の実施形態と同様である。
本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、ゲート電極２１８が開口１６２内に埋め込まれているため、第３の実施形態と同様の効果を得ることができる。
（第７の実施形態）
図２４は、第７の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、トランジスタ２００の他にトランジスタ２０１を有している点を除いて、第４の実施形態に係る半導体装置と同様の構成である。
トランジスタ２０１は、トランジスタ２００と同一層に形成されており、ゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０の材料の組み合わせを除いて、トランジスタ２００と同様の構成を有している。例えばトランジスタ２００とトランジスタ２０１のチャネルの導電型が互いに同一である場合、トランジスタ２００とトランジスタ２０１との間でゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０の材料の組み合わせを異ならせることにより、トランジスタ２００とトランジスタ２０１の閾値電圧を変えることができる。また、トランジスタ２００をＮチャネル型のトランジスタとして、トランジスタ２０１をＰチャネル型のトランジスタとすることもできる。
図２５及び図２６は、図２４に示した半導体装置の製造方法を示す断面図である。まず図２５（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、拡散防止膜１６０、及び開口１６２を形成する。これらの工程は、第１配線２１０及び開口１６２を２箇所に形成する点を除いて、第４の実施形態と同様である。
次いで図２５（ｂ）に示すように、２箇所の開口１６２それぞれの中に、バリアメタル膜２１６を埋め込む。これらの形成方法も、第４の実施形態と同様である。
次いで図２６（ａ）に示すように、拡散防止膜１６０上及びバリアメタル膜２１６上に、トランジスタ２００を構成するゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０を形成する。次いで、半導体層２２０上に、トランジスタ２００を構成するハードマスク膜２３０を形成する。次いで、このハードマスク膜２３０をマスクとして、半導体層２２０、ゲート絶縁膜２１９、及びゲート電極２１８をエッチングする。これにより、トランジスタ２００のゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０が形成される。
次いで図２６（ｂ）に示すように、拡散防止膜１６０上、及びトランジスタ２０１が形成されるバリアメタル膜２１６上に、トランジスタ２０１を構成するゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０を形成する。次いで、半導体層２２０上に、トランジスタ２０１を構成するハードマスク膜２３０を形成する。次いで、このハードマスク膜２３０をマスクとして、半導体層２２０、ゲート絶縁膜２１９、及びゲート電極２１８をエッチングする。これにより、トランジスタ２０１のゲート電極２１８、ゲート絶縁膜２１９、及び半導体層２２０が形成される。
この後の工程は、第４の実施形態と同様である。
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、互いに特性が異なるトランジスタ２００及びトランジスタ２０１を同一層に形成することができる。
（第８の実施形態）
図２７は、第８の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、トランジスタ２００，２０１が、第６の実施形態に係るトランジスタ２００と同様の構成を有している点を除いて、第７の実施形態に係る半導体装置と同様の構成である。
図２８〜図３１は、図２７に示した半導体装置の製造方法を示す断面図である。まず図２８（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、拡散防止膜１６０、保護絶縁膜１６５、及び開口１６２を形成する。これらの工程は、第１配線２１０及び開口１６２を２箇所に形成する点を除いて、第６の実施形態と同様である。
次いで図２８（ｂ）に示すように、２つの開口１６２内に、バリアメタル膜２１６を埋め込む。この工程も、第６の実施形態と同様である。この段階において、２つのバリアメタル膜２１６の上面は、保護絶縁膜１６５の上面と同一面を形成している。
次いで図２９（ａ）に示すように、保護絶縁膜１６５上及びバリアメタル膜２１６上にレジストパターン５０を形成する。レジストパターン５０は、トランジスタ２００が形成されるバリアメタル膜２１６上に、開口を有している。次いで、レジストパターン５０をマスクとしてバリアメタル膜２１６をエッチバックする。これにより、トランジスタ２００が形成されるバリアメタル膜２１６の上面は、保護絶縁膜１６５の上面よりも低くなる。
その後、図２９（ｂ）に示すように、レジストパターン５０を除去する。次いで、トランジスタ２００が形成されるバリアメタル膜２１６上に、トランジスタ２００のゲート電極２１８（２１８ａ）を埋め込む。この工程は、第６の実施形態と同様である。
次いで図３０（ａ）に示すように、保護絶縁膜１６５上、トランジスタ２００のゲート電極２１８（２１８ａ）上、及びトランジスタ２０１のバリアメタル膜２１６上に、レジストパターン５２を形成する。レジストパターン５２は、トランジスタ２０１が形成されるバリアメタル膜２１６上に、開口を有している。次いで、レジストパターン５２をマスクとしてバリアメタル膜２１６をエッチバックする。これにより、トランジスタ２０１が形成されるバリアメタル膜２１６の上面は、保護絶縁膜１６５の上面よりも低くなる。
その後、図３０（ｂ）に示すように、レジストパターン５２を除去する。次いで、トランジスタ２０１が形成されるバリアメタル膜２１６上に、トランジスタ２０１のゲート電極２１８（２１８ｂ）を埋め込む。トランジスタ２００のゲート電極２１８ａと、トランジスタ２０１のゲート電極２１８ｂは、別の材料により形成されていても良い。この工程は、トランジスタ２００のゲート電極２１８（２１８ａ）を形成する工程と同様である。
次いで図３１（ａ）に示すように、拡散防止膜１６０上及びゲート電極２１８（２１８ａ）上に、トランジスタ２００を構成するゲート絶縁膜２１９及び半導体層２２０を形成する。次いで、半導体層２２０上に、トランジスタ２００を構成するハードマスク膜２３０を形成する。次いで、このハードマスク膜２３０をマスクとして、半導体層２２０及びゲート絶縁膜２１９をエッチングする。これにより、トランジスタ２００のゲート絶縁膜２１９及び半導体層２２０が形成される。
次いで図３１（ｂ）に示すように、拡散防止膜１６０上、及びトランジスタ２０１のゲート電極２１８（２１８ｂ）上に、トランジスタ２０１を構成するゲート絶縁膜２１９及び半導体層２２０を形成する。次いで、半導体層２２０上に、トランジスタ２０１を構成するハードマスク膜２３０を形成する。次いで、このハードマスク膜２３０をマスクとして、半導体層２２０及びゲート絶縁膜２１９をエッチングする。これにより、トランジスタ２０１のゲート絶縁膜２１９及び半導体層２２０が形成される。
この後の工程は、第６の実施形態と同様である。
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。また、互いに特性が異なるトランジスタ２００及びトランジスタ２０１を同一層に形成することができる。
なお、トランジスタ２００及びトランジスタ２０１は、第１〜第３、第５の実施形態のいずれかと同様の構造を有していても良い。
（第９の実施形態）
図３２、図３３、及び図３４は、第９の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態によって製造される半導体装置の構成は、第８の実施形態に示した半導体装置の構成と同様である。
まず、図３２（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、ビア１５２、第３配線１５４、第１配線２１０、拡散防止膜１６０、及び２つの開口１６２を形成し、さらに２つの開口１６２のそれぞれにバリアメタル膜２１６を埋め込む。これらの形成方法は、第８の実施形態と同様である。
次いで図３２（ｂ）に示すように、２つのバリアメタル膜２１６を同時にエッチバックする。これにより、２つのバリアメタル膜２１６の上面は、いずれも保護絶縁膜１６５の上面よりも低くなる。
次いで図３３（ａ）に示すように、２つのバリアメタル膜２１６上及び保護絶縁膜１６５上に、ゲート電極２１８（２１８ａ）を形成する。次いで、保護絶縁膜１６５上に位置するゲート電極２１８（２１８ａ）を、ＣＭＰ法を用いて除去する。これにより、２つの開口１６２内には、いずれもゲート電極２１８（２１８ａ）が埋め込まれる。
次いで図３３（ｂ）に示すように、トランジスタ２００となるゲート電極２１８（２１８ａ）を、レジストパターン５４で覆う。ただしレジストパターン５４は、トランジスタ２０１となるバリアメタル膜２１６の上方には形成されていない。次いで、レジストパターン５４をマスクとして、トランジスタ２０１となるバリアメタル膜２１６上のゲート電極２１８（２１８ａ）を、エッチングにより除去する。
次いで図３４（ａ）に示すように、トランジスタ２０１となるバリアメタル膜２１６上、保護絶縁膜１６５上、及びトランジスタ２００のゲート電極２１８（２１８ａ）上に、ゲート電極２１８（２１８ｂ）を形成する。次いで図３４（ｂ）に示すように、保護絶縁膜１６５上、及びトランジスタ２００のゲート電極２１８（２１８ａ）上に位置するゲート電極２１８（２１８ｂ）を、ＣＭＰ法により除去する。
このようにして、トランジスタ２００となる開口１６２には、バリアメタル膜２１６及びゲート電極２１８（２１８ａ）が埋め込まれ、トランジスタ２０１となる開口１６２には、バリアメタル膜２１６及びゲート電極２１８（２１８ｂ）が埋め込まれる。その後の工程は、第８の実施形態と同様である。
本実施形態によっても、第８の実施形態と同様の効果を得ることができる。また第８の実施形態と比較して、レジストパターンの形成回数を少なくすることができるため、半導体装置の製造工程数を少なくすることができる。
（第１０の実施形態）
図３５は、第１０の実施形態に係る半導体装置の構成を示す断面図である。図３６は、図３５に示した半導体装置の平面図である。この半導体装置において、トランジスタ２００を構成する各層の積層構造は、第３の実施形態と同様である。ただし、ゲート電極２１８の平面レイアウトは櫛歯形状である。そして半導体層２２０のうち各ゲート電極２１８に挟まれている部分の上には、ソース配線となる第２配線１８６（１８６ｂ）と、ドレイン配線となる第２配線１８６（１８６ａ）が、交互に延伸している。そして一つの第２配線１８６について、複数の第１ビア１８４が形成されている。これら２つの第２配線１８６の平面レイアウトも、櫛歯形状である。すなわち、本実施形態に係るトランジスタ２００は、櫛歯型のレイアウトを有している。
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また、トランジスタ２００が櫛歯型のレイアウトを有しており、実効的なチャネル幅を広く確保できるため、トランジスタ２００のオン電流を大きくすることができる。
なお、本実施形態において、トランジスタ２００を構成する各層の積層構造は、第１〜第２の実施形態、及び第４〜第６の実施形態のいずれかに示した構造であっても良い。
（第１１の実施形態）
図３７は、第１１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ２００の代わりに容量素子２０２を有している点を除いて、第５の実施形態に係る半導体装置と同様の構成である。
容量素子２０２はＭＩＳ型の容量素子であり、トランジスタ２００におけるソース、チャネル領域、及びドレインそれぞれに接続する第１ビア１８４を、同一の第２配線１８６に接続した構成を有している。このため、容量素子２０２を、トランジスタ２００と同一の方法により形成することができる。
本実施形態によれば、多層配線層中に、ＭＩＳ型の容量素子２０２を形成することができる。そして、第５の実施形態に示したトランジスタ２００と、本実施形態に係る容量素子２０２を、同一層に、同一工程で形成することができる。
なお、本実施形態において、容量素子２０２を構成する各層の積層構造は、第１〜第４の実施形態、及び第６の実施形態のいずれかに示した構造であっても良い。
（第１２の実施形態）
図３８は、第１２の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ２００の代わりにダイオード２０４を有している点を除いて、第５の実施形態に係る半導体装置と同様の構成である。
ダイオード２０４は、第５の実施形態におけるトランジスタ２００のゲート電極２１８と、半導体層２２０のソースに接続する配線１８２とを、ビア１８３を介して互いに短絡した構成を有している。ビア１８３は、ビア１８１と同一工程で形成されている。すなわちビア１８１，１８３及び配線１８２は、デュアルダマシン構造を有している。
本実施形態によれば、多層配線層中に、ダイオード２０４を形成することができる。そして、第５の実施形態に示したトランジスタ２００及び第１１の実施形態に示した容量素子２０２の少なくとも一方と、本実施形態に係るダイオード２０４を、同一層に、同一工程で形成することができる。
なお、本実施形態において、ダイオード２０４を構成する各層の積層構造は、第１〜第４の実施形態、及び第６の実施形態のいずれかに示した構造であっても良い。
（第１３の実施形態）
図３９は、第１３の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０及び多層配線層１００を備えている。
半導体基板１０には、素子分離膜２０及びトランジスタ１２，１４（第１のトランジスタ）が形成されている。さらに、素子分離膜２０上には、受動素子（例えば抵抗素子）１６が形成されている。受動素子１６は、トランジスタ１２のゲート電極と同一工程で形成されている。
多層配線層１００には、第１〜第６の実施形態に示したトランジスタ２００、第１１の実施形態に示した容量素子２０２、及び第１２の実施形態に示したダイオード２０４の少なくとも一つが形成されている。本図に示す例では、第１の実施形態（図１）に示したトランジスタ２００が形成されている。トランジスタ２００の平面形状は、トランジスタ１２，１４の平面形状よりも大きい。なお、図示していないが、この半導体装置は、トランジスタ２００と同一層に、ダイオード２０４を有している。
本図に示す例では、第１配線層１５０は、回路を形成するための配線層であるローカル配線層１０２の最上層に位置しており、第２配線層１７０は、電源配線及び接地配線を引き回すための配線であるグローバル配線層１０４の最下層に位置している。第２配線層１７０の上には、層間絶縁膜１９０を介して配線１９４が形成されている。配線１９４はＡｌ配線であり、ビア１９２を介して第２配線層１７０の配線（例えば第４配線１８８）に接続している。配線１９４は、下面及び上面に、バリアメタル膜が形成されている。このバリアメタル膜は、Ｔｉを主成分とする金属膜、この金属の窒化膜、又はこれら金属膜及び窒化膜の積層膜である。なお、配線１９４と同一層には、電極パッド（後述する電源パッド４００、接地パッド４０２、及び信号用のＩ／Ｏパッド４１０）が形成されている。
なお、ローカル配線層１０２を構成する各配線層は、グローバル配線層１０４を構成する配線層よりも薄い。そしてローカル配線層１０２の各配線も、グローバル配線層１０４の各配線よりも薄い。
トランジスタ１２のドレイン（又はソース）は、ローカル配線層１０２に形成された配線及びビアを介して、第３配線１５４に接続している。トランジスタ１４のドレインは、ローカル配線層１０２に形成された配線及びビアを介して、ゲート電極２１８に接続している。トランジスタ１２，１４は、後述する内部回路３００，３０２を構成している。なお、トランジスタ１４は、平面視においてトランジスタ２００の半導体層２２０と重なっている。
図４０は、図３９に示した半導体装置の回路図である。本実施形態において、半導体装置は電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０を有している。電源パッド４００は半導体装置に電源電圧（Ｖｄｄ）を供給するためのパッドであり、接地パッド４０２は、半導体装置に接地電位を供給するためのパッドである。Ｉ／Ｏパッド４１０は、半導体装置に対する信号の入出力を行うためのパッドである。
半導体装置には、内部回路３００，３０２が形成されている。内部回路３００及び内部回路３０２は、いずれもトランジスタ２００を介して電源パッド４００に接続している。すなわちトランジスタ２００は、電源回路の一部を構成している。本実施形態では、内部回路３００，３０２は互いに異なる電源電圧が供給されるため、互いに異なるトランジスタ２００を介して、互いに異なる電源パッド４００に接続している。
また内部回路３００，３０２は、Ｉ／Ｏパッド４１０に接続しており、Ｉ／Ｏパッド４１０を介して外部との間で信号の入出力を行う。内部回路３００，３０２は、いずれも接地パッド４０２に接続している。そしてダイオード２０４は、Ｉ／Ｏパッド４１０と接地パッド４０２の間に、Ｉ／Ｏパッド４１０から接地パッド４０２に向かう方向が順方向となる向きに接続されている。すなわち、ダイオード２０４は内部回路３００をＥＳＤ等から保護するための保護素子であり、内部回路３００に対して並列に接続されている。
図４１は、図３９及び図４０に示した半導体装置の全体の構成を示す平面図である。本図に示すように、半導体装置は、矩形を有している。そして各辺に沿って、複数の電源パッドが配置されている。これら電源パッドは、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０のいずれかである。
また、平面視で、内部回路３００、トランジスタ２００、及び容量素子２０２が形成されている領域は、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０で囲まれている領域を内側に含んでいる。すなわち、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０は、内部回路３００、トランジスタ２００、及び容量素子２０２と重なっている。
図４２は、図３９の変形例を示す図である。この図において、第１配線層１５０及び第２配線層１７０は、いずれもグローバル配線層１０４に形成されている。そして第４配線１８８及び第２配線１８６は、Ａｌ配線により形成されている。電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０は、第２配線１８６，１８８と同一層に形成されている。
本実施形態によれば、トランジスタ２００を用いて内部回路３００，３０２の電源回路を構成し、またダイオード２０４を内部回路３００，３０２の保護素子として使用している。このため、内部回路３００，３０２と、これらの電源回路及び保護素子を、平面視で重ねることができる。従って、半導体装置をさらに小型化することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 半導体基板
１２ トランジスタ
１４ トランジスタ
１６ 受動素子
２０ 素子分離膜
５０ レジストパターン
５２ レジストパターン
５４ レジストパターン
１００ 多層配線層
１０２ ローカル配線層
１０４ グローバル配線層
１４０ 拡散防止膜
１５０ 第１配線層
１５２ ビア
１５４ 第３配線
１６０ 拡散防止膜
１６２ 開口
１６５ 保護絶縁膜
１７０ 第２配線層
１７４ 絶縁膜
１８１ ビア
１８２ 配線
１８３ ビア
１８４ 第１ビア
１８５ バリアメタル膜
１８６ 第２配線
１８７ バリアメタル膜
１８８ 第４配線
１８９ ビア
１９０ 層間絶縁膜
１９２ ビア
１９４ 配線
２００ トランジスタ
２０１ トランジスタ
２０２ 容量素子
２０４ ダイオード
２１０ 第１配線
２１６ バリアメタル膜
２１８ ゲート電極
２１９ ゲート絶縁膜
２２０ 半導体層
２３０ ハードマスク膜
２３２ レジストパターン
２４０ ハードマスク膜
２４２ レジストパターン
３００ 内部回路
３０２ 内部回路
４００ 電源パッド
４０２ 接地パッド
４１０ Ｉ／Ｏパッド

Claims (36)

  1. 第１配線を有する第１配線層と、
    前記第１配線層より上に形成され、第２配線を有する第２配線層と、
    厚さ方向において前記第１配線と前記第２配線の間に位置し、前記第１配線とは異なる材料で形成され、前記第１配線に接続するゲート電極と、
    前記ゲート電極上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置する半導体層と、
    前記第２配線層に埋め込まれ、前記半導体層と前記第２配線とを接続する第１ビアと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    ２つの前記第２配線を備え、
    前記２つの第２配線は、互いに異なる前記第１ビアを介して、前記半導体層に接続しており、
    前記２つの第１ビアは、平面視で前記ゲート電極の中心を介して互いに逆側に配置されている半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視で、前記半導体層は前記ゲート電極よりも広く、
    前記２つの第１ビアの中心は、前記ゲート電極と重なっていない半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記第１配線層に形成された第３配線と、
    前記第２配線層に形成された第４配線と、
    前記第２配線層に埋め込まれ、前記第３配線及び前記第４配線を接続する第２ビアと、
    を備える半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第３配線は、前記第１配線と同一構造を有しており、
    前記第４配線は、前記第２配線と同一構造を有しており、
    前記第２ビアは、前記第１ビアと同一構造を有している半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記第１配線層上に形成された拡散防止膜と、
    前記拡散防止膜に形成され、前記第１配線上に位置する開口と、
    前記開口内に位置し、前記ゲート電極と前記第１配線とを接続するバリアメタル膜と、
    を備える半導体装置。
  7. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記第１配線層と前記第２配線層の間に形成された拡散防止膜と、
    前記拡散防止膜に形成され、前記第１配線上に位置する開口と、
    を備え、
    前記ゲート電極は、少なくとも前記開口内に形成されている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記ゲート電極は、前記開口内、及び前記開口の周囲に位置する前記拡散防止膜上に形成されている半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記ゲート電極は、前記開口内にのみ位置している半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記ゲート電極の上面は、前記拡散防止膜の上面と同一面を形成している半導体装置。
  11. 請求項７〜１０のいずれか一項に記載の半導体装置において、
    前記開口内に位置し、前記ゲート電極と前記第１配線とを接続するバリアメタル膜を備える半導体装置。
  12. 請求項６〜１１のいずれか一項に記載の半導体装置において、
    前記拡散防止膜の上に位置する保護絶縁膜を備え、
    前記開口は、前記保護絶縁膜及び前記拡散防止膜に形成されている半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記保護絶縁膜は、酸化シリコンよりも誘電率が低い材料、またはこの材料の多孔質膜により形成されている半導体装置。
  14. 請求項１〜１３のいずれか一項に記載の半導体装置において、
    前記第１配線層及び前記第２配線層は、基板上に形成されており、
    前記基板に形成された第１トランジスタを備える半導体装置。
  15. 請求項１４に記載の半導体装置において、
    平面視において、前記第１トランジスタは、前記半導体層と重なっている半導体装置。
  16. 請求項２に記載の半導体装置において、
    前記ゲート電極、前記ゲート絶縁膜、及び前記半導体層は第２トランジスタを形成している半導体装置。
  17. 請求項１６に記載の半導体装置において、
    少なくとも２つの前記第２トランジスタを備え、
    前記少なくとも２つの第２トランジスタは、前記ゲート電極、前記ゲート絶縁膜、及び前記半導体層の材料の組み合わせが互いに異なる半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記少なくとも２つの第２トランジスタは、チャネルの導電型が互いに同一であり、閾値電圧が互いに異なる半導体装置。
  19. 請求項１６〜１８のいずれか一項に記載の半導体装置において、
    内部回路と、
    前記多層配線層の最上層の配線層に形成され、前記内部回路に電源電圧を供給する電源パッドと、
    を備え、
    前記内部回路は、前記第２トランジスタを介して前記電源パッドに接続している半導体装置。
  20. 請求項１〜１５のいずれか一項に記載の半導体装置において、
    前記半導体層は、ソース及びドレインを有しており、
    前記ソースは、前記ゲート電極に短絡しており、
    前記ソース、前記ドレイン、前記ゲート絶縁膜、及び前記ゲート電極は、ダイオードを形成している半導体装置。
  21. 請求項２０に記載の半導体装置において、
    内部回路と、
    前記多層配線層の最上層の配線層に形成され、前記内部回路に信号を供給するＩ／Ｏパッドと、
    前記最上層の配線層に形成され、前記内部回路に接地電位を供給する接地パッドと、
    を備え、
    前記ダイオードは、前記Ｉ／Ｏパッドと前記接地パッドの間に、前記Ｉ／Ｏパッドから前記接地パッドに向かう方向が順方向となる向きに接続されている半導体装置。
  22. 請求項１〜１５のいずれか一項に記載の半導体装置において、
    前記ゲート電極、前記ゲート絶縁膜、及び前記半導体層は容量素子を形成している半導体装置。
  23. 請求項１〜２２のいずれか一項に記載の半導体装置において、
    前記第１配線はＣｕ配線であり、
    前記ゲート電極は、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ膜、ＣｏもしくはＷを含む化合物、これらのいずれか一つにＣ及びＯの少なくとも一つを導入した膜、またはこれらの膜を複数種類積層した積層膜を有している半導体装置。
  24. 請求項１〜２３のいずれか一項に記載の半導体装置において、
    前記ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜、またはＨｆ、Ｚｒ、Ａｌ、Ｔｉ、並びにＴａの少なくとも一つの酸化膜を有している半導体装置。
  25. 請求項１〜２４のいずれか一項に記載の半導体装置において、
    前記半導体層は、酸化物半導体層である半導体装置。
  26. 請求項２５に記載の半導体装置において、
    前記酸化物半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ、ＮｉＯ２、ＳｎＯ、またはＣｕＯである半導体装置。
  27. 請求項１〜２６のいずれか一項に記載の半導体装置において、
    前記半導体層上に形成され、平面形状が前記半導体層と同一であるハードマスク膜を備える半導体装置。
  28. 請求項２７に記載の半導体装置において、
    前記ハードマスク膜は、前記拡散防止膜と同一材料であり、かつ前記拡散防止膜と同一の厚さの層を有している半導体装置。
  29. 半導体基板上に、第１配線を有する第１配線層を形成する工程と、
    前記第１配線層上に、第１ゲート電極、前記第１ゲート電極上に位置する第１ゲート絶縁膜、及び前記第１ゲート絶縁膜上に位置する第１半導体層を形成する工程と、
    前記第１配線層上及び前記第１半導体層上に、第２配線を有する第２配線層を形成する工程と、
    を備え、
    前記第１ゲート電極は前記第１配線に接続し、前記第２配線は前記第１半導体層に接続する半導体装置の製造方法。
  30. 請求項２９に記載の半導体装置の製造方法において、
    前記第１配線層を形成する工程と、前記第１ゲート電極、前記第１ゲート絶縁膜、及び前記第１半導体層を形成する工程の間に、
    前記第１配線層上に拡散防止膜を形成する工程と、
    前記拡散防止膜に、前記第１配線上に位置する第１開口を形成する工程と、
    を備え、
    前記第１ゲート電極を形成する工程において、前記第１ゲート電極を、平面視で前記第１開口と重ねることにより、前記第１ゲート電極と前記第１配線とを接続する半導体装置の製造方法。
  31. 請求項３０に記載の半導体装置の製造方法において、
    前記第１開口を形成する工程と、前記第１ゲート電極を形成する工程の間に、前記第１開口内にバリアメタル膜を形成する工程を有する半導体装置の製造方法。
  32. 請求項３１に記載の半導体装置の製造方法において、
    前記第１開口内に前記バリアメタル膜を埋め込む工程は、
    前記第１開口内及び前記拡散防止膜上にバリアメタル膜を形成する工程と、
    前記拡散防止膜上に位置するバリアメタル膜を、ＣＭＰ法を用いて除去する工程と、
    を有する半導体装置の製造方法。
  33. 請求項３２に記載の半導体装置の製造方法において、
    前記第１開口内に前記バリアメタル膜を埋め込む工程の後に、
    前記第１開口内の前記バリアメタル膜をエッチバックすることにより、前記バリアメタル膜の上面を前記第１開口の上端よりも下に位置させる工程と、
    前記第１開口内に前記第１ゲート電極を埋め込む工程と、
    を有する半導体装置の製造方法。
  34. 請求項３３に記載の半導体装置の製造方法において、
    前記第１配線層を形成する工程において、複数の前記第１配線を形成し、
    前記第１開口を形成する工程において、第１の前記第１配線上に前記第１開口を形成するとともに、前記拡散防止膜に、第２の前記第２配線上に位置する第２開口を形成し、
    前記第１開口内に前記バリアメタル膜を埋め込む工程において、前記第２開口内にも前記バリアメタル膜を埋め込み、
    前記第１開口内に前記第１ゲート電極を埋め込む工程の後に、
    前記第２開口内の前記バリアメタル膜をエッチバックすることにより、前記第２開口内の前記バリアメタル膜の上面を前記第２開口の上端よりも下に位置させる工程と、
    前記第２開口内に第２ゲート電極を埋め込む工程と、
    前記第２ゲート電極上に、第２ゲート絶縁膜及び第２半導体層を形成する工程と、
    を備える半導体装置の製造方法。
  35. 請求項３３に記載の半導体装置の製造方法において、
    前記第１配線層を形成する工程において、複数の前記第１配線を形成し、
    前記第１開口を形成する工程において、第１の前記第１配線上に前記第１開口を形成するとともに、前記拡散防止膜に、第２の前記第２配線上に位置する第２開口を形成し、
    前記第１開口内に前記バリアメタル膜を埋め込む工程において、前記第２開口内にも前記バリアメタル膜を埋め込み、
    前記バリアメタル膜の上面を前記第１開口の上端よりも下に位置させる工程において、前記第２開口内の前記バリアメタル膜もエッチバックすることにより、前記第２開口内の前記バリアメタル膜の上面も前記第２開口の上端よりも下に位置させ、
    前記第１開口内に前記第１ゲート電極を埋め込む工程において、前記第２開口内にも前記第１ゲート電極と同一の材料が埋め込まれ、
    前記第１開口内に前記第１ゲート電極を埋め込む工程の後に、
    前記第２開口内の前記第１ゲート電極と同一の材料を除去する工程と、
    前記第２開口内に、第２ゲート電極を埋め込む工程と、
    前記第２ゲート電極上に、第２ゲート絶縁膜及び第２半導体層を形成する工程と、
    を備える半導体装置の製造方法。
  36. 請求項３０〜３５のいずれか一項に記載の半導体装置の製造方法において、
    前記拡散防止膜を形成する工程と、前記開口を形成する工程の間に、
    前記拡散防止膜上に、保護絶縁膜を形成する工程を備え、
    前記開口を形成する工程において、前記拡散防止膜及び前記保護絶縁膜に前記開口を形成する半導体装置の製造方法。
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