[go: up one dir, main page]

JP2013033970A - トレンチポリシリコンダイオード - Google Patents

トレンチポリシリコンダイオード Download PDF

Info

Publication number
JP2013033970A
JP2013033970A JP2012194777A JP2012194777A JP2013033970A JP 2013033970 A JP2013033970 A JP 2013033970A JP 2012194777 A JP2012194777 A JP 2012194777A JP 2012194777 A JP2012194777 A JP 2012194777A JP 2013033970 A JP2013033970 A JP 2013033970A
Authority
JP
Japan
Prior art keywords
trench
diode
polysilicon
type
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012194777A
Other languages
English (en)
Other versions
JP5721674B2 (ja
Inventor
Qufei Chen
チェン、チュフェイ
Robert Xu
シュー、ロバート
Kyle Terrill
テリル、カイル
Deva N Pattanayak
パタナヤク、ディバ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Vishay Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vishay Siliconix Inc filed Critical Vishay Siliconix Inc
Publication of JP2013033970A publication Critical patent/JP2013033970A/ja
Application granted granted Critical
Publication of JP5721674B2 publication Critical patent/JP5721674B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/20—Breakdown diodes, e.g. avalanche diodes
    • H10D8/25—Zener diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H10D8/022—Manufacture or treatment of breakdown diodes of Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】シリコン内にダイオード構造を位置させた半導体製造方法を提供する。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を、Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。
【選択図】図４

Description

金属酸化物半導体（ＭＯＳ）集積回路（ＩＣ）およびディスクリートパワーＭＯＳトランジスタは、ＭＯＳトランジスタのゲートを介して入力信号を受ける。ゲート端子に高電圧入力信号が印加されると、ゲート酸化物層は、高電圧に耐えることができずブレークダウンする可能性がある。半導体装置が人間や機械によって運ばれる際に、通常の入力電圧より高い電圧が生じて、装置に破損をもたらす可能性がある。
とはいえ、異常に高い電圧の原因は多い。例えば、表面の摩擦によって、あるいは、ＩＣもしくはディスクリートＭＯＳトランジスタがプラスチック包装から出される場合に電荷が生成する可能性がある。静電気は、数百ボルトから数千ボルトに及ぶ可能性がある。そのような高電圧が、ＩＣのピンまたはディスクリートパッケージに印加されると、パッケージ内でトランジスタのゲート酸化物層の電圧ブレークダウンが生じ、トランジスタが動作しなくなることをもたらす場合がある。その結果、ＩＣ全体またはディスクリートＭＯＳトランジスタが動作しなくなることもあり得る。
ＭＯＳトランジスタに対するそのようなダメージを防ぐために、ＩＣのピンまたはディスクリートＭＯＳトランジスタパッケージに保護回路が接続されている。そのような保護回路は、通常、各入力／出力（Ｉ／Ｏ）パッドと集積回路との間に接続されている。保護回路は、高電圧がＩ／Ｏパッドに印加された時に作動するように設計されている。従って、これらの保護回路は、電気路を、例えば、接地にもたらして、高いスパイク電圧によって引き起こされる高いスパイク電流を安全に放電し、ＭＯＳトランジスタをゲート酸化膜のダメージから保護する。
表面に形成されたポリシリコンツェナーダイオードは、パワートレンチＭＯＳトランジスタにおいてＥＳＤ（静電放電）保護のために好ましい。しかし、半導体ＩＣおよび装置の特徴寸法が低減されるにつれ、リソグラフィモジュールが小さな特徴をプリントし、それによって、より高いセル密度を達成するために平坦面を有することが重要である。従来の表面に形成されたポリシリコンツェナーダイオードは、表面トポロジーを増加させ、それは、リソグラフィにおける小さな特徴をプリントする能力を制限する。
本発明の実施形態は、トレンチポリシリコンダイオードを製造する方法を含む。この方法は、Ｎ＋（Ｐ＋）型基板上のＮ−チャネル（Ｐ−チャネル）トレンチＭＯＳＦＥＴのドレイン−ソース間ブレークダウン電圧要件によって決まるＮ−（Ｐ−）型エピタキシャル層を形成すること、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること、トレンチの内側を覆う厚い酸化物絶縁層を成長させること、を含む。この方法は、さらに、トレンチをポリシリコンで充填すること、ポリシリコンをエッチバックしてトレンチの上面を形成すること、トレンチポリシリコン領域内にダイオードを形成することであって、前記ダイオードの一部が前記トレンチの上面より低い、を含む。
本発明の実施形態は、さらに、静電放電保護を備えたトレンチＭＯＳＦＥＴを含む。トレンチＭＯＳＦＥＴは、Ｎ＋（Ｐ＋）型基板上のＮ−チャンネル（Ｐ−チャンネル）トレンチＭＯＳＦＥＴのドレイン−ソース間ブレークダウン電圧要件によって決まるＮ−（Ｐ−）型エピタキシャル領域を含む。トレンチは、Ｎ−（Ｐ−）型エピタキシャル領域に形成され、ここで、トレンチは上面を含む。トレンチ上にゲート酸化物層を成長させ、ゲートポリシリコンが堆積され、そして、エッチバックされて、トレンチＭＯＳＦＥＴのゲートが形成される。トレンチＭＯＳＦＥＴは、さらに、Ｎ−（Ｐ−）型エピタキシャル領域内に形成されたＰ（Ｎ）型ボディ、および、Ｐ（Ｎ）型ボディに形成されたＮ＋（Ｐ＋）型ソースを含む。
本発明のトレンチポリシリコンダイオードは、シリコン内にポリシリコンツェナーダイオード構造を位置させることにより、シリコン表面のトポロジーを著しく低下させる。従来のポリシリコンツェナーダイオード構造は、シリコンの表面に位置されており、シリコンのトポロジーを増加させて、リソグラフィの特徴寸法を制限するとともに、セル密度を低下させる。本発明の１つの実施形態では、ストライプトレンチソースブロックを変更することで、ポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を指定することができる。本発明の１つの実施形態において、より多くのトレンチポリシリコンツェナーダイオードセルを並列に接続することで、異なるＥＳＤ定格を指定することができる。本発明の１つの実施形態においては、トレンチポリシリコンダイオードは、保護機能、クランピング機能および温度検出機能に使用することもできる。
本発明の実施形態は、トレンチポリシリコンダイオードを製造する方法を含む。方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成することを含む。この方法は、さらに、トレンチ内に絶縁層を形成することと、トレンチをポリシリコンで充填してトレンチの上面を形成することを含む。この方法は、さらに、トレンチにＰ＋（Ｎ＋）型ドープドポリシリコン領域およびＮ＋（Ｐ＋）型ドープドポリシリコン領域を形成することと、トレンチ内にダイオードを形成することであって、前記ダイオードの一部が前記トレンチの前記上面より低い、を含む。
本発明による種々の実施形態について以下に詳細に説明し、それらの例を添付図面において説明する。本発明は、これらの実施形態と共に説明されるが、それらは、本発明をこれらの実施形態に限定することを意図しないことが理解される。一方、本発明は、代替、変更および均等物を包含するように意図され、これらは、添付の特許請求の範囲によって定義される本発明の趣旨および範囲内に包含されるであろう。さらに、本発明の以下の詳細な説明では、多くの具体的な詳細を本発明について完全な理解をもたらすために説明する。しかし、本発明は、これらの具体的な詳細事項なしで実施されてもよいことは明らかである。他の例では、周知の方法、手順、構成要素および回路は、本発明の態様を不必要に不明瞭にすることを避けるため、詳細に示されていない。
本発明の実施形態は、トレンチポリシリコンダイオードの方法および構造を含む。本発明のトレンチポリシリコンダイオードは、シリコン内にトレンチポリシリコンダイオード構造を配置することにより、シリコン表面のトポロジーを著しく低下させる。従来のポリシリコンダイオード構造は、シリコンの表面に配置され、シリコンのトポロジーを増加させて、セル密度を低下させる。本発明の１つの実施形態では、ダイオードインプランテーションを変更することで、トレンチポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を設定することができる。本発明の１つの実施形態では、一連の連続するダイオード部材の和を変更することで、トレンチポリシリコンツェナーダイオード構造の異なるブレークダウン電圧を設定することができる。本発明の１つの実施形態では、トレンチポリシリコンツェナーダイオードは、ＥＳＤ保護のために形成される。本発明の１つの実施形態では、ＥＳＤ定格を設定するために、より多くのトレンチポリシリコンツェナーダイオードセルを並列に接続することができる。本発明の１つの実施形態では、トレンチポリシリコンダイオードは、温度検出機能として使用することができる。本発明の１つの実施形態では、トレンチポリシリコンツェナーダイオードは、ソース−ドレイン過電圧保護機能およびクランピング機能に使用することができる。
図１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ、１Ｈ、１Ｉ、１Ｊ、１Ｋおよび１Ｌは、本発明の実施形態による縦型トレンチポリシリコンダイオードを製造する例示的な方法で行われる種々のステップの説明図である。
図１Ａにおいて、従来のＮ＋（Ｐ＋）型ドープド基板１０１上に、Ｎ−（Ｐ−）型ドープドエピタキシャル領域１０２が形成されている。Ｎ−（Ｐ−）型エピタキシャル領域１０２上に酸化物パッド１０３が形成されている。本発明の１つの実施形態では、酸化物パッドは、厚みがおよそ３００Åである。本発明の１つの実施形態では、酸化物パッドは、ＳｉＯ２を含む。酸化物パッド１０３上に窒化ケイ素層１０４が形成されている。本発明の１つの実施形態では、窒化ケイ素層１０４は、厚みがおよそ２０００Åである。
フォトレジスト層１０５を使用して、トレンチ１２０の位置を覆い隠す。図１Ａは、トレンチ形成後の半導体装置の説明図である。本発明の１つの実施形態では、トレンチ１２０は、静電放電（ＥＳＤ）トレンチである。本発明の他の実施形態では、トレンチ１２０は、クランピング機能や温度検出機能に使用されるトレンチダイオードの一部である。
図１Ｂでは、（図１Ａの）フォトレジスト層１０５を取り除き、トレンチ１２０の内部に絶縁層１２２を形成する。本発明の１つの実施形態では、絶縁層は、ＬＯＣＯＳ（シリコンの局所的酸化）酸化物を含む。本発明の１つの実施形態では、絶縁層は、厚みが３０００Åである。本発明の１つの実施形態では、絶縁層１２２の厚みは、ツェナーダイオードと保護されるデバイスとの間の良好な絶縁のために、保護されるデバイスの所望のドレイン−ソース間ブレークダウン定格によって決まる。例えば、より厚い絶縁層１２２は、より薄い絶縁層１２２より高い絶縁定格をもたらす。本発明の１つの実施形態では、３０００Åの絶縁層１２２は、４０ボルトより大きいブレークダウン電圧（ＢＶ）を備える。本発明の１つの実施形態では、絶縁層１２２は、窒化ケイ素層１０４の上面には形成されない。
図１Ｃにおいて、ポリシリコン層１４０を堆積してトレンチ１２０を充填する。本発明の１つの実施形態では、ポリシリコン層１４０は、厚みが１．５ミクロンであり、その厚みは、トレンチ幅によって変更することができる。ポリシリコン層１４０は、絶縁層１２２を覆って堆積されている。本発明の１つの実施形態では、ポリシリコン層は、窒化ケイ素層１０４の表面を覆って堆積されている。本発明の実施形態では、窒化ケイ素層１０４は、エッチストップとしての機能を果たす。図１Ｃは、ポリシリコン層１４０のエッチバック後の説明図である。残ったポリシリコン１４０は、トレンチ１２０を充填している。本発明の１つの実施形態では、トレンチは、トレンチの上面が、Ｎ−（Ｐ−）型エピタキシャル領域の最上層と同じ高さであるように充填されている。
図１Ｄでは、窒化ケイ素層１０４および酸化物パッド層１０３を取り除く。本発明の１つの実施形態では、バッファ酸化物エッチまたはＨＦエッチを使用して、酸化物パッド層１０３を取り除く。
図１Ｅにおいて、ダイオード（ＥＳＤ）トレンチ１２０に隣接して、１つあるいは複数のＭＯＳＦＥＴトランジスタトレンチ１５５を形成する。ＭＯＳＦＥＴトランジスタトレンチ１５５に関する位置をトレンチマスク（フォトレジスト)１５０が覆い隠す。本発明の１つの実施形態では、従来の製造プロセスを使用して、ＭＯＳＦＥＴトレンチ１５５を形成する。
図１Ｆにおいて、フォトレジスト１５５を取り除き、ゲート酸化物層１６０を形成し、ＭＯＳＦＥＴトレンチ１５５の内側を覆う。ダイオード（ＥＳＤ）トレンチ１２０を充填するポリシリコン１４０の上面にもゲート酸化物層１６０を形成する。ゲート酸化物層１６０を覆ってゲートポリシリコン層１６１を堆積する。本発明の１つの実施形態では、ゲートポリシリコン１６１は、厚みがおよそ１ミクロンである。本発明の１つの実施形態では、このステップでゲートドーピングを行なうことができる。
図１Ｇでは、ゲートポリシリコン１６１をエッチバックし、ゲートポリシリコン１６１の残りの部分が、ＭＯＳＦＥＴトレンチ１５５を充填する。
図１Ｈでは、マスク１７０を使用して、ＥＳＤインプラント１７１からＭＯＳＦＥＴトレンチ１５５を保護し、Ｐ＋（Ｎ＋）型トレンチポリシリコンダイオードを形成する。ＥＳＤインプラントを変更して、本発明のトレンチポリシリコンダイオードの特性を調整することができる。例えば、ダイオードの異なるブレークダウン電圧のために異なるインプラントドーズを使用することができる。
図１Ｉでは、ボディインプラントを行って、Ｐ（Ｎ）型ボディ領域１７５を形成する。本発明の１つの実施形態では、ボディブロックマスクを使用して、ボディインプラント領域を形成する。本発明の１つの実施形態では、ボディインプラントは、インプランテーション後に打ち込まれる。
図１Ｊでは、ソースブロックマスクを使用して、ソースインプラント領域を形成し、Ｎ＋（Ｐ＋）型シリコン領域１８０を形成する。同時に、ソースインプラントを使用して、トレンチポリシリコンダイオードのＮ＋（Ｐ＋）型ポリシリコン領域を形成する。図１Ｇのブロックされていないポリシリコン領域１４０は、ここで、Ｎ＋（Ｐ＋）型ドープド領域である。
図１Ｋおよび１Ｌでは、トレンチトランジスタ１５５を従来のようにして完成する。図１Ｋでは、ＬＴＯ（low temperature oxide）＋ＢＰＳＧ（boron phosphorous silicate glass）層１８１を形成し、ソース電極およびゲート電極をパターン形成する。本発明の１つの実施形態では、コンタクトマスクをコンタクトインプラント中に使用して、コンタクトを形成する。コンタクト形成後に、本発明の１つの実施形態では、クランピング機能を望む場合、クランピングインプラントを行なうことができる。
図１Ｌでは、メタライゼーション１９９を行って、ＭＯＳＦＥＴトランジスタのソース／ドレイン側１８９およびＥＳＤ側１９０を完成する。
図２Ａは、本発明の実施形態による単一ストライプ縦型トレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。１つのツェナーダイオード電極は、金属領域２００、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３、ゲートコンタクト２０４を含む。接地側２０６は、また、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３、および接地コンタクト２１４を含む。Ｐ＋（Ｎ＋）型ポリシリコン領域２０１は、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３間にある。
ＮＰＮ（ＰＮＰ）（例えば、Ｎ＋（Ｐ＋）２０３、Ｐ＋（Ｎ＋）２０１、Ｎ＋（Ｐ＋）２０３）領域は、本発明のトレンチポリシリコンツェナーダイオードを形成する。トレンチポリシリコンの１つの実施形態では、本発明のツェナーダイオードは、ＥＳＤ保護に使用される。本発明の１つの実施形態において、異なるＥＳＤ保護定格を達成するために、複数のポリシリコントレンチツェナーダイオードを接続（例えば、並列に）することができる。
本発明の他の実施形態では、本発明のトレンチポリシリコンツェナーダイオードを、クランピング機能に使用する。本発明の他の実施形態では、本発明のトレンチポリシリコンダイオードを、温度検出のために使用することができる。図２Ａのトレンチポリシリコンツェナーダイオードの断面は、Ａ２１０〜Ａ’２１６の線に沿ってツェナーダイオードを二分して断面視することができる（図２Ｂで説明するように）。
図２Ｂは、（図２Ａの）Ａ２１０〜Ａ’２１６における図２Ａの縦型トレンチポリシリコンダイオードの第１の断面である。ＮＰＮ（ＰＮＰ）形成は、図２Ｂのトレンチポリシリコンツェナーダイオード２８０に相当する。
図２Ｃは、（図２Ａの）Ｂ２１１〜Ｂ’２１７における図２Ａの縦型トレンチポリシリコンダイオードの第２の断面である。
図３Ａは、本発明の実施形態によるダブルストライプ縦型トレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。ゲート側３００は、Ｎ＋（Ｐ＋）型ポリシリコン領域３０３およびゲートコンタクト３０４を含む。接地側３０６は、Ｎ＋（Ｐ＋）型ポリシリコン領域３０３および接地コンタクト３１４を含む。２つのＰ＋（Ｎ＋）型ポリシリコン領域３０１は、Ｎ＋（Ｐ＋）型ポリシリコン領域２０３間にある。２つのＰ＋（Ｎ＋）型ポリシリコン領域３０１間に、他のＮ＋（Ｐ＋）型ポリシリコン領域３０３がある。ＮＰＮＰＮ（ＰＮＰＮＰ）領域は、本発明の複数のトレンチポリシリコンダイオードを形成する。本発明の１つの実施形態において、複数のトレンチポリシリコンダイオードを接続し、ＥＳＤ保護に使用する。図３Ａのトレンチポリシリコンツェナーダイオードの断面は、Ｃ３１０〜Ｃ３１６（図３Ｂで説明するように）の線に沿ってツェナーダイオードを二分して断面視することができる。
図３Ｂは、Ｃ３１０〜Ｃ’３１６（図３Ａの）における図３Ａの縦型トレンチポリシリコンツェナーダイオードの断面である。ＮＰＮＰＮ（ＰＮＰＮＰ）形成は、共に接続された図３Ｂの複数のトレンチポリシリコンツェナーダイオード３８０に相当する。
図３Ｃは、本発明の実施形態による縦型トレンチポリシリコンツェナーダイオード３８１を含む単一ステージＥＳＤ保護回路３８０の概略図である。
図３Ｄは、本発明の実施形態による第１の縦型トレンチポリシリコンツェナーダイオード３９１、トレンチポリシリコン抵抗、および第２の縦型トレンチポリシリコンツェナーダイオード３９２を含むデュアルステージＥＳＤ保護回路３９０の概略図である。
図４は、本発明の実施形態による縦型トレンチポリシリコンダイオードを製造する例示的方法のフローチャートである。本発明の１つの実施形態では、プロセス４００の結果得られるトレンチポリシリコンツェナーダイオードをＥＳＤ保護に使用する。本発明の他の実施形態では、プロセス４００の結果得られるトレンチポリシリコンダイオードは、過電圧保護および／またはクランピング機能に使用される。温度検出のために使用することができるトレンチポリシリコンダイオードの製造のために方法４００を使用することができることはもちろんである。
ステップ４０２では、プロセス４００は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成することを含む。
ステップ４０４では、プロセス４００は、Ｎ−（Ｐ−）型エピタキシャル領域内にトレンチを形成し、その上にＬＯＣＯＳ酸化物を成長させることを含む。本発明の１つの実施形態では、ステップ４０４で形成されたトレンチは、ＥＳＤトレンチである。本発明の１つの実施形態では、完成されたダイオード用の所望のブレークダウン電圧を支持するために、ＬＯＣＯＳ酸化物の厚みを変更することができる。
ステップ４０６では、プロセス４００は、ポリシリコンを堆積し、そして、ポリシリコンをエッチバックすることを含み、残りのポリシリコンは、ステップ４０４で形成されたトレンチの上面を充填する。
ステップ４０８では、プロセス４００は、Ｐ＋（Ｎ＋）型ＥＳＤインプラントをドーピングすることにより、ステップ４０６で形成されたトレンチポリシリコン内にＰ＋（Ｎ＋）型ポリシリコン領域を形成することを含む。本発明の１つの実施形態では、完成したダイオードのための所望のブレークダウン電圧およびＥＳＤ定格を達成するために、Ｐ＋（Ｎ＋）型ＥＳＤインプラントドーズを変更することができる。
ステップ４１０では、プロセス４００は、Ｎ＋（Ｐ＋）型ソースインプラントをドーピングすることにより、ステップ４０６で形成されたトレンチポリシリコン内にＮ＋（Ｐ＋）型ポリシリコン領域を形成することを含む。
ステップ４１２では、プロセス４００は、ボディ領域にダイオードを形成することを含み、ここにおいて、ダイオードの一部はトレンチの上面より低い。本発明の１つの実施形態では、一連のインプラントを行なうことによって、ダイオードを形成する。第１のＥＳＤインプラントを行って、トレンチ内に堆積されたポリシリコンをドーピングし（Ｐ＋（Ｎ＋）型ポリシリコン領域を形成する）、第２のソースインプラントを行って、トレンチ内に堆積されたポリシリコンをドーピングする（（Ｎ＋（Ｐ＋）型ポリシリコン領域を形成する）。
図５Ａは、本発明の実施形態による温度検出ための概略上面レイアウト図５００ａである。温度センサ５００ａは、縦型トレンチポリシリコンダイオード５１０および５２０を含む。トレンチポリシリコンダイオード５１０および５２０は、アンチパラレルに電気的に接続され、ピン１の５０２およびピン２の５０４に電気的に接続されている。
トレンチダイオード５１０は、Ｎ＋型ポリシリコン領域５１２と、Ｐ＋型ポリシリコン領域５１１の領域とを含む。ダイオード５１０は、コンタクト５１３を介してピン１（５０２）に電気的に接続され、コンタクト５１４を介してピン２（５０４）に電気的に接続されている。
トレンチダイオード５２０は、Ｎ＋型ポリシリコン領域５２１の領域およびＰ＋型ポリシリコン領域５２２の領域を含む。ダイオード５２０は、コンタクト５２３を介してピン１（５０２）に電気的に接続され、コンタクト５２４を介してピン２（５０４）に電気的に接続されている。
ピン１（５０２）とピン２（５０４）との間の電圧を測定することにより温度を決定することができる。ルックアップテーブルを使用して、複数の電圧に対応する温度を決定することができる。
図５Ｂは、図５Ａの例示的回路５００ｂの説明図である。トレンチポリシリコンダイオード５１０および５２０は、ピン１（５０２）およびピン２（５０４）に電気的に接続されている。ピン１（５０２）とピン２（５０４）との間で電圧を測定することができ、例えば、ルックアップテーブルによって対応する温度を決定することができる。本発明の実施形態によって、所定の電圧用の対応する温度を検索する多くの方法を使用することができることはもちろんである。
本発明の実施形態では、縦型トレンチポリシリコンダイオードを説明した。本発明は、特有の実施形態で説明されるとともに、そのような実施形態によって限定されるように解釈されるべきではなく、以下の特許請求の範囲によって解釈されることは当然である。
[付記]
概念１：
縦型トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること；
前記エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成すること；
前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること；
Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を形成すること；
Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成すること；
前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念２：
前記絶縁層は酸化物を含む、概念１に記載の方法。
概念３：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念１〜２のいずれか１項に記載の方法。
概念４：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念１〜２のいずれか１項に記載の方法。
概念５：
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前である、概念１〜４のいずれか１項に記載の方法。
概念６：
前記ダイオードは、ツェナーダイオードある、概念１〜５のいずれか１項に記載の方法。
概念７：
前記ツェナーダイオードは、静電放電保護に使用される、概念６に記載の方法。
概念８：
前記ツェナーダイオードは、クランピング機能に使用される、概念６に記載の方法。
概念９：
前記ダイオードは、トレンチダイオードであり温度検出に使用される、概念１〜５のいずれか１項に記載の方法。
概念１０：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念１〜９のいずれか１項に記載の方法。
概念１１：
静電放電保護を備えたトレンチポリシリコンダイオードであって、
Ｎ＋（Ｐ＋）型基板と；
前記基板上のＮ−（Ｐ−）型エピタキシャル領域と；
前記Ｎ−（Ｐ−）型エピタキシャル領域内に形成され、上面を備えたトレンチと；
前記トレンチの内側を覆う絶縁層と；
前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと；
Ｐ＋（Ｎ＋）型ＥＳＤインプラントによって形成された前記トレンチ内のＰ＋（Ｎ＋）型ドーピングポリシリコンと；
Ｎ＋（Ｐ＋）型ソースインプラントによって形成された前記トレンチ内のＮ＋（Ｐ＋）型ドーピングポリシリコンと；
ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
を含む、トレンチポリシリコンダイオード。
概念１２：
前記絶縁層は酸化物を含む、概念１１に記載のトレンチポリシリコンダイオード。
概念１３：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１４：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１５：
前記ダイオードは、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に形成されている、概念１１〜１４のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１６：
前記ダイオードは、ツェナーダイオードある、概念１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
概念１７：
前記ツェナーダイオードは、静電放電保護に使用される、概念１６に記載のトレンチポリシリコンダイオード。
概念１８：
前記ツェナーダイオードは、クランピング機能に使用される、概念１６に記載のトレンチポリシリコンダイオード。
概念１９：
前記ダイオードは、トレンチダイオードであり、温度検出に使用される、概念１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
概念２０：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念１１〜１９のいずれか１項に記載のトレンチポリシリコンダイオード。
概念２１：
トレンチポリシリコンダイオードを製造する方法であって、
Ｎ＋（Ｐ＋）型基板上のＮ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること；
前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い；
前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること；
前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念２２：
概念２１に記載の方法であって、
前記Ｎ−（Ｐ−）型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。
概念２３：
前記絶縁層は酸化物を含む、概念２１〜２２のいずれか１項に記載の方法。
概念２４：
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念２１〜２３のいずれか１項に記載の方法。
概念２５：
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念２１〜２３のいずれか１項に記載の方法。
概念２６：
前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に行う、概念２１〜２５のいずれか１項に記載の方法。
概念２７：
前記ダイオードはツェナーダイオードある、概念２１に記載の方法。
概念２８：
前記ツェナーダイオードは静電放電保護に使用される、概念２７に記載の方法。
概念２９：
前記ツェナーダイオードはクランピング機能に使用される、概念２７に記載の方法。
概念３０：
前記ダイオードはトレンチダイオードであり温度検出に使用される、概念２１〜２６のいずれか１項に記載の方法。
概念３１：
前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、概念２１〜３０のいずれか１項に記載の方法。
概念３２：
第１のピンおよび第２のピンに電気的に接続された第１のトレンチポリシリコンダイオードと、
前記第１のピンおよび前記第２のピンに接続された第２のトレンチポリシリコンダイオードと、
を含む温度センサであって、
前記第１のトレンチポリシリコンダイオードの一部は、Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にあり、
前記第１のトレンチポリシリコンダイオード及び前記第２のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第１のピンと前記第２のピンの間で測定された電圧によって温度を決定することができ、前記第２のトレンチポリシリコンダイオードの一部が、前記Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にある、
温度センサ。
概念３３：
前記第１のトレンチダイオードおよび第２のトレンチダイオードは、トレンチポリシリコンダイオードである、概念３２に記載の温度センサ。
概念３４：
複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、概念３２、３３のいずれか１項に記載の温度センサ。
概念３５：
前記第１のダイオードおよび第２のダイオードは、Ｐ＋型ポリシリコン領域およびＮ＋型ポリシリコン領域を含む、概念３２〜３４のいずれか１項に記載の温度センサ。
添付図面は、組み込まれて本明細書の一部を形成しており、本発明の実施形態を説明し、詳細な説明とともに本発明の原理を説明する役目をする。

図１Ａは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｂは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｃは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｄは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｅは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｆは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｇは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｈは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｉは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｊは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｋは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図１Ｌは、本発明の実施形態によるトレンチポリシリコンダイオードを含むトレンチＭＯＳＦＥＴを製造する例示的方法で行われるステップの説明図の一つである。 図２Ａは、本発明の実施形態による例示的な単一ストライプトレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。 図２Ｂは、本発明の実施形態による単一ストライプトレンチポリシリコンツェナーダイオードの第１の断面図の説明図である。 本発明の実施形態による単一ストライプトレンチポリシリコンツェナーダイオードの第２の断面図の説明図である。 図３Ａは、単一ストライプトレンチポリシリコンツェナーダイオードと比較して、トレンチポリシリコンツェナーダイオードのブレークダウン電圧を２倍にするための、本発明の実施形態によるダブルストライプトレンチポリシリコンツェナーダイオードセルのレイアウトの説明図である。トレンチポリシリコンツェナーダイオードのブレークダウン電圧がより高いと、より多くのストライプトレンチポリシリコンツェナーダイオードセルのレイアウトを設計することができる。 図３Ｂは、本発明の実施形態によるダブルストライプトレンチポリシリコンツェナーダイオードの断面図の説明図である。 図３Ｃは、本発明の実施形態によるＥＳＤ保護用の例示的な単一ステージトレンチポリシリコンツェナーダイオードの概略図である。 図３Ｄは、本発明の実施形態によるＥＳＤ保護用の例示的なデュアルステージポリシリコンツェナーダイオードの概略図である。 図４は、本発明の実施形態によるトレンチポリシリコンダイオードを製造する例示的方法のプロセスフローチャートである。 図５Ａは、本発明の実施形態による縦型トレンチダイオードを含む、例示的な検出温度の概略上面レイアウト図である。 図５Ｂは、本発明の実施形態による縦型トレンチポリシリコンダイオードを含む温度検出回路の説明図である。

Claims (35)

  1. 縦型トレンチポリシリコンダイオードを製造する方法であって、
    Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること；
    前記エピタキシャル領域内にトレンチを形成すること；
    前記トレンチ内に絶縁層を形成すること；
    前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること；
    Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を形成すること；
    Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成すること；
    前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
    を備えた、方法。
  2. 前記絶縁層は酸化物を含む、請求項１に記載の方法。
  3. 前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項１〜２のいずれか１項に記載の方法。
  4. 前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項１〜２のいずれか１項に記載の方法。
  5. 前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前である、請求項１〜４のいずれか１項に記載の方法。
  6. 前記ダイオードは、ツェナーダイオードある、請求項１〜５のいずれか１項に記載の方法。
  7. 前記ツェナーダイオードは、静電放電保護に使用される、請求項６に記載の方法。
  8. 前記ツェナーダイオードは、クランピング機能に使用される、請求項６に記載の方法。
  9. 前記ダイオードは、トレンチダイオードであり温度検出に使用される、請求項１〜５のいずれか１項に記載の方法。
  10. 前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項１〜９のいずれか１項に記載の方法。
  11. 静電放電保護を備えたトレンチポリシリコンダイオードであって、
    Ｎ＋（Ｐ＋）型基板と；
    前記基板上のＮ−（Ｐ−）型エピタキシャル領域と；
    前記Ｎ−（Ｐ−）型エピタキシャル領域内に形成され、上面を備えたトレンチと；
    前記トレンチの内側を覆う絶縁層と；
    前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと；
    Ｐ＋（Ｎ＋）型ＥＳＤインプラントによって形成された前記トレンチ内のＰ＋（Ｎ＋）型ドーピングポリシリコンと；
    Ｎ＋（Ｐ＋）型ソースインプラントによって形成された前記トレンチ内のＮ＋（Ｐ＋）型ドーピングポリシリコンと；
    ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
    を含む、トレンチポリシリコンダイオード。
  12. 前記絶縁層は酸化物を含む、請求項１１に記載のトレンチポリシリコンダイオード。
  13. 前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
  14. 前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項１１〜１２のいずれか１項に記載のトレンチポリシリコンダイオード。
  15. 前記ダイオードは、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に形成されている、請求項１１〜１４のいずれか１項に記載のトレンチポリシリコンダイオード。
  16. 前記ダイオードは、ツェナーダイオードある、請求項１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
  17. 前記ツェナーダイオードは、静電放電保護に使用される、請求項１６に記載のトレンチポリシリコンダイオード。
  18. 前記ツェナーダイオードは、クランピング機能に使用される、請求項１６に記載のトレンチポリシリコンダイオード。
  19. 前記ダイオードは、トレンチダイオードであり、温度検出に使用される、請求項１１〜１５のいずれか１項に記載のトレンチポリシリコンダイオード。
  20. 前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項１１〜１９のいずれか１項に記載のトレンチポリシリコンダイオード。
  21. トレンチポリシリコンダイオードを製造する方法であって、
    Ｎ＋（Ｐ＋）型基板上のＮ−（Ｐ−）型エピタキシャル領域内にトレンチを形成すること；
    前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い；
    前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること；
    前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
    を備えた、方法。
  22. 請求項２１に記載の方法であって、
    前記Ｎ−（Ｐ−）型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。
  23. 前記絶縁層は酸化物を含む、請求項２１〜２２のいずれか１項に記載の方法。
  24. 前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチＭＯＳＦＥＴトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項２１〜２３のいずれか１項に記載の方法。
  25. 前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項２１〜２３のいずれか１項に記載の方法。
  26. 前記ダイオードの形成は、前記トランジスタのＭＯＳＦＥＴトレンチの形成より前に行う、請求項２１〜２５のいずれか１項に記載の方法。
  27. 前記ダイオードはツェナーダイオードある、請求項２１に記載の方法。
  28. 前記ツェナーダイオードは静電放電保護に使用される、請求項２７に記載の方法。
  29. 前記ツェナーダイオードはクランピング機能に使用される、請求項２７に記載の方法。
  30. 前記ダイオードはトレンチダイオードであり温度検出に使用される、請求項２１〜２６のいずれか１項に記載の方法。
  31. 前記トレンチ内の前記Ｎ＋（Ｐ＋）型ドープドポリシリコンは、抵抗器として使用される、請求項２１〜３０のいずれか１項に記載の方法。
  32. 第１のピンおよび第２のピンに電気的に接続された第１のトレンチポリシリコンダイオードと、
    前記第１のピンおよび前記第２のピンに接続された第２のトレンチポリシリコンダイオードと、
    を含む温度センサであって、
    前記第１のトレンチポリシリコンダイオードの一部は、Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にあり、
    前記第１のトレンチポリシリコンダイオード及び前記第２のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第１のピンと前記第２のピンの間で測定された電圧によって温度を決定することができ、前記第２のトレンチポリシリコンダイオードの一部が、前記Ｎ−（Ｐ−）型エピタキシャル領域の表面の下にある、
    温度センサ。
  33. 前記第１のトレンチダイオードおよび第２のトレンチダイオードは、トレンチポリシリコンダイオードである、請求項３２に記載の温度センサ。
  34. 複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、請求項３２、３３のいずれか１項に記載の温度センサ。
  35. 前記第１のダイオードおよび第２のダイオードは、Ｐ＋型ポリシリコン領域およびＮ＋型ポリシリコン領域を含む、請求項３２〜３４のいずれか１項に記載の温度センサ。
JP2012194777A 2005-12-28 2012-09-05 トレンチポリシリコンダイオード Active JP5721674B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/322,040 US7544545B2 (en) 2005-12-28 2005-12-28 Trench polysilicon diode
US11/322,040 2005-12-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008548662A Division JP5275041B2 (ja) 2005-12-28 2006-12-22 トレンチポリシリコンダイオード

Publications (2)

Publication Number Publication Date
JP2013033970A true JP2013033970A (ja) 2013-02-14
JP5721674B2 JP5721674B2 (ja) 2015-05-20

Family

ID=38192570

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008548662A Active JP5275041B2 (ja) 2005-12-28 2006-12-22 トレンチポリシリコンダイオード
JP2012194777A Active JP5721674B2 (ja) 2005-12-28 2012-09-05 トレンチポリシリコンダイオード

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2008548662A Active JP5275041B2 (ja) 2005-12-28 2006-12-22 トレンチポリシリコンダイオード

Country Status (7)

Country Link
US (4) US7544545B2 (ja)
EP (1) EP1966830B1 (ja)
JP (2) JP5275041B2 (ja)
KR (1) KR101098918B1 (ja)
CN (2) CN101351893B (ja)
TW (1) TWI424572B (ja)
WO (1) WO2007092089A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014005735A1 (de) 2013-05-29 2014-12-04 Mitsubishi Electric Corporation Halbleitervorrichtung und Herstellungsverfahren dafür
US9373728B2 (en) 2013-12-11 2016-06-21 Pfc Device Holdings Limited Trench MOS PN junction diode structure
JP2016149502A (ja) * 2015-02-13 2016-08-18 ローム株式会社 半導体装置および半導体モジュール
JP2017143136A (ja) * 2016-02-09 2017-08-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019212708A (ja) * 2018-06-01 2019-12-12 ローム株式会社 半導体装置および半導体装置の製造方法
WO2023053439A1 (ja) * 2021-10-01 2023-04-06 三菱電機株式会社 電力用半導体装置

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629019B2 (en) * 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US7583485B1 (en) 2005-07-26 2009-09-01 Vishay-Siliconix Electrostatic discharge protection circuit for integrated circuits
US9111754B2 (en) * 2005-07-26 2015-08-18 Vishay-Siliconix Floating gate structure with high electrostatic discharge performance
DE102005039666B3 (de) * 2005-08-22 2007-05-31 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen
JP4991134B2 (ja) * 2005-09-15 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
US9748346B2 (en) * 2014-11-25 2017-08-29 Alpha And Omega Semiconductor Incorporated Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
WO2008099317A1 (en) * 2007-02-12 2008-08-21 Nxp B.V. Esd-protection device, a semiconductor device and an integrated system in a package comprising such a device
JP5274815B2 (ja) * 2007-11-20 2013-08-28 ルネサスエレクトロニクス株式会社 電力供給制御回路
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US8080851B2 (en) 2008-08-29 2011-12-20 International Business Machines Corporation Deep trench electrostatic discharge (ESD) protect diode for silicon-on-insulator (SOI) devices
DE102008058974A1 (de) * 2008-09-30 2010-04-29 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
US8089095B2 (en) * 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
JP5407438B2 (ja) * 2009-03-06 2014-02-05 トヨタ自動車株式会社 半導体装置
US8169045B2 (en) * 2009-04-28 2012-05-01 Infineon Technologies Ag System and method for constructing shielded seebeck temperature difference sensor
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
CN102263105B (zh) * 2010-05-26 2013-04-03 茂达电子股份有限公司 沟渠式半导体组件及其制作方法
CN102299102B (zh) * 2010-06-22 2013-11-20 茂达电子股份有限公司 具备漏极电压保护的功率半导体组件及其制作方法
US8435853B2 (en) * 2010-08-30 2013-05-07 Infineon Technologies Ag Method for forming a semiconductor device, and a semiconductor with an integrated poly-diode
JP2012064849A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
KR20120126433A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US10733593B2 (en) * 2011-07-18 2020-08-04 Rabih S. Ballout Kit, system and associated method and service for providing a platform to prevent fraudulent financial transactions
US8554671B2 (en) * 2011-07-18 2013-10-08 Rabih Salem Ballout System and associated method and service for providing a platform that allows for the exchange of cash between members in a mobile environment
US9401355B2 (en) 2011-12-16 2016-07-26 Infineon Technologies Ag Semiconductor device including a diode arranged in a trench
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
KR20130139013A (ko) * 2012-06-12 2013-12-20 한국전자통신연구원 반도체 소자 및 그의 제조 방법
US8941206B2 (en) 2012-07-24 2015-01-27 Infineon Technologies Ag Semiconductor device including a diode and method of manufacturing a semiconductor device
US9012997B2 (en) 2012-10-26 2015-04-21 International Business Machines Corporation Semiconductor device including ESD protection device
EP2747154B1 (en) 2012-12-21 2020-04-01 ams AG Lateral single-photon avalanche diode and method of producing a lateral single-photon avalanche diode
US8710585B1 (en) * 2013-02-25 2014-04-29 Alpha And Omega Semiconductor Incorporated High voltage fast recovery trench diode
EP2779255B1 (en) 2013-03-15 2023-08-23 ams AG Lateral single-photon avalanche diode and their manufacturing method
CN104183483B (zh) * 2013-05-20 2017-06-06 上海华虹宏力半导体制造有限公司 沟槽型肖特基二极管的制备方法
WO2014199558A1 (ja) * 2013-06-12 2014-12-18 富士電機株式会社 半導体装置の製造方法
JP2015012184A (ja) * 2013-06-28 2015-01-19 株式会社東芝 半導体素子
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
CN103630254B (zh) * 2013-11-18 2015-12-02 西安电子科技大学 一种石墨烯温度传感器及其制备工艺
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN105304486B (zh) * 2014-07-03 2019-04-30 北大方正集团有限公司 二极管的制造方法
EP4565029A3 (en) * 2014-08-19 2025-07-30 Vishay-Siliconix Mosfet semiconductor device
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
DE102014019788B3 (de) 2014-09-05 2019-08-08 Infineon Technologies Ag Trench-Transistor mit durch Trenches gerouteter Verdrahtung
DE102014112823B4 (de) * 2014-09-05 2016-07-21 Infineon Technologies Ag Halbleiterschalter mit integriertem Temperatursensor
EP2996156A1 (en) 2014-09-10 2016-03-16 Ipdia Semiconductor device comprising a diode and electrostatic discharge protection device
DE102016102493B3 (de) * 2016-02-12 2017-07-20 Infineon Technologies Ag Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
US10090294B2 (en) * 2016-03-04 2018-10-02 Rohm Co., Ltd. Semiconductor device
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
CN106784018B (zh) * 2016-12-31 2019-10-01 江苏宏微科技股份有限公司 集成在晶体管上的温度传感二极管结构及其制备方法
JP2018139346A (ja) * 2017-02-24 2018-09-06 ルネサスエレクトロニクス株式会社 半導体装置及びそれを備えた電子制御システム
DE102017108047A1 (de) * 2017-04-13 2018-10-18 Infineon Technologies Ag Halbleitervorrichtung mit struktur zum schutz gegen elektrostatische entladung
CN109728070A (zh) * 2017-10-31 2019-05-07 华润微电子（重庆）有限公司 一种mos静电防护沟槽器件及其制造方法
US10693288B2 (en) 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
US10468402B1 (en) 2018-07-25 2019-11-05 Semiconductor Components Industries, Llc Trench diode and method of forming the same
US11251263B2 (en) 2019-03-13 2022-02-15 Semiconductor Components Industries, Llc Electronic device including a semiconductor body or an isolation structure within a trench
CN109950299A (zh) * 2019-04-16 2019-06-28 成都方舟微电子有限公司 一种功率集成二极管芯片结构及其制作方法
CN112086501B (zh) * 2019-06-13 2024-06-21 彩优微电子(昆山)有限公司 具有高静电防护能力的二极管及其形成方法
TWI695479B (zh) * 2019-07-02 2020-06-01 大陸商彩優微電子（昆山）有限公司 具有高靜電防護能力之二極體及其形成方法
CN114447114B (zh) * 2020-10-30 2025-08-19 创亿半导体股份有限公司 功率半导体元件及其制造方法
US20220238698A1 (en) * 2021-01-26 2022-07-28 Pakal Technologies, Inc. Mos-gated trench device using low mask count and simplified processing
CN120051006A (zh) * 2023-11-23 2025-05-27 达尔科技股份有限公司 沟槽型半导体功率器件
CN119069536A (zh) * 2024-11-05 2024-12-03 珠海格力电子元器件有限公司 Mos器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6381984A (ja) * 1986-09-26 1988-04-12 Nippon Denso Co Ltd 多結晶半導体ダイオ−ド
JPH04112590A (ja) * 1989-12-20 1992-04-14 United Technol Corp <Utc> 光ファイバ・ジャイロスコープにおける光源用装置および半導体光源の温度測定方法
JPH07202129A (ja) * 1993-12-28 1995-08-04 Nec Corp 温度検出用ダイオード付パワーｍｏｓｆｅｔ
JP2002270841A (ja) * 2001-03-13 2002-09-20 Denso Corp 半導体装置及びその製造方法

Family Cites Families (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677369A (en) 1985-09-19 1987-06-30 Precision Monolithics, Inc. CMOS temperature insensitive voltage reference
US4748103A (en) 1986-03-21 1988-05-31 Advanced Power Technology Mask-surrogate semiconductor process employing dopant protective region
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US20020074585A1 (en) 1988-05-17 2002-06-20 Advanced Power Technology, Inc., Delaware Corporation Self-aligned power MOSFET with enhanced base region
US4922371A (en) 1988-11-01 1990-05-01 Teledyne Semiconductor ESD protection circuit for MOS integrated circuits
US5055896A (en) 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
DE4200884A1 (de) 1991-01-16 1992-07-23 Micron Technology Inc Integrierte halbleiterschaltungsvorrichtung
JPH0590520A (ja) 1991-09-26 1993-04-09 Nissan Motor Co Ltd 半導体保護装置
US5416351A (en) 1991-10-30 1995-05-16 Harris Corporation Electrostatic discharge protection
US5559044A (en) 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5374569A (en) 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
US5648281A (en) 1992-09-21 1997-07-15 Siliconix Incorporated Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US5404041A (en) 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
WO1994027325A1 (en) 1993-05-07 1994-11-24 Vlsi Technology, Inc. Integrated circuit structure and method
US5430315A (en) 1993-07-22 1995-07-04 Rumennik; Vladimir Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current
US5416036A (en) 1993-10-04 1995-05-16 United Microelectronics Corporation Method of improvement ESD for LDD process
US5374565A (en) 1993-10-22 1994-12-20 United Microelectronics Corporation Method for ESD protection improvement
US5529941A (en) 1994-03-28 1996-06-25 Vlsi Technology, Inc. Method for making an integrated circuit structure
JPH07273320A (ja) * 1994-03-31 1995-10-20 Toshiba Corp 半導体装置
US5455444A (en) 1994-04-22 1995-10-03 United Microelectronics Corporation Double polysilicon electrostatic discharge protection device for SRAM and DRAM memory devices
US5519242A (en) 1994-08-17 1996-05-21 David Sarnoff Research Center, Inc. Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor
US5545909A (en) 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
US5733794A (en) 1995-02-06 1998-03-31 Motorola, Inc. Process for forming a semiconductor device with ESD protection
US5637900A (en) 1995-04-06 1997-06-10 Industrial Technology Research Institute Latchup-free fully-protected CMOS on-chip ESD protection circuit
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US6078090A (en) * 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
EP0746030B1 (en) * 1995-06-02 2001-11-21 SILICONIX Incorporated Trench-gated power MOSFET with protective diodes in a periodically repeating pattern
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US5661322A (en) * 1995-06-02 1997-08-26 Siliconix Incorporated Bidirectional blocking accumulation-mode trench power MOSFET
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
EP0864178A4 (en) * 1995-10-02 2001-10-10 Siliconix Inc TRENCH GATE MOSFET WITH INTEGRAL TEMPERATURE DETECTION DIODE
JPH09129877A (ja) 1995-10-30 1997-05-16 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US5672527A (en) 1996-03-08 1997-09-30 United Microelectronics Corp. Method for fabricating an electrostatic discharge protection circuit
US5585299A (en) 1996-03-19 1996-12-17 United Microelectronics Corporation Process for fabricating a semiconductor electrostatic discharge (ESD) protective device
US5674761A (en) 1996-05-02 1997-10-07 Etron Technology, Inc. Method of making ESD protection device structure for low supply voltage applications
US5850095A (en) 1996-09-24 1998-12-15 Texas Instruments Incorporated ESD protection circuit using zener diode and interdigitated NPN transistor
US5882967A (en) 1997-05-07 1999-03-16 International Business Machines Corporation Process for buried diode formation in CMOS
JP3502531B2 (ja) 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100239424B1 (ko) 1997-09-26 2000-01-15 김영환 정전기 보호회로
US6060752A (en) 1997-12-31 2000-05-09 Siliconix, Incorporated Electrostatic discharge protection circuit
US6268242B1 (en) 1997-12-31 2001-07-31 Richard K. Williams Method of forming vertical mosfet device having voltage clamped gate and self-aligned contact
US5953601A (en) 1998-02-17 1999-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. ESD implantation scheme for 0.35 μm 3.3V 70A gate oxide process
JP3705919B2 (ja) 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
US6044018A (en) 1998-06-17 2000-03-28 Mosel Vitelic, Inc. Single-poly flash memory cell for embedded application and related methods
JP3413569B2 (ja) 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
JP3574359B2 (ja) 1998-09-18 2004-10-06 セイコーエプソン株式会社 半導体装置
KR100505619B1 (ko) 1998-09-29 2005-09-26 삼성전자주식회사 반도체소자의정전하방전회로,그구조체및그구조체의제조방법
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6255683B1 (en) * 1998-12-29 2001-07-03 Infineon Technologies Ag Dynamic random access memory
JP3743189B2 (ja) 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6268639B1 (en) 1999-02-11 2001-07-31 Xilinx, Inc. Electrostatic-discharge protection circuit
US6277695B1 (en) 1999-04-16 2001-08-21 Siliconix Incorporated Method of forming vertical planar DMOSFET with self-aligned contact
US6413822B2 (en) 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6347026B1 (en) 1999-05-26 2002-02-12 Lsi Logic Corporation Input and power protection circuit implemented in a complementary metal oxide semiconductor process using salicides
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
US6211018B1 (en) 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
JP3708764B2 (ja) 1999-09-07 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP3573674B2 (ja) 1999-12-27 2004-10-06 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力保護装置とその保護方法
US6548860B1 (en) * 2000-02-29 2003-04-15 General Semiconductor, Inc. DMOS transistor structure having improved performance
JP2001257349A (ja) 2000-03-09 2001-09-21 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの保護装置
JP3675303B2 (ja) 2000-05-31 2005-07-27 セイコーエプソン株式会社 静電気保護回路が内蔵された半導体装置及びその製造方法
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
JP2002016080A (ja) 2000-06-28 2002-01-18 Toshiba Corp トレンチゲート型ｍｏｓｆｅｔの製造方法
US6700158B1 (en) 2000-08-18 2004-03-02 Fairchild Semiconductor Corporation Trench corner protection for trench MOSFET
JP2002110978A (ja) 2000-10-02 2002-04-12 Toshiba Corp 電力用半導体素子
US6631060B2 (en) 2000-11-30 2003-10-07 Winbond Electronics Corporation Field oxide device with zener junction for electrostatic discharge (ESD) protection and other applications
JP2002208677A (ja) * 2001-01-12 2002-07-26 Toyota Industries Corp 温度検出機能を備える半導体装置
JP4932088B2 (ja) 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP2002274640A (ja) 2001-03-19 2002-09-25 Honda Motor Co Ltd パレットストッパ装置
US6657256B2 (en) * 2001-05-22 2003-12-02 General Semiconductor, Inc. Trench DMOS transistor having a zener diode for protection from electro-static discharge
US6882000B2 (en) 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6514839B1 (en) 2001-10-05 2003-02-04 Taiwan Semiconductor Manufacturing Company ESD implantation method in deep-submicron CMOS technology for high-voltage-tolerant applications with light-doping concentrations
US20030071310A1 (en) 2001-10-11 2003-04-17 Salling Craig T. Method to increase substrate potential in MOS transistors used in ESD protection circuits
AU2002343551A1 (en) 2001-11-02 2003-11-11 Fairchild Semiconductor Corporation Improving the triggering of an esd nmos through the use of an n-type buried layer
KR100406180B1 (ko) 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US7384854B2 (en) * 2002-03-08 2008-06-10 International Business Machines Corporation Method of forming low capacitance ESD robust diodes
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6855593B2 (en) * 2002-07-11 2005-02-15 International Rectifier Corporation Trench Schottky barrier diode
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US7190563B2 (en) * 2002-10-18 2007-03-13 Agere Systems Inc. Electrostatic discharge protection in a semiconductor device
JP3931138B2 (ja) 2002-12-25 2007-06-13 三菱電機株式会社 電力用半導体装置及び電力用半導体装置の製造方法
TW200411897A (en) 2002-12-30 2004-07-01 Winbond Electronics Corp Robust ESD protection structures
JP2004247455A (ja) 2003-02-13 2004-09-02 Seiko Epson Corp 半導体装置
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US6919603B2 (en) 2003-04-30 2005-07-19 Texas Instruments Incorporated Efficient protection structure for reverse pin-to-pin electrostatic discharge
US7019368B1 (en) 2003-07-11 2006-03-28 Actel Corporation Low-capacitance input/output and electrostatic discharge circuit for protecting an integrated circuit from electrostatic discharge
US20050036251A1 (en) 2003-08-12 2005-02-17 Micrel, Incorporated Electrostatic discharge protection for trim-diodes
US7071052B2 (en) * 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
TWI221033B (en) * 2003-09-01 2004-09-11 Advanced Power Electronics Cor A method for manufacturing a trench power MOSFET with a Schottky diode
US7129557B2 (en) * 2004-05-25 2006-10-31 International Business Machines Corporation Autonomic thermal monitor and controller for thin film devices
US7781826B2 (en) 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7279773B2 (en) 2005-03-15 2007-10-09 Delphi Technologies, Inc. Protection device for handling energy transients
US20060268479A1 (en) 2005-05-31 2006-11-30 Atmel Germany Gmbh ESD protection structure
US7583485B1 (en) 2005-07-26 2009-09-01 Vishay-Siliconix Electrostatic discharge protection circuit for integrated circuits
US9111754B2 (en) 2005-07-26 2015-08-18 Vishay-Siliconix Floating gate structure with high electrostatic discharge performance
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
JP2011233641A (ja) 2010-04-26 2011-11-17 Disco Abrasive Syst Ltd 板状物のレーザー加工方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6381984A (ja) * 1986-09-26 1988-04-12 Nippon Denso Co Ltd 多結晶半導体ダイオ−ド
JPH04112590A (ja) * 1989-12-20 1992-04-14 United Technol Corp <Utc> 光ファイバ・ジャイロスコープにおける光源用装置および半導体光源の温度測定方法
JPH07202129A (ja) * 1993-12-28 1995-08-04 Nec Corp 温度検出用ダイオード付パワーｍｏｓｆｅｔ
JP2002270841A (ja) * 2001-03-13 2002-09-20 Denso Corp 半導体装置及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014005735A1 (de) 2013-05-29 2014-12-04 Mitsubishi Electric Corporation Halbleitervorrichtung und Herstellungsverfahren dafür
KR20140140478A (ko) 2013-05-29 2014-12-09 미쓰비시덴키 가부시키가이샤 반도체장치 및 그 제조방법
US9240358B2 (en) 2013-05-29 2016-01-19 Mitsubishi Electric Corporation Semiconductor device provided with temperature sensing diode and manufacturing method thereof
US9373728B2 (en) 2013-12-11 2016-06-21 Pfc Device Holdings Limited Trench MOS PN junction diode structure
US11257812B2 (en) 2015-02-13 2022-02-22 Rohm Co., Ltd. Semiconductor device and semiconductor module
US11670633B2 (en) 2015-02-13 2023-06-06 Rohm Co., Ltd. Semiconductor device and semiconductor module
US10199371B2 (en) 2015-02-13 2019-02-05 Rohm Co., Ltd. Semiconductor device and semiconductor module
US12300694B2 (en) 2015-02-13 2025-05-13 Rohm Co. Ltd. Semiconductor device and semiconductor module
JP2016149502A (ja) * 2015-02-13 2016-08-18 ローム株式会社 半導体装置および半導体モジュール
US11916069B2 (en) 2015-02-13 2024-02-27 Rohm Co., Ltd. Semiconductor device and semiconductor module
US11495595B2 (en) 2015-02-13 2022-11-08 Rohm Co., Ltd. Semiconductor device and semiconductor module
JP2017143136A (ja) * 2016-02-09 2017-08-17 富士電機株式会社 半導体装置および半導体装置の製造方法
US11621279B2 (en) 2018-06-01 2023-04-04 Rohm Co., Ltd. Semiconductor device having a diode formed in a first trench and a bidirectional zener diode formed in a second trench
JP7113666B2 (ja) 2018-06-01 2022-08-05 ローム株式会社 半導体装置および半導体装置の製造方法
JP2019212708A (ja) * 2018-06-01 2019-12-12 ローム株式会社 半導体装置および半導体装置の製造方法
WO2023053439A1 (ja) * 2021-10-01 2023-04-06 三菱電機株式会社 電力用半導体装置
JPWO2023053439A1 (ja) * 2021-10-01 2023-04-06
JP7595782B2 (ja) 2021-10-01 2024-12-06 三菱電機株式会社 電力用半導体装置

Also Published As

Publication number Publication date
WO2007092089A1 (en) 2007-08-16
CN102322968B (zh) 2014-05-07
US20120068178A1 (en) 2012-03-22
US20070145411A1 (en) 2007-06-28
EP1966830A4 (en) 2010-06-02
TW200737527A (en) 2007-10-01
US7544545B2 (en) 2009-06-09
TWI424572B (zh) 2014-01-21
US8072013B1 (en) 2011-12-06
US20080135872A1 (en) 2008-06-12
KR101098918B1 (ko) 2011-12-27
US7612431B2 (en) 2009-11-03
JP5721674B2 (ja) 2015-05-20
KR20080080368A (ko) 2008-09-03
EP1966830B1 (en) 2019-03-27
EP1966830A1 (en) 2008-09-10
CN101351893A (zh) 2009-01-21
JP5275041B2 (ja) 2013-08-28
US9431550B2 (en) 2016-08-30
CN102322968A (zh) 2012-01-18
CN101351893B (zh) 2011-07-13
JP2009522784A (ja) 2009-06-11

Similar Documents

Publication Publication Date Title
JP5721674B2 (ja) トレンチポリシリコンダイオード
JP4917172B2 (ja) 垂直型電流制御型シリコン・オン・インシュレータ（ｓｏｉ）デバイス及びそれを形成する方法
CN102054865B (zh) 用于静电保护结构的mos晶体管及其制造方法
US10373944B2 (en) ESD protection circuit with integral deep trench trigger diodes
US20080290461A1 (en) Deep trench isolation for power semiconductors
JP2008078654A (ja) 半導体素子及びその製造方法
US20150187752A1 (en) Bi-directional esd protection device
US10629715B2 (en) Unidirectional ESD protection with buried breakdown thyristor device
US8956925B2 (en) Silicon controlled rectifier structure with improved junction breakdown and leakage control
US8115273B2 (en) Deep trench isolation structures in integrated semiconductor devices
US10529705B2 (en) Integrated transistor and protection diode and fabrication method
US6943406B2 (en) Semiconductor device
HK1127669A (en) Deep trench isolation structures in integrated semiconductor devices
HK1127867B (en) Deep trench isolation for power semiconductors

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150324

R150 Certificate of patent or registration of utility model

Ref document number: 5721674

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250