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CN120051006A - 沟槽型半导体功率器件 - Google Patents

沟槽型半导体功率器件 Download PDF

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CN120051006A
CN120051006A CN202311575226.XA CN202311575226A CN120051006A CN 120051006 A CN120051006 A CN 120051006A CN 202311575226 A CN202311575226 A CN 202311575226A CN 120051006 A CN120051006 A CN 120051006A
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CN
China
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trench
semiconductor layer
power device
doped region
semiconductor power
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Application number
CN202311575226.XA
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郭大川
庄乔舜
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Diodes Inc
Original Assignee
Diodes Inc
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Publication date
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Priority to TW112150371A priority patent/TWI881622B/zh
Priority to JP2024105878A priority patent/JP2025085062A/ja
Priority to EP24190867.2A priority patent/EP4561291A1/en
Priority to US18/787,861 priority patent/US20250176276A1/en
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Abstract

本申请涉及沟槽型半导体功率器件。沟槽型半导体功率器件包括：衬底；外延层，位于衬底上；体掺杂区，位于外延层中；源极掺杂区，位于体掺杂区中；沟槽结构，在从源极掺杂区往衬底延伸的第一方向上具有第一深度，并包括沿第二方向延伸的第一半导体层。第一半导体层包括：第一部分，邻接体掺杂区和源极掺杂区，用以作为具有第一导电型的栅电极；以及第二部分，沿第二方向延伸且远离源极掺杂区，包括具有第一导电型的多个第一掺杂区以及具有第二导电型的多个第二掺杂区。多个第一掺杂区及多个第二掺杂区交错排列以形成具有背靠背二极管的二极管串。二极管串的第一端电性连接于栅电极，二极管串的第二端经由第一连接结构电性连接于源极掺杂区。

Description

沟槽型半导体功率器件
技术领域
本发明系关于沟槽型半导体功率器件，更具体而言，是关于具有静电放电保护结构的沟槽型半导体功率器件。
背景技术
半导体功率器件广泛应用于汽车电子、开关电源等领域。沟槽(trench)功率器件是在栅极沟槽侧壁生长栅极氧化层并填充多晶硅形成栅极，其是目前最流行的功率开关器件之一。沟槽功率器件可提高器件面积的利用效率，使得单位面积可获得更大的器件单元沟道宽度，从而获得更大的电流导通能力。
半导体功率器件容易受到静电放电(ESD)事件(包括人体模式或机器模式)引起的电压尖峰的影响。静电放电事件所引起瞬间大电流及电压会导致沟槽功率器件的栅极氧化层被击穿而造成损坏，甚至烧毁或造成高漏电。因此，需要具有静电放电保护结构的沟槽型半导体功率器件。
发明内容
本公开的实施例涉及一种沟槽型半导体功率器件。所述沟槽型半导体功率器件包括：衬底，具有第一导电型；外延层，位于所述衬底上，具有所述第一导电型；体掺杂区，位于所述外延层中且远离所述衬底，具有第二导电型；源极掺杂区，位于所述体掺杂区中且远离所述衬底，具有所述第一导电型；沟槽结构，在从所述源极掺杂区往衬底延伸的第一方向上具有第一深度，并包括沿第二方向延伸的第一半导体层，所述第一方向垂直于所述第二方向。所述第一半导体层包括：第一部分，邻接所述体掺杂区和所述源极掺杂区，用以作为具有所述第一导电型的栅电极；以及第二部分，沿所述第二方向延伸且远离所述源极掺杂区，包括具有所述第一导电型的多个第一掺杂区以及具有所述第二导电型的多个第二掺杂区，其中所述多个第一掺杂区及所述多个第二掺杂区交错排列以形成具有一或多个背靠背二极管的第一二极管串。所述第一二极管串的第一端电性连接于所述栅电极，所述第一二极管串的第二端经由第一连接结构电性连接于所述源极掺杂区。
附图说明
当结合附图阅读以下的详细描述时，本公开之若干实施例的态样可被最佳地理解。应注意，各种结构可不按比例绘制。实际上，为了论述清楚起见，各种结构的尺寸可任意放大或缩小。
图1是根据本公开的一些实施例的沟槽型半导体功率器件的电路图。
图2是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图3A和3B分别是图2所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图4是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图5A和5B分别是图4所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图6是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图7A和7B分别是图6所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图8是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图9A和9B分别是图8所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图10是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图11A和11B分别是图10所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图12是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图13A和13B分别是图12所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图14是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图15A和15B分别是图14所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图16是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图17A、17B和17C分别是图16所述的沟槽型半导体功率器件沿线A-A'、线B-B'和线C-C'的剖面图。
图18是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图19A、19B和19C分别是图18所述的沟槽型半导体功率器件沿线A-A'、线B-B'和线C-C'的剖面图。
图20是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图21A、21B和21C分别是图20所述的沟槽型半导体功率器件沿线A-A'、线B-B'和线C-C'的剖面图。
图22是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图23A和23B分别是图22所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图24是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图25A和25B分别是图24所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图26是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图27A和27B分别是图26所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
图28是根据本公开的一些实施例的沟槽型半导体功率器件的顶视图。
图29A和29B分别是图28所述的沟槽型半导体功率器件沿线A-A'和线B-B'的剖面图。
相同或类似的组件在图式和详细描述中使用同样的参考标号来标示。从以下的详细描述并结合附图，本公开之若干实施例将可被立即地理解。
具体实施方式
以下公开提供了用于实施所提供标的的不同特征的许多不同实施例或范例。下文描述了组件和配置的具体实例。当然，这些仅为范例且不欲为限制性的。在本公开中，对在第二特征上方或之上形成第一特征的引用可以包含将第一特征和第二特征形成为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成另外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰起见并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定环境下具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
本公开提供一种沟槽型半导体功率器件。与一般的沟槽型半导体功率器件相比，本公开的沟槽型半导体功率器件形成在单元(cell)区中，并在单元区中具有能提供静电放电(ESD)保护的二极管。沟槽型半导体功率器件具有形成在沟槽内的由一或多个背靠背二极管所形成的二极管串。当静电放电事件发生时，瞬间大电流会经由沟槽内的二极管串引导出沟槽型半导体功率器件，因此可以避免瞬间大电流对沟槽内的功率晶体管的栅极造成损害。相较于需要额外使用静电放电保护电路的功率器件，本公开的沟槽型半导体功率器件能确保功率器件受到沟槽内的二极管串所保护，进而增加功率器件的可靠性。此外，形成在沟槽内的二极管串不会影响栅极垫(gate pad)的配置，因此在电路设计和布局上具有弹性且可降低制造成本。
图1是根据本公开的一些实施例的沟槽型半导体功率器件100的电路图。沟槽型半导体功率器件100具有栅极端G、汲极端D和源极端S，并包括垂直式功率晶体管10、栅极电阻30以及二极管串20。垂直式功率晶体管10可以是不同类型或通过不同技术制造的半导体功率器件，且具有垂直的电流传导路径。垂直式功率晶体管10的源极和汲极是分别连接于源极端S和汲极端D。在图1的实施例中，垂直式功率晶体管10为N型晶体管。在其他实施例中，垂直式功率晶体管10可以是P型晶体管。
垂直式功率晶体管10的栅极是经由栅极电阻30耦接于栅极端G。二极管串20耦接于栅极端G和源极端S之间。二极管串20是由一或多个背靠背二极管22串联所形成，而背靠背二极管22的数量是由沟槽型半导体功率器件100的耐压程度(例如垂直式功率晶体管10的栅氧化层的崩溃电压)所决定。在图1的实施例中，二极管串20包括串联的两个背靠背二极管22以作为说明。在其他实施例中，二极管串20可以由更多或更少的背靠背二极管22所形成。
当静电放电(ESD)事件发生时，栅极电阻30可以避免来自栅极端G的瞬间大电流会直接攻击垂直式功率晶体管10的栅极(例如栅极氧化物)。此外，静电放电事件引起的瞬间大电流会通过二极管串20流至源极端S，以便被传送远离垂直式功率晶体管10(例如被传送到接地端)。换言之，当静电放电事件发生时，栅极电阻30和二极管串20可对垂直式功率晶体管10提供静电放电保护。
图2是根据本公开的一些实施例的沟槽型半导体功率器件100_1的顶视图(或布局图)。图3A是图2所述的沟槽型半导体功率器件100_1沿线A-A'的剖面图，及图3B是图2所述的沟槽型半导体功率器件100_1沿线B-B'的剖面图。线A-A'沿X方向延伸，以及线B-B'沿Y方向延伸。
在一些实施例中，沟槽型半导体功率器件100_1包括半导体材料层103、沟槽结构110、导电插塞152、161和162以及金属线(或电极)210a、210b和220a。金属线210a、210b和220a形成在互连结构(interconnect structure)中最接近半导体材料层103的金属层(例如M1层)。在一些实施例中，金属线210a、210b和220a沿X方向延伸且相互平行。在一些实施例中，金属线210a的宽度是大于金属线210b和220a，且金属线210b和220a具有相同宽度，其中宽度是沿Y方向测量。金属线210a、210b和220a的材料可以包括铜(Cu)、金(Au)、银(Ag)、铝(Al)、镍(Ni)、钛(Ti)、钨(W)、锡(Sn)或其他金属或合金。
半导体材料层103可包括例如是N型或P型的单晶硅材料、外延硅材料、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)、砷化镓(GaAs)、磷砷化镓(GaAsP)或其他半导体材料。在一些实施例中，半导体材料层103是N型(第一导电型)的外延材料，。为方便说明，半导体材料层103以N型为例，具有N型的轻掺杂区104，以说明N型的垂直式功率晶体管10，但本公开不限于此。N型(第一导电型)或P型(第二导电型)的半导体材料层103可以依据垂直式功率晶体管10的导电型进行调整。
衬底102形成在半导体材料层103的下表面，并具有与轻掺杂区104相同的导电型掺杂，例如N型。衬底102为垂直式功率晶体管10的漏极接触区，耦接于源极端S并用以接触漏极金属层(未绘示于附图)。在一些实施例中，衬底102可以安置于邻近于硅晶圆或其他半导体材料衬底的上表面。在一些实施例中，衬底102属于硅晶圆的一部分。衬底102的材料可包括单晶硅材料、外延硅材料、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)、砷化镓(GaAs)、磷砷化镓(GaAsP)或其他半导体材料。在一些实施例中，衬底102的掺杂浓度大于轻掺杂区104的掺杂浓度。
沟槽结构110沿Y方向延伸且相互平行，且在半导体材料层103中具有深度D1。沟槽结构110可具有垂直的侧壁及圆弧状的底面。在一些实施例中，沟槽结构110可为圆形、椭圆形、矩形或多边形。沟槽结构110可透过光刻胶定义位置及图案后，透过蚀刻工艺(例如等离子体干蚀刻工艺)而形成。在沟槽型半导体功率器件100_1的实施例中显示3个沟槽结构110，沟槽结构110的数量仅是例子，并非用以限定本公开。
各沟槽结构110包括沿Y方向延伸的半导体层120以及绝缘层115，半导体层120在X方向上具有宽度W1。半导体层120被绝缘层115所包围。半导体层120由多晶硅所形成，且可分成三个部分120_1、120_2和120_3(下文分别称为第一部分半导体层120_1、第二部分半导体层120_2和第三部分半导体层120_3)。在一些实施例中，沟槽型半导体功率器件100_1还包括层间介电层116覆盖半导体材料层103。
掺杂区106通过离子注入工艺形成于半导体材料层103的轻掺杂区104中。位于第一部分半导体层120_1之间的掺杂区106作为垂直式功率晶体管10的体掺杂区(下文统称为体掺杂区106)。体掺杂区106与衬底102在Z方向上分别位于轻掺杂区104的相对两侧。体掺杂区106具有与轻掺杂区104不同的导电型，例如P型。以电性来说，体掺杂区106的覆盖范围将不具有N型导电型的特性。换句话说，体掺杂区106位于轻掺杂区104上方且邻接轻掺杂区104。在Z方向上，体掺杂区106的深度(或厚度)小于沟槽结构110的深度D1。在一些实施例中，半导体层120包括碳化硅(SiC)、氮化镓(GaN)、氧化镓(Ga2O3)或金刚石基(diamond-based)材料。
位于第一部分半导体层120_1之间的掺杂区108作为垂直式功率晶体管10的源极(下文统称为源极掺杂区108)。源极掺杂区108位于体掺杂区106中(或上方)且远离衬底102。源极掺杂区108的深度小于体掺杂区106的深度，并且具有与体掺杂区106不同的导电型，例如N型。在一些实施例中，源极掺杂区108的掺杂浓度大于轻掺杂区104的掺杂浓度。
在沟槽结构110中，第二部分半导体层120_2位于第一部分半导体层120_1和第三部分半导体层120_3之间。第一部分半导体层120_1和第二部分半导体层120_2具有与轻掺杂区104相同的导电型掺杂，例如N型。在一些实施例中，第一部分半导体层120_1和第二部分半导体层120_2的掺杂浓度大于轻掺杂区104的掺杂浓度。此外，第一部分半导体层120_1是半导体层120中相邻于源极掺杂区108的部分，以作为垂直式功率晶体管10的栅电极。第二部分半导体层120_2沿Y方向延伸且远离源极掺杂区108，并具有长度L1(例如在Y方向上从源极掺杂区108至导电插塞162的距离)，以作为栅极电阻Rg。栅极电阻Rg的阻抗是由第二部分半导体层120_2的长度L1和宽度W1的比例所决定。第三部分半导体层120_3是半导体层120中位于导电插塞161和162之间的部分，以作为形成二极管串20的静电放电保护结构ESD_P1。半导体层120是经由绝缘层115分离于半导体材料层103。此外，静电放电保护结构ESD_P1(即第三部分半导体层120_3)更经由绝缘层115分离于掺杂区106。值得注意的是，半导体层120的上表面会低于源极掺杂区108以及绝缘层115的上表面，以确保在蚀刻之后半导体层120不会残留在源极掺杂区108的上表面，若残留将会影响源极掺杂区108的特性或是造成源极掺杂区108与半导体层120之间发生短路。
静电放电保护结构ESD_P1包括多个掺杂区120n以及多个掺杂区120p。掺杂区120n和掺杂区120p具有不同的导电型。例如，掺杂区120n具有与轻掺杂区104相同的导电型掺杂，例如N型，以及掺杂区120p具有与体掺杂区106相同的导电型掺杂，例如P型。在一些实施例中，掺杂区120n的掺杂浓度大于轻掺杂区104的掺杂浓度。掺杂区120n和掺杂区120p两者之间的界面会形成PN结(P-N junction)。此外，每一掺杂区120p和相邻的两掺杂区120n会形成一个背靠背二极管22，例如每一掺杂区120p分别与相邻的两个掺杂区120n的界面形成背靠背二极管22的第一PN结和第二PN结。在静电放电保护结构ESD_P1的实施例中，掺杂区120n和掺杂区120p会交错排列，以形成具有串接的两个背靠背二极管22的二极管串(下文统称为二极管串20_1)。
值得注意的是，在静电放电保护结构ESD_P1的二极管串20_1中，背靠背二极管22的数量是由垂直式功率晶体管10的栅氧化层的耐压程度(例如崩溃电压)所决定。例如，当栅氧化层的崩溃电压越大时，二极管串20_1中背靠背二极管22的数量越多，即掺杂区120n以及掺杂区120p的数量越多。此外，藉由将二极管串20_1形成在沟槽结构110内，可不需要额外的静电放电保护电路或结构，因此可降低制造成本。
第一部分半导体层120_1与金属线210a重叠且被金属线210a完全地覆盖。第二部分半导体层120_2与金属线210a部分地重叠。第二部分半导体层120_2和第三部分半导体层120_3与金属线220a部分地重叠，且金属线220a是经由导电插塞162连接于第二部分半导体层120_2和第三部分半导体层120_3的掺杂区120n。第三部分半导体层120_3与金属线210b部分地重叠，且金属线210b是经由导电插塞161连接于第三部分半导体层120_3的掺杂区120n。
重掺杂区112位于体掺杂区106中。导电插塞152沿Z方向延伸穿通层间介电层116，以便连接金属线210a及半导体材料层103中的源极掺杂区108和重掺杂区112。重掺杂区112具有与体掺杂区106不同的导电型，例如N型。在一些实施例中，重掺杂区112的掺杂浓度小于源极掺杂区108的掺杂浓度。金属线210a经由互连结构(interconnect structure)215连接到源极端S。在本发明实施例中，金属线210a与源极端S之间电性连接的其他金属线(未显示)以及导电插塞(未显示)统称为互连结构215。为了方便说明，金属线210a、导电插塞152与互连结构215可作为源极连接结构。
重掺杂区132位于第二部分半导体层120_2和第三部分半导体层120_3之间，且围绕导电插塞162的一端。导电插塞162沿Z方向延伸穿通层间介电层116且延伸到半导体层中，以便连接金属线220a及半导体层120。重掺杂区132具有与半导体层120相同的导电型，例如N型。金属线220a经由互连结构225连接到栅极端G。在本发明实施例中，金属线220a与栅极端G之间电性连接的其他金属线(未显示)以及导电插塞(未显示)统称为互连结构225。为了方便说明，金属线220a、导电插塞162与互连结构225可作为栅极连接结构。
重掺杂区131位于第三部分半导体层120_3最末端的掺杂区120n中，且围绕导电插塞161的一端。导电插塞161沿Z方向延伸穿通层间介电层116且延伸到第三部分半导体层120_3中，以便电性连接金属线210b及最末端的掺杂区120n。重掺杂区131具有与掺杂区120n相同的导电型，例如N型。金属线210b经由互连结构215连接到源极端S以及金属线210a。在本发明实施例中，金属线210b与源极端S之间电性连接的其他金属线(未显示)以及导电插塞(未显示)统称为互连结构215。在一些实施例中，金属线210b是透过位于上层的互连结构215(例如M2金属线以及对应的导电插塞)连接到金属线210a。在一些实施例中，金属线210b是透过位于同层的互连结构215(例如M1金属线)连接到金属线210a。
在X方向，掺杂区120p和120n具有宽度W1。在Y方向，掺杂区120p的长度L2是大于掺杂区120n的长度L3。在一些实施例中，长度L2大约是3-4微米(μm)，而长度L3大约是2微米。此外，重掺杂区131和132到掺杂区120p的距离分别为长度L4。在一些实施例中，长度L4是小于或等于长度L3。长度L2、L3和L4是根据垂直式功率晶体管10的制程参数所决定。
在沟槽型半导体功率器件中，每个导电插塞的构型可能根据工艺或电性需求而有所不同。导电插塞的材料可以包括金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)或其他金属或合金。在一些实施例中，导电插塞161、162为柱状构型。在一些实施例中，导电插塞161或162沿Z方向具有约略相同的深度。在一些实施例中，导电插塞152具有上宽下窄的构型。
在各静电放电保护结构ESD_P1中，二极管串20_1的第一端(即邻接第二部分半导体层120_2的掺杂区120n，或是设置有重掺杂区132的掺杂区120n)会经由栅极电阻Rg电性连接于垂直式功率晶体管10的栅极，而二极管串20_1的第二端(即远离第二部分半导体层120_2的掺杂区120n，或是设置有重掺杂区131的掺杂区120n)会经由源极连接结构(例如互连结构215等)电性连接于源极掺杂区108。在沟槽型半导体功率器件100_1的实施例中，图1的栅极电阻30是由全部沟槽结构110中的栅极电阻Rg并联所形成，例如由三个栅极电阻Rg并联所形成。图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1并联所形成，例如由三个二极管串20_1并联所形成。在沟槽型半导体功率器件100_1中，当沟槽结构110的数量增加时，静电放电保护结构ESD_P1的数量也增加，于是可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。在需要额外面积形成静电放电保护结构的传统半导体功率器件中，当功率晶体管的尺寸增加时，需要额外的设计与布局来对应调整静电放电保护结构的尺寸。因此，相较于需要额外面积形成静电放电保护结构的传统方法，本公开实施例的静电放电保护结构是与栅极结构设置在一起，可以达到减少面积与产品尺寸的功效，且在功率晶体管10的尺寸增加的情况下，静电放电保护也一并跟着提升，而不需要额外的设计和布局。此外，相较于具有单一沟槽电阻的传统沟槽型半导体功率器件，并联的栅极电阻Rg可降低沟槽电阻的阻抗，因此不会降低垂直式功率晶体管10的切换速度，具有较佳操作效率。
图4是根据本公开的一些实施例的沟槽型半导体功率器件100_1A的顶视图。图5A是图4所述的沟槽型半导体功率器件100_1A沿线A-A'的剖面图，及图5B是图4所述的沟槽型半导体功率器件100_1A沿线B-B'的剖面图。图4的沟槽型半导体功率器件100_1A的结构配置相似于图2的沟槽型半导体功率器件100_1，两功率器件的差异在于沟槽型半导体功率器件100_1A进一步包括静电放电保护结构ESD_P2。为说明简洁之缘故，下文仅针对不同实施例之间的差异进行说明，省略与前述实施例相同或类似的结构或工艺方法的相关说明。
静电放电保护结构ESD_P2包括由板状多晶硅形成的半导体层310。半导体层310包括多个掺杂区310n以及多个掺杂区310p，而掺杂区310n和掺杂区310p具有不同的导电型。例如，掺杂区310n具有与掺杂区120n相同的导电型掺杂，例如N型，以及掺杂区310p具有与掺杂区120p相同的导电型掺杂，例如P型。在静电放电保护结构ESD_P2中，掺杂区310n和掺杂区310p会交错排列，以形成具有串接的两个背靠背二极管22的二极管串(下文统称为二极管串20_2)。此外，二极管串20_2中背靠背二极管22的数量是相同于二极管串20_1中背靠背二极管22的数量。在一些实施例中，于X方向上，掺杂区310p和310n的宽度是大于掺杂区120p和120n的宽度W1。于Y方向上，掺杂区120p和310p具有相同长度L2，而掺杂区120n和310n具有相同长度L3。
重掺杂区141位于邻近静电放电保护结构ESD_P1的掺杂区310n，且围绕导电插塞171的一端。导电插塞171沿Z方向延伸通过层间介电层116且延伸到半导体层310，以便连接金属线210b。重掺杂区142位于远离静电放电保护结构ESD_P1的掺杂区310n，且围绕导电插塞172的一端。导电插塞172沿Z方向延伸通过层间介电层116，以便连接金属线220b。金属线220b经由互连结构225连接到栅极端G以及金属线220a。重掺杂区141和142具有与半导体层120相同的导电型，例如N型。为了方便说明，连接于互连结构215的金属线与导电插塞可作为源极连接结构，及连接于互连结构225的金属线与导电插塞可作为栅极连接结构。
在沟槽型半导体功率器件100_1A中，静电放电保护结构ESD_P2是分离于静电放电保护结构ESD_P1且被层间介电层116所包围。此外，静电放电保护结构ESD_P2的半导体层310是形成在半导体层120的上方且重迭于体掺杂区106。因此，导电插塞171和172在Z方向的深度是小于导电插塞161和162。
在静电放电保护结构ESD_P2中，二极管串20_2的第一端(即远离静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区142的掺杂区310n)会经由栅极连接结构(例如金属线220b、互连结构225等)电性连接于栅极电阻Rg，而二极管串20_2的第二端(即邻近静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区141的掺杂区310n)会经由源极连接结构(例如金属线210b、互连结构215等)电性连接于源极掺杂区108。在沟槽型半导体功率器件100_1A的实施例中，图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1以及静电放电保护结构ESD_P2的二极管串20_2并联所形成，例如由三个二极管串20_1和二极管串20_2并联所形成。在沟槽型半导体功率器件100_1A中，藉由使用额外的静电放电保护结构ESD_P2，可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。
图6是根据本公开的一些实施例的沟槽型半导体功率器件100_1B的顶视图。图7A是图6所述的沟槽型半导体功率器件100_1B沿线A-A'的剖面图，及图7B是图6所述的沟槽型半导体功率器件100_1B沿线B-B'的剖面图。图6的沟槽型半导体功率器件100_1B的结构配置相似于图4的沟槽型半导体功率器件100_1A，两功率器件的差异在于沟槽型半导体功率器件100_1B的半导体层310往半导体层120的方向延伸且连接于半导体层120，换句话说，沟槽型半导体功率器件100_1B的两静电放电保护结构ESD_P1和ESD_P2是透过延伸的半导体层310合并在一起。
图7A所示的沟槽型半导体功率器件100_1B的剖面图与图3、图6相似，在此不做重复说明。如图7B的沟槽型半导体功率器件100_1B所显示，形成静电放电保护结构ESD_P2的半导体层310会沿Y方向往静电放电保护结构ESD_P1延伸，以便与沿Z方向延伸的第三部分半导体层120_3最末端的掺杂区120n相连接，即半导体层310会邻接于半导体层120。因此，沟槽型半导体功率器件100_1B连接静电放电保护结构ESD_P1的第二端的导电插塞不需要深入到半导体层120中。此外，合并的半导体层310以及半导体层120是共享相同的栅极材料(例如多晶硅)，因此相较于沟槽型半导体功率器件100_1A在形成半导体层120之后需要先把表面的栅极材料都全部蚀刻之后再重新形成半导体层310，沟槽型半导体功率器件100_1B可以简化制程的步骤，而降低成本。静电放电保护结构ESD_P1中二极管串20_1的第二端是经由重掺杂区143和导电插塞173电性连接于金属线210b。重掺杂区143的导电型相同于重掺杂区141和142。导电插塞171-173在Z方向具有相同的深度。在一些实施例中，静电放电保护结构ESD_P1的第二端与静电放电保护结构ESD_P2的第一端共享相同的导电插塞171或173，例如可以根据设计的需求，而仅使用导电插塞171和173之一者。在一些实施例中，静电放电保护结构ESD_P1的第二端连接于静电放电保护结构ESD_P2的第一端。
图8是根据本公开的一些实施例的沟槽型半导体功率器件100_1C的顶视图。图9A是图8所述的沟槽型半导体功率器件100_1C沿线A-A'的剖面图，及图9B是图8所述的沟槽型半导体功率器件100_1C沿线B-B'的剖面图。图8的沟槽型半导体功率器件100_1C的结构配置相似于图4的沟槽型半导体功率器件100_1A，两功率器件的差异在于沟槽型半导体功率器件100_1C的静电放电保护结构ESD_P1和ESD_P2是形成在同一水平面且设置在彼此分离的不同沟槽内。
在沟槽型半导体功率器件100_1C的一些实施例中，静电放电保护结构ESD_P2的半导体层310在Z方向与静电放电保护结构ESD_P1的半导体层120具有相同的深度。静电放电保护结构ESD_P2的沟槽可以是和沟槽结构110同时形成，绝缘层115会同时衬底于静电放电保护结构ESD_P2的沟槽中。半导体层310可以与半导体层120同步骤形成，被绝缘层115所包围。静电放电保护结构ESD_P2中二极管串20_2的第一端是经由重掺杂区134和导电插塞164电性连接于金属线220b，以及二极管串20_2的第二端是经由重掺杂区133和导电插塞163电性连接于金属线210b。重掺杂区133和134的导电型相同于重掺杂区131和132。重掺杂区133和134可以和重掺杂区131和132于相同步骤形成，因此具有与重掺杂区131和132相同或相似的构型，位于半导体层310中的位置也与重掺杂区131和132位于半导体层120中的位置相对应。导电插塞161-164在Z方向具有相同的深度。在此实施例中，可使用相同或相似的制程步骤来完成静电放电保护结构ESD_P1和ESD_P2，因此可降低制造成本。
图10是根据本公开的一些实施例的沟槽型半导体功率器件100_2的顶视图。图11A是图10所述的沟槽型半导体功率器件100_2沿线A-A'的剖面图，及图11B是图10所述的沟槽型半导体功率器件100_2沿线B-B'的剖面图。沟槽型半导体功率器件100_2为双沟槽型半导体功率器件。相较于图2的沟槽型半导体功率器件100_1，沟槽型半导体功率器件100_2更包括屏蔽结构111围绕沟槽结构110。金属线210a和210b在Y方向的宽度是大于金属线220a。
屏蔽结构111为梳状的沟槽结构，其由多个沿Y方向延伸的沟槽结构(下文称为第一子屏蔽结构111a)和一个沿X方向的沟槽结构(下文称为第二子屏蔽结构111b)所组成。各沟槽结构110设置在相邻的两第一子屏蔽结构111a之间，而第二子屏蔽结构111b是设置在接近于沟槽结构110的静电放电保护结构ESD_P1，即第二子屏蔽结构111b是远离源极掺杂区108。屏蔽结构111在半导体材料层103中具有深度D2，且屏蔽结构111的深度D2大于沟槽结构110的深度D1。屏蔽结构111包括半导体层122。半导体层122在X方向上具有宽度W2且宽度W2是大于宽度W1。半导体层122具有与轻掺杂区104相同的导电型掺杂，例如N型。此外，在屏蔽结构111中，半导体层122被绝缘层115所包围。
在沟槽型半导体功率器件100_2中，类似于沟槽型半导体功率器件100_1，各沟槽结构110包括一个静电放电保护结构ESD_P1。静电放电保护结构ESD_P1是经由轻掺杂区104和体掺杂区106分离于屏蔽结构111。在一些实施例中，沟槽型半导体功率器件100_2的源极掺杂区108形成沟槽型半导体功率器件100_2中，且只在导电插塞152邻近沟槽结构110的一侧。重掺杂区135和137位于半导体层122中，并具有与轻掺杂区104相同的导电型掺杂，例如N型。导电插塞165和167沿Z方向延伸穿通层间介电层116，以便将半导体层122电性连接于金属线210a和金属线210b。如先前所描述，金属线210b经由互连结构215连接到源极端S以及金属线210a。为了方便说明，导电插塞165和167可作为源极连接结构。
在沟槽型半导体功率器件100_2的实施例中，图1的栅极电阻30是由全部沟槽结构110中的栅极电阻Rg并联所形成。图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1并联所形成。在沟槽型半导体功率器件100_2中，当沟槽结构110的数量增加时，静电放电保护结构ESD_P1的数量也增加，于是可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。
图12是根据本公开的一些实施例的沟槽型半导体功率器件100_2A的顶视图。图13A是图12所述的沟槽型半导体功率器件100_2A沿线A-A'的剖面图，及图13B是图12所述的沟槽型半导体功率器件100_2A沿线B-B'的剖面图。沟槽型半导体功率器件100_2A为双沟槽型半导体功率器件。图12的沟槽型半导体功率器件100_2A的结构配置相似于图10的沟槽型半导体功率器件100_2，两功率器件的差异在于沟槽型半导体功率器件100_2A更包括静电放电保护结构ESD_P2。
静电放电保护结构ESD_P2包括具有多个掺杂区310n以及多个掺杂区310p的半导体层310。在沟槽型半导体功率器件100_2A中，静电放电保护结构ESD_P2分离于静电放电保护结构ESD_P1且被层间介电层116所包围。屏蔽结构111设置在静电放电保护结构ESD_P2与静电放电保护结构ESD_P1之间。此外，静电放电保护结构ESD_P2的半导体层310是形成在半导体层120的上方且重迭于体掺杂区106。因此，导电插塞171和172在Z方向的深度是小于导电插塞161和162。
在静电放电保护结构ESD_P2中，二极管串20_2的第一端(即远离静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区142的掺杂区310n)会经由栅极连接结构(例如金属线220b、互连结构225等)电性连接于栅极端G，而二极管串20_2的第二端(即邻近静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区141的掺杂区310n)会经由源极连接结构(例如金属线210b、互连结构215等)互连结构215电性连接于源极端S。在沟槽型半导体功率器件100_2A的实施例中，图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1以及静电放电保护结构ESD_P2的二极管串20_2并联所形成。在沟槽型半导体功率器件100_2A中，藉由使用额外的静电放电保护结构ESD_P2，可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。沟槽型半导体功率器件100_2A的静电放电保护结构ESD_P2类似沟槽型半导体功率器件100_1A的静电放电保护结构ESD_P2，差异在于沟槽型半导体功率器件100_2A是将静电放电保护结构ESD_P2套用于双沟槽型半导体功率器件100_2，因此详细结构可以参考沟槽型半导体功率器件100_1A的段落说明，在此不重复。
在其他实施例中，沟槽型半导体功率器件100_2A的静电放电保护结构ESD_P2在Z方向与静电放电保护结构ESD_P1是形成在同一水平面且设置在彼此分离的不同沟槽内，如图9B所显示的静电放电保护结构ESD_P1和ESD_P2。
图14是根据本公开的一些实施例的沟槽型半导体功率器件100_2B的顶视图。图15A是图14所述的沟槽型半导体功率器件100_2B沿线A-A'的剖面图，及图15B是图14所述的沟槽型半导体功率器件100_2B沿线B-B'的剖面图。沟槽型半导体功率器件100_2B为双沟槽型半导体功率器件。图14的沟槽型半导体功率器件100_2B的结构配置相似于图12的沟槽型半导体功率器件100_2A，两功率器件的差异在于沟槽型半导体功率器件100_2B的静电放电保护结构ESD_P2和屏蔽结构111是透过延伸的半导体层310合并在一起。
在沟槽型半导体功率器件100_2B中，形成静电放电保护结构ESD_P2的半导体层310会沿Y方向往屏蔽结构111延伸，以便与沿Z方向延伸的第二子屏蔽结构111b的半导体层122相连接，即半导体层310会邻接于半导体层122。半导体层122是经由重掺杂区141和导电插塞171电性连接于金属线210b。
本公开的静电放电保护结构可以与栅极结构整合，达到减少制造成本以及减少产品面积的功效。在其他实施例中，本公开的静电放电保护结构可以进一步与屏蔽电极整合，达到提升静电放电保护的功效。下文中提供静电放电保护结构整合于屏蔽电极的多个范例性实施例，但本公开不限于此。
图16是根据本公开的一些实施例的沟槽型半导体功率器件100_2C的顶视图。图17A是图16所述的沟槽型半导体功率器件100_2C沿线A-A'的剖面图、图17B是图16所述的沟槽型半导体功率器件100_2C沿线B-B'的剖面图，及图17C是图16所述的沟槽型半导体功率器件100_2C沿线C-C'的剖面图。沟槽型半导体功率器件100_2C为双沟槽型半导体功率器件。图16的沟槽型半导体功率器件100_2C的结构配置相似于图10的沟槽型半导体功率器件100_2，两功率器件的差异在于沟槽型半导体功率器件100_2C的屏蔽结构111更包括多个静电放电保护结构ESD_P3。
在静电放电保护结构ESD_P3中，第一子屏蔽结构111a的半导体层122分成远离第二子屏蔽结构111b的第一部分半导体层122和接近第二子屏蔽结构111b的第二部分半导体层122。换言之，第一部分半导体层122是接近源极掺杂区108，而第二子屏蔽结构111b是远离源极掺杂区108。第一部分半导体层122被金属线210a完全地覆盖，并经由导电插塞165电性连接于金属线210a。第一部分半导体层122具有与轻掺杂区104相同的导电型掺杂，例如N型。第二部分半导体层122包括多个掺杂区122n以及多个掺杂区122p。掺杂区122n和掺杂区122p具有不同的导电型。例如，掺杂区122n具有与掺杂区120n相同的导电型掺杂，例如N型，以及掺杂区122p具有与掺杂区120p相同的导电型掺杂，例如P型。掺杂区122n和掺杂区122p两者之间的界面会形成PN结。此外，每一掺杂区122p和相邻的两掺杂区122n会形成一个背靠背二极管(即图1的背靠背二极管22)。在静电放电保护结构ESD_P3中，掺杂区122n和掺杂区122p会交错排列，以形成具有串接的两个背靠背二极管22的二极管串(下文统称为二极管串20_3)。此外，二极管串20_3中背靠背二极管22的数量是相同于二极管串20_1中背靠背二极管22的数量。各第一子屏蔽结构111a的半导体层122可包括一或多个静电放电保护结构ESD_P3。
在沟槽型半导体功率器件100_2C的实施例中，屏蔽结构111的第一子屏蔽结构111a(即沿Y方向延伸的沟槽结构)包括两个静电放电保护结构ESD_P3，例如设置在金属线210b和220a之间的静电放电保护结构ESD_P3(下文统称为静电放电保护结构ESD_P3a)以及设置在金属线210a和220a之间的静电放电保护结构ESD_P3(下文统称为静电放电保护结构ESD_P3b)。在一些实施例中，静电放电保护结构ESD_P1是设置在两静电放电保护结构ESD_P3a之间，以及栅极电阻Rg是设置在两静电放电保护结构ESD_P3b之间。在一些实施例中，屏蔽结构111的第一子屏蔽结构111a只包括一个静电放电保护结构ESD_P3，例如静电放电保护结构ESD_P3a或ESD_P3b。
在静电放电保护结构ESD_P3a中，二极管串20_3的第一端(即邻近第一部分半导体层122的掺杂区120n，或是设置有重掺杂区136的掺杂区122n)会经由栅极连接结构(例如导电插塞166、金属线220a、互连结构225等)电性连接于栅极端G，而二极管串20_3的第二端(即远离第一部分半导体层122的掺杂区120n，或是设置有重掺杂区137a的掺杂区122n)会经由源极连接结构(例如导电插塞167a、金属线210b、互连结构215等)电性连接于源极端S。在静电放电保护结构ESD_P3b中，二极管串20_3的第一端(即远离第一部分半导体层122的掺杂区120n，或是设置有重掺杂区136的掺杂区122n)会经由栅极连接结构(例如导电插塞166、金属线220a、互连结构225等)电性连接于栅极端G，而二极管串20_3的第二端(即邻接第一部分半导体层122的掺杂区120n，或是设置有重掺杂区135a的掺杂区122n)会经由源极连接结构(例如导电插塞165a、金属线210a、互连结构215等)电性连接于源极端S。在沟槽型半导体功率器件100_2C的实施例中，图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1以及全部静电放电保护结构ESD_P3的二极管串20_3并联所形成，例如由两个二极管串20_1和六个二极管串20_3并联所形成。在沟槽型半导体功率器件100_2C中，当静电放电保护结构ESD_P3的数量增加时，可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。
图18是根据本公开的一些实施例的沟槽型半导体功率器件100_2D的顶视图。图19A是图18所述的沟槽型半导体功率器件100_2D沿线A-A'的剖面图、图19B是图18所述的沟槽型半导体功率器件100_2D沿线B-B'的剖面图，及图19C是图18所述的沟槽型半导体功率器件100_2D沿线C-C'的剖面图。沟槽型半导体功率器件100_2D为双沟槽型半导体功率器件。图18的沟槽型半导体功率器件100_2D的结构配置相似于图16的沟槽型半导体功率器件100_2C，两功率器件的差异在于沟槽型半导体功率器件100_2D更包括静电放电保护结构ESD_P2。
在沟槽型半导体功率器件100_2D中，静电放电保护结构ESD_P2分离于静电放电保护结构ESD_P1和ESD_P3且被层间介电层116所包围。此外，屏蔽结构111的第二子屏蔽结构111b(即沿X方向延伸的沟槽结构)设置在静电放电保护结构ESD_P2与静电放电保护结构ESD_P1(或静电放电保护结构ESD_P3a)之间。静电放电保护结构ESD_P2的半导体层310是形成在半导体层120的上方且重迭于体掺杂区106。因此，导电插塞171和172在Z方向的深度是小于导电插塞161、162、165a、166、167和167a。
在静电放电保护结构ESD_P2中，二极管串20_2的第一端(即远离静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区142的掺杂区310n)会经由栅极连接结构(例如金属线220b、互连结构225等)电性连接于栅极端G，而二极管串20_2的第二端(即邻近静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区141的掺杂区310n)会经由源极连接结构(例如金属线210b、互连结构215等)电性连接于源极端S。在沟槽型半导体功率器件100_2D的实施例中，图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1、全部静电放电保护结构ESD_P3的二极管串20_3及静电放电保护结构ESD_P2的二极管串20_2并联所形成。在沟槽型半导体功率器件100_2D中，藉由使用额外的静电放电保护结构ESD_P2，可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。
在一些实施例中，沟槽型半导体功率器件100_2D的静电放电保护结构ESD_P2在Z方向与静电放电保护结构ESD_P1是形成在同一水平面且设置在彼此分离的不同沟槽内。在一些实施例中，沟槽型半导体功率器件100_2D的静电放电保护结构ESD_P2在Z方向与静电放电保护结构ESD_P3是形成在同一水平面且设置在彼此分离的不同沟槽内。
图20是根据本公开的一些实施例的沟槽型半导体功率器件100_2E的顶视图。图21A是图20所述的沟槽型半导体功率器件100_2E沿线A-A'的剖面图、图21B是图20所述的沟槽型半导体功率器件100_2E沿线B-B'的剖面图，及图21C是图20所述的沟槽型半导体功率器件100_2E沿线C-C'的剖面图。沟槽型半导体功率器件100_2E为双沟槽型半导体功率器件。图20的沟槽型半导体功率器件100_2E的结构配置相似于图18的沟槽型半导体功率器件100_2D，两功率器件的差异在于沟槽型半导体功率器件100_2B的静电放电保护结构ESD_P2和屏蔽结构111是透过延伸的半导体层310合并在一起。
在沟槽型半导体功率器件100_2E中，形成静电放电保护结构ESD_P2的半导体层310会沿Y方向往屏蔽结构111延伸，以便与第二子屏蔽结构111b中沿Z方向延伸的半导体层122相连接，即半导体层310会邻接于半导体层122。第二子屏蔽结构111b的半导体层122是经由重掺杂区141和导电插塞171电性连接于金属线210b。
上文中提供了静电放电保护结构与栅极结构及/或屏蔽电极结构整合的多个实施例，说明本公开可以广泛应用于多种类型的沟槽式半导体功率器件。下文将进一步提供本公开的静电放电保护结构整合于分裂栅半导体器件的栅极结构及/或屏蔽电极结构的多个实施例，以作为范例性说明，但本公开不限于此。
图22是根据本公开的一些实施例的沟槽型半导体功率器件100_3的顶视图。图23A是图22所述的沟槽型半导体功率器件100_3沿线A-A'的剖面图，及图23B是图22所述的沟槽型半导体功率器件100_3沿线B-B'的剖面图。沟槽型半导体功率器件100_3为沟槽型分裂栅(Split Gate(SGT))半导体器件。相较于图2的沟槽型半导体功率器件100_1的沟槽结构110，沟槽型半导体功率器件100_3的沟槽结构110a更包括半导体层124。此外，相较于图2的沟槽型半导体功率器件100_1，沟槽型半导体功率器件100_3更包括屏蔽结构113。金属线210a和210b在Y方向的宽度是大于金属线220a，以及金属线210b具有最大的宽度。
在沟槽型半导体功率器件100_3的实施例中，屏蔽结构110a在半导体材料层103中具有深度D3，且屏蔽结构110a沿Y方向延伸。在一些实施例中，屏蔽结构110a的深度D3是大于屏蔽结构110的深度D1。此外，屏蔽结构113在半导体材料层103中具有深度D4，且屏蔽结构113沿X方向延伸。在一些实施例中，深度D3是相同于深度D4。在一些实施例中，深度D3是不同于深度D4。屏蔽结构113包括半导体层126。半导体层126具有与轻掺杂区104相同的导电型掺杂，例如N型。在一些实施例中，半导体层126的掺杂浓度大于轻掺杂区104的掺杂浓度。此外，在屏蔽结构113中，半导体层126被绝缘层115所包围。屏蔽结构113透过轻掺杂区104和体掺杂区106分离于沟槽结构110a。
在沟槽结构110a中，半导体层124分离于半导体层120，且被绝缘层115所包围。半导体层124具有与轻掺杂区104相同的导电型掺杂，例如N型。在一些实施例中，半导体层124的掺杂浓度大于轻掺杂区104的掺杂浓度。半导体层124可分成两个部分124_1和124_2(下文分别称为第一部分半导体层124_1和第二部分半导体层124_2)。第一部分半导体层124_1沿Y方向延伸且设置在半导体层120以及轻掺杂区104之间。第二部分半导体层124_2沿Z方向延伸且设置在静电放电保护结构ESD_P1以及体掺杂区106(或屏蔽结构113)之间。在Z方向上，第一部分半导体层124_1是重迭于半导体层120，而第二部分半导体层124_2不会重迭于半导体层120。此外，在Z方向上，第一部分半导体层124_1的厚度以及半导体层120的厚度是小于深度D3。
重掺杂区151位于第二部分半导体层124_2中，且围绕导电插塞181的一端。导电插塞181沿Z方向延伸穿通层间介电层116，以便连接金属线210b及第二部分半导体层124_2。重掺杂区139位于半导体层126中，且围绕导电插塞169的一端。导电插塞169沿Z方向延伸穿通层间介电层116，以便连接金属线210b及半导体层126。重掺杂区151和139具有与轻掺杂区104相同的导电型，例如N型。在沟槽型半导体功率器件100_3，半导体层124和半导体层126是经由源极连接结构(例如金属线210b、互连结构215等)连接到源极端S。
图24是根据本公开的一些实施例的沟槽型半导体功率器件100_3A的顶视图。图25A是图24所述的沟槽型半导体功率器件100_3A沿线A-A'的剖面图，及图13B是图12所述的沟槽型半导体功率器件100_3A沿线B-B'的剖面图。沟槽型半导体功率器件100_3A为沟槽型分裂栅半导体功率器件。图24的沟槽型半导体功率器件100_3A的结构配置相似于图22的沟槽型半导体功率器件100_3，两功率器件的差异在于沟槽型半导体功率器件100_3A更包括静电放电保护结构ESD_P4。
静电放电保护结构ESD_P4形成在各沟槽结构110a的第二部分半导体层124_2。各静电放电保护结构ESD_P4包括多个掺杂区124n以及多个掺杂区124p。掺杂区124n和掺杂区124p具有不同的导电型。例如，掺杂区124n具有与掺杂区120n相同的导电型掺杂，例如N型，以及掺杂区124p具有与掺杂区120p相同的导电型掺杂，例如P型。掺杂区124n和掺杂区124p两者之间的界面会形成PN结。此外，每一掺杂区124p和相邻的两掺杂区124n会形成一个背靠背二极管22。在静电放电保护结构ESD_P4中，掺杂区124n和掺杂区124p会交错排列，以形成具有串接的两个背靠背二极管22的二极管串(下文统称为二极管串20_4)。此外，二极管串20_4中背靠背二极管22的数量是相同于二极管串20_1中背靠背二极管22的数量。
在一些实施例中，掺杂区124n和120n在Y方向上具有相同的长度L3，而掺杂区124p和120p在Y方向上具有相同的长度L2。此外，在Z方向上，掺杂区124n和124p的深度是大于掺杂区120n和120p的深度。
重掺杂区151位于第二部分半导体层124_2最前端(例如邻接第一部分半导体层124_1处)的掺杂区124n中，且围绕导电插塞181的一端。导电插塞181沿Z方向延伸穿通层间介电层116，以便连接金属线210b及最前端的掺杂区124n。重掺杂区154位于第二部分半导体层124_2最末端(例如远离第一部分半导体层124_1处)的掺杂区124n中，且围绕导电插塞182的一端。导电插塞182沿Z方向延伸穿通层间介电层116，以便连接金属线220b及最末端的掺杂区124n。重掺杂区151和154具有与掺杂区120n相同的导电型，例如N型。金属线210b经由互连结构215连接到源极端S以及金属线210a。
在静电放电保护结构ESD_P4中，二极管串20_4的第一端(即远离静电放电保护结构ESD_P1的掺杂区124n，或是设置有重掺杂区154的掺杂区124n)会经由栅极连接结构(例如金属线220b、互连结构225等)电性连接于栅极端G，而二极管串20_4的第二端(即邻近静电放电保护结构ESD_P1的掺杂区124n，或是设置有重掺杂区151的掺杂区124n)会经由源极连接结构(例如金属线210b、互连结构215等)电性连接于源极端S。静电放电保护结构ESD_P1和ESD_P4与金属线210b部分地重叠。金属线210b是经由导电插塞161连接于静电放电保护结构ESD_P1的掺杂区120n，并经由导电插塞181连接于静电放电保护结构ESD_P4的掺杂区124n。在各屏蔽结构110a中，透过源极连接结构(例如连接于互连结构215的相关金属线和导电插塞)以及栅极连接结构(例如连接于互连结构225的相关金属线和导电插塞)，静电放电保护结构ESD_P1可并联于静电放电保护结构ESD_P4。换言之，在沟槽型半导体功率器件100_3A的实施例中，图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1以及全部静电放电保护结构ESD_P4的二极管串20_4并联所形成。在一些实施例中，静电放电保护结构ESD_P1的数量是相同于静电放电保护结构ESD_P4的数量。在沟槽型半导体功率器件100_3A中，藉由使用额外的静电放电保护结构ESD_P4，可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。
图26是根据本公开的一些实施例的沟槽型半导体功率器件100_3B的顶视图。图27A是图26所述的沟槽型半导体功率器件100_30沿线A-A'的剖面图，及图27B是图26所述的沟槽型半导体功率器件100_3B沿线B-B'的剖面图。沟槽型半导体功率器件100_3B为沟槽型分裂栅半导体功率器件。图26的沟槽型半导体功率器件100_3B的结构配置相似于图24的沟槽型半导体功率器件100_3A，两功率器件的差异在于沟槽型半导体功率器件100_3B更包括静电放电保护结构ESD_P2。
在沟槽型半导体功率器件100_3B中，静电放电保护结构ESD_P2分离于静电放电保护结构ESD_P1和ESD_P4且被层间介电层116所包围。屏蔽结构113设置在静电放电保护结构ESD_P2与静电放电保护结构ESD_P4之间。此外，静电放电保护结构ESD_P2是形成在半导体层120的上方且重迭于体掺杂区106。
在静电放电保护结构ESD_P2中，二极管串20_2的第一端(即邻近静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区141的掺杂区310n)会经由栅极连接结构(例如导电插塞171、金属线220b、互连结构225等)电性连接于栅极端G，而二极管串20_2的第二端(即远离静电放电保护结构ESD_P1的掺杂区120n，或是设置有重掺杂区142的掺杂区310n)会经由源极连接结构(例如导电插塞172、金属线210c、互连结构215等)电性连接于源极端S。在沟槽型半导体功率器件100_3A的实施例中，图1的二极管串20是由全部静电放电保护结构ESD_P1的二极管串20_1、全部静电放电保护结构ESD_P4的二极管串20_4以及静电放电保护结构ESD_P2的二极管串20_2并联所形成。在沟槽型半导体功率器件100_3B中，藉由使用额外的静电放电保护结构ESD_P2，可对垂直式功率晶体管10提供更多静电放电的路径，因而可增加静电放电保护的能力。
在一些实施例中，沟槽型半导体功率器件100_3B的静电放电保护结构ESD_P2在Z方向与静电放电保护结构ESD_P1或是静电放电保护结构ESD_P4会形成在同一水平面且设置在彼此分离的不同沟槽内。
图28是根据本公开的一些实施例的沟槽型半导体功率器件100_3C的顶视图。图29A是图28所述的沟槽型半导体功率器件100_3C沿线A-A'的剖面图，及图29B是图28所述的沟槽型半导体功率器件100_3C沿线B-B'的剖面图。沟槽型半导体功率器件100_3C为沟槽型分裂栅半导体功率器件。图28的沟槽型半导体功率器件100_3C的结构配置相似于图26的沟槽型半导体功率器件100_3B，两功率器件的差异在于沟槽型半导体功率器件100_3C的静电放电保护结构ESD_P2和屏蔽结构113是透过延伸的半导体层310合并在一起。
在沟槽型半导体功率器件100_3C中，形成静电放电保护结构ESD_P2的半导体层310会沿Y方向往屏蔽结构113延伸，以便与沿Z方向延伸的半导体层126相连接，即半导体层310会邻接于半导体层126。半导体层126是经由重掺杂区141和导电插塞171电性连接于金属线220b。
在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个组件或特征与另一或多个组件或特征的关系。除了在附图中描绘的定向之外，空间相对术语还旨在涵盖装置在使用时或运行时的不同定向。可以以其它方式定向装置(旋转90度或处于其它定向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当组件被称为“连接到”或“耦接到”另一组件时，其可以直接连接到或耦接到另一组件，或者可以存在中间组件。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (20)

1.一种沟槽型半导体功率器件，其特征在于，包括：
衬底，具有第一导电型；
轻掺杂区，位于所述衬底上，具有所述第一导电型；
体掺杂区，位于所述轻掺杂区中且远离所述衬底，具有第二导电型；
源极掺杂区，位于所述体掺杂区中且远离所述衬底，具有所述第一导电型；
沟槽结构，在从所述源极掺杂区往衬底延伸的第一方向上具有第一深度，并包括沿第二方向延伸的第一半导体层，所述第一方向垂直于所述第二方向，其中所述第一半导体层包括：
第一部分，邻接所述体掺杂区和所述源极掺杂区，用以作为具有所述第一导电型的栅电极；以及
第二部分，沿所述第二方向延伸且远离所述源极掺杂区，包括具有所述第一导电型的多个第一掺杂区以及具有所述第二导电型的多个第二掺杂区，其中所述多个第一掺杂区及所述多个第二掺杂区交错排列以形成具有一或多个背靠背二极管的第一二极管串，
其中所述第一二极管串的第一端电性连接于所述栅电极，所述第一二极管串的第二端经由第一连接结构电性连接于所述源极掺杂区。
2.根据权利要求1所述的沟槽型半导体功率器件，其中每一所述第二掺杂区分别与相邻的两个所述第一掺杂区的界面形成每一所述背对背二极管的第一PN结和第二PN结。
3.根据权利要求1所述的沟槽型半导体功率器件，其中所述第一半导体层进一步包括：
第三部分，沿所述第二方向延伸且远离所述源极掺杂区，并设置在所述第一部分与所述第二部分之间，具有所述第一导电型，
其中所述第一二极管串的所述第一端电性连接于第二连接结构，以及所述第一半导体层的所述第三部分形成栅极电阻。
4.根据权利要求1所述的沟槽型半导体功率器件，其中所述第一半导体层包括多晶硅、碳化硅、氮化镓、氧化镓或金刚石基材料。
5.根据权利要求1所述的沟槽型半导体功率器件，其中所述沟槽结构进一步包括:
绝缘层，包围所述第一半导体层，使所述第一半导体层分离于所述轻掺杂区、所述体掺杂区和所述源极掺杂区。
6.根据权利要求1所述的沟槽型半导体功率器件，其进一步包括：
静电放电保护结构，位于所述第一半导体层的上方或同一水平面，包括：
第二半导体层，包括具有所述第一导电型的多个第三掺杂区以及具有所述第二导电型的多个第四掺杂区，其中所述多个第三掺杂区及所述多个第四掺杂区交错排列以形成具有一或多个背靠背二极管的第二二极管串，
其中所述第二二极管串的第一端是经由所述第一连接结构电性连接于所述源极掺杂区，以及所述第二二极管串的第二端是經由第二连接结构电性连接于所述第一二极管串的所述第一端。
7.根据权利要求6所述的沟槽型半导体功率器件，其中所述第一半导体层分隔于所述静电放电保护结构。
8.根据权利要求6所述的沟槽型半导体功率器件，其中所述静电放电保护结构位于所述第一半导体层的上方，以及所述第一半导体层的所述第二部分邻接于所述静电放电保护结构的所述第二半导体层。
9.根据权利要求1所述的沟槽型半导体功率器件，进一步包括：
屏蔽结构，围绕所述沟槽结构并透过所述轻掺杂区及所述体掺杂区分离于所述第一二极管串，包括第二半导体层，其中所述第二半导体层包括:
第四部分，具有所述第一导电型，并经由所述第一连接结构连接于所述源极掺杂区，
其中在所述第一方向上，所述屏蔽结构的深度大于所述第一深度。
10.根据权利要求9所述的沟槽型半导体功率器件，其中所述第二半导体层进一步包括:
第五部分，远离所述源极掺杂区，包括具有所述第一导电型的多个第三掺杂区以及具有所述第二导电型的多个第四掺杂区，其中所述多个第三掺杂区及所述多个第四掺杂区交错排列以形成一或多个第二二极管串，
其中每一所述第二二极管串包括一或多个背靠背二极管，以及每一所述第二二极管串的第一端是经由第二连接结构连接于所述第一二极管串的所述第一端以及第二端是經由所述第一连接结构连接于所述源极掺杂区。
11.根据权利要求9或10所述的沟槽型半导体功率器件，其进一步包括：
静电放电保护结构，位于所述第一半导体层的上方或同一水平面，包括：
第三半导体层，包括具有所述第一导电型的多个第五掺杂区以及具有所述第二导电型的多个第六掺杂区，其中所述多个第五掺杂区及所述多个第六掺杂区交错排列以形成具有一或多个背靠背二极管的第三二极管串，
其中所述第三二极管串的第一端是电性连接于所述第一二极管串的第一端以及第二端是电性连接于所述源极掺杂区。
12.根据权利要求11所述的沟槽型半导体功率器件，其中所述屏蔽结构设置在所述静电放电保护结构以及所述第一二极管串之间且分离于所述静电放电保护结构。
13.根据权利要求11所述的沟槽型半导体功率器件，其中所述屏蔽结构设置在所述静电放电保护结构以及所述第一二极管串之间，以及所述屏蔽结构的所述第二半导体层邻接于所述静电放电保护结构的所述第三半导体层。
14.根据权利要求1所述的沟槽型半导体功率器件，其进一步包括：
屏蔽结构，包括具有所述第一导电型的第二半导体层，
其中所述沟槽结构进一步包括：
第三半导体层，位于所述第一半导体层以及所述轻掺杂区之间，其中所述第三半导体层包括：
第四部分，具有所述第一导电型，在所述第一方向上重叠于所述第一半导体层；以及
第五部分，相邻于所述第一二极管串且在所述第一方向上不重叠于所述第一半导体层，
其中所述第一半导体层透过绝缘层分离于所述第三半导体层，
其中所述屏蔽结构相邻于所述第三半导体层的所述第五部分，并透过所述轻掺杂区及所述体掺杂区分离于所述沟槽结构。
15.根据权利要求14所述的沟槽型半导体功率器件，其中在所述第一方向上，所述第三半导体层的所述第四部分的厚度以及所述第一半导体层的厚度是小于所述第一深度。
16.根据权利要求14所述的沟槽型半导体功率器件，其中所述第三半导体层的所述第五部分具有所述第一导电型，以及所述第三半导体层以及所述第二半导体层经由所述第一连接结构电性连接于所述源极掺杂区。
17.根据权利要求14所述的沟槽型半导体功率器件，其中所述所述第三半导体层的所述第五部分包括具有所述第一导电型的多个第三掺杂区以及具有所述第二导电型的多个第四掺杂区，其中所述多个第三掺杂区及所述多个第四掺杂区交错排列以形成具有一或多个背靠背二极管的第二二极管串，其中所述第二二极管串的第一端是经由第二连接结构连接于所述第一二极管串的第一端，以及所述第二二极管串的第二端是经由所述第一连接结构连接于所述源极掺杂区。
18.根据权利要求17所述的沟槽型半导体功率器件，其进一步包括：
静电放电保护结构，位于所述第一半导体层的上方或同一水平面，包括：
第四半导体层，包括具有所述第一导电型的多个第五掺杂区以及具有所述第二导电型的多个第六掺杂区，其中所述多个第五掺杂区及所述多个第六掺杂区交错排列以形成具有一或多个背靠背二极管的第三二极管串，
其中所述第三二极管串的第一端是经由所述第二连接结构连接于所述第一二极管串的第一端以及第二端是经由所述第一连接结构连接于所述源极掺杂区。
19.根据权利要求18所述的沟槽型半导体功率器件，其中所述屏蔽结构设置在所述静电放电保护结构和所述沟槽结构之间且分离于所述静电放电保护结构。
20.根据权利要求18所述的沟槽型半导体功率器件，其中所述屏蔽结构设置在所述静电放电保护结构和所述沟槽结构之间，以及所述屏蔽结构的所述第二半导体层邻接于所述静电放电保护结构的所述第四半导体层。
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