JP2013017360A - 半導体装置、ｄｃ−ｄｃコンバータ及び受像器 - Google Patents

Abstract

【課題】配線抵抗を低減し導通損失による効率低下を改善した半導体装置、ＤＣ−ＤＣコンバータ及び受像器を提供する。
【解決手段】第１の導電体と、半導体素子搭載部と、半導体素子と、第１の接続部と、第２の接続部とを備えた半導体装置が提供される。前記第１の導電体は、前記半導体素子搭載部の周囲に設けられている。前記半導体素子は、前記半導体素子搭載部に設けられ、第１のスイッチ素子と、前記第１のスイッチ素子と並列的に設けられた第２のスイッチ素子とを有する。前記第１の接続部と前記第２の接続部とは、前記第１のスイッチ素子と前記第２のスイッチ素子との境界を延長した仮想的な境界線よりも前記第１のスイッチ素子の側に設けられ、前記第１のスイッチ素子と前記第２のスイッチ素子とに電気的に接続され、前記第１の導電体と電気的に接続される。
【選択図】図１

Description

本発明の実施形態は、半導体装置、ＤＣ−ＤＣコンバータ及び受像器に関する。

同期整流方式の降圧型ＤＣ−ＤＣコンバータは、高効率の電源として用いられている。また、例えば、この種のＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチとローサイドスイッチで構成されたスイッチング回路が用いられる。しかし、ＤＣ−ＤＣコンバータにおいては、低電圧化に伴うローサイドスイッチのオン期間の長時間化や大電流化により、効率低下の要因として、ローサイドスイッチ側の導通損失の割合が増加している。

特開２０００−１１４３０７号公報

本発明の実施形態は、配線抵抗を低減し導通損失による効率低下を改善した半導体装置、ＤＣ−ＤＣコンバータ及び受像器を提供する。

実施形態によれば、第１の導電体と、半導体素子搭載部と、半導体素子と、第１の接続部と、第２の接続部とを備えた半導体装置が提供される。前記第１の導電体は、前記半導体素子搭載部の周囲に設けられている。前記半導体素子は、前記半導体素子搭載部に設けられ、第１のスイッチ素子と、前記第１のスイッチ素子と並列的に設けられた第２のスイッチ素子とを有する。前記第１の接続部と前記第２の接続部とは、前記第１のスイッチ素子と前記第２のスイッチ素子との境界を延長した仮想的な境界線よりも前記第１のスイッチ素子の側に設けられ、前記第１のスイッチ素子と前記第２のスイッチ素子とに電気的に接続され、前記第１の導電体と電気的に接続される。

第１の実施形態に係る半導体装置の構成を例示する平面図である。 第１の実施形態に係る半導体装置を含む第２の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。 図２に表した半導体装置の等価回路図である。 比較例の半導体装置の構成を例示する平面図である。 比較例の半導体装置の等価回路図である。 第１の実施形態に係る半導体装置の他の構成を例示する平面図である。 第３の実施形態に係る受像器の構成を例示する回路図である。

以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する平面図である。
図１に表したように、半導体装置１は、半導体素子搭載部３と、第１の導電体４、第２の導電体５、第３の導電体６、及び導電体７、８を含む複数の導電体を備えている。また、半導体素子９は、半導体素子搭載部３に搭載されている。半導体装置１は、これらをパッケージ２により、例えば樹脂により封止したり、キャン（can）やセラミック筐体などで封止して収容した構造を有する。

半導体素子搭載部３は、半導体装置１のほぼ中央部に設けられている。各導電体は、半導体素子搭載部３の周囲に設けられ、第１の導電体４は、第２の導電体５と第３の導電体６とに対向している。また、導電体７は、半導体素子搭載部３と接続しており、例えば、接地端子として用いられる。各導電体は、第１の接続部１３、第２の接続部１４を含む複数の接続部を介して、半導体素子９とそれぞれ電気的に接続される。

半導体素子９には、第１の配線層１０が、第１の導電体４に近接して設けられている。第１の配線層１０上には、第１の導電体４に近接して第１の接続部１３と第２の接続部１４が設けられている。第１の接続部１３及び第２の接続部１４は、それぞれ第１の導電体４との距離が最短となるように設けられている。

また、半導体素子９には、各配線層の下に、第１のスイッチ素子２５と第２のスイッチ素子２６とが並列的に設けられている。ここで、並列的とは、第１のスイッチ素子２５と第２のスイッチ素子２６とが、物理的に並列していることをいう。第１のスイッチ素子２５の両端は、それぞれ第１の配線層１０と第２の配線層１１とに接続されている。第２のスイッチ素子２２の両端は、それぞれ第１の配線層１０と第３の配線層１２とに接続されている。なお、第１及び第２のスイッチ素子２５、２６の各制御端子については、省略している。

さらに、半導体素子９には、第１のスイッチ素子２５及び第２のスイッチ素子２６を制御する制御回路２８が、設けられている。制御回路２８は、接続部２９、３０を介して、それぞれ導電体７、８と電気的に接続される。制御回路２８は、接続部３０を介して、導電体８に入力された信号に応じて、第１のスイッチ素子２５と第２のスイッチ素子２６とをそれぞれ導通状態または遮断状態にしてＰＷＭ制御する。

第２の配線層１１は、第２の導電体５に近接して設けられている。第２の配線層１１上には、第２の導電体５に近接して第３の接続部１５、１６が設けられている。第３の接続部１５、１６は、それぞれ第２の導電体５との距離が最短となるように設けられている。

第３の配線層１２は、第３の導電体６に近接して設けられている。第３の配線層１２上には、第４の導電体６に近接して、第４の接続部１７、１８が設けられている。第４の接続部１７、１８は、それぞれ第３の導電体６との距離が最短となるように設けられている。第１の配線層１０は、第２の配線層１１と第３の配線層１２とに対向している。

各接続部は、例えば、パッドとして各配線層上に形成される。
また、第１の導電体４と第１の接続部１３とは、ボンディングワイヤ１９で接続される。第２の導電体５と第２の接続部１４とは、ボンディングワイヤ２０で接続される。第３の接続部１５、１６は、それぞれボンディングワイヤ２１、２２で、第３の導電体５に接続される。第４の接続部１７、１８は、それぞれボンディングワイヤ２３、２４で、第４の導電体６に接続される。

上記のとおり、第１の接続部１３及び第２の接続部１４は、それぞれボンディングワイヤ１９、２０の長さが最短となるように、第１の配線層１０上に設けられている。第３の接続部１５、１６は、それぞれボンディングワイヤ２１、２２の長さが最短となるように、第２の配線層１１上に設けられている。第４の接続部１７、１８は、それぞれボンディングワイヤ２３、２４が最短となるように、第３の配線層１２上に設けられている。

第１の接続部１３と第２の接続部１４とは、第１の配線層１０上において、第１のスイッチ素子２５と第２のスイッチ素子２６との境界を延長した仮想的な境界線２７よりも、第１のスイッチ素子２５の側に設けられている。そのため、第１の導電体４と第２の接続部１４とを接続するボンディングワイヤ２０の長さは、第２の接続部１４が、境界線２７よりも第２のスイッチ素子２６の側に設けられた場合よりも短い。

このように、第１のスイッチ素子２５は、第２のスイッチ素子よりも第１の接続部１３と第２の接続部１４とに近接して設けられている。第１のスイッチ素子２５の一端は、第１の配線層１０に接続されて、第１の接続部１３及び第２の接続部１４を介して第１の導電体４に電気的に接続される。また、第１のスイッチ素子２５の他端は、第２の配線層１１に接続されて、第３の接続部１５、１６を介して第２の導電体５に電気的に接続される。第１のスイッチ素子２５は、第１の導電体４と第２の導電体５との間を電気的に導通させ、または遮断する。

第２のスイッチ素子２６は、第１のスイッチ素子２５よりも第１の接続部１３と第２の接続部１４とから離れて設けられる。第２のスイッチ素子２６の一端は、第１の配線層１０に接続されて、第１の接続部１３及び第２の接続部１４を介して第１の導電体４に電気的に接続される。また第２のスイッチ素子２６の他端は、第３の配線層１２に接続されて、第４の接続部１７、１８を介して第３の導電体６に電気的に接続される。第２のスイッチ素子２６は、第１の導電体４と第３の導電体６との間を電気的に導通させ、または遮断する。

なお、図１においては、第１の導電体４と第１のスイッチ素子２５の一端及び第２のスイッチ素子２６の一端とが、第１の接続部１３と第２の接続部１４とを介して接続された構成を例示している。しかし、第２の接続部１４は、一つに限定されず、複数設けてもよい。

同様に、第２の導電体５と第１のスイッチ素子２５の他端とは、第３の接続部１５、１６を介して接続されている。また、第３の導電体６と第２のスイッチ素子２６の他端とは、第４の接続部１７、１８を介して接続されている。しかし、第３の接続部１５、１６の数、第２の接続部１７、１８の数は、それぞれ２つに限定されず、任意でよい。

また、図１においては、各接続部と各導電体とは、それぞれボンディングワイヤで接続されている。しかし、各接続部と各導電体とは、それぞれ低抵抗で電気的に接続できればよく、他の接続方法、例えば導体板で接続してもよい。例えば、半導体素子搭載部３及び導電体７と、第１の導電体４、第２の導電体、第３の導電体６とを、クリップ接続してもよい。

図２は、第１の実施形態に係る半導体装置を含む第２の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
図２に表したように、半導体装置１ａは、図１に表した半導体装置１の半導体素子９を半導体素子９ａに置き換えた構成である。

半導体素子９ａは、半導体素子９の第１のスイッチ素子２５及び第２のスイッチ素子２６を、それぞれＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）の第１のスイッチ素子２５ａ及びＰチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）の第２のスイッチ素子２６ａで構成している。これ以外の点については、半導体装置９ａは、半導体装置９と同様である。第１のスイッチ素子２５ａは、ハイサイドスイッチであり、第２のスイッチ素子２６ａは、ローサイドスイッチである。なお、図２においては、図１と同一の要素には、同一の符号を付している。

第１の導電体４には、第１のスイッチ素子２５ａ及び第２のスイッチ素子２６ａの各ドレインから、駆動信号Ｖｌｘが出力される。また、導電体８を介して、制御回路２８に信号Ｖｆｂが入力される。制御回路２８は、信号Ｖｆｂに基づき、出力電圧Ｖｏｕｔが一定になるように、第１のスイッチ素子２５ａ及び第２のスイッチ素子２６ａをそれぞれＰＷＭ制御する。

第２の導電体５は、パワーグランドとして、導電体７とともに接地に接続される。また、第３の導電体６と第２の導電体５との間には、電源電圧Ｖｉｎが供給される。
第１のスイッチ素子２５ａのソースは、第２の導電体５を介して、接地に接続され、ドレインは、第１の導電体４及び第２のスイッチ素子２６ａのドレインに接続される。
第２のスイッチ素子２６ａのソースには、第３の導電体６を介して、電源電圧Ｖｉｎが供給される。第１のスイッチ素子２５ａ及び第２のスイッチ素子２６ａの各ゲート（制御端子）は、制御回路２８に接続される。

なお、図２においては、第２のスイッチ素子２６ａがＰＭＯＳの構成を例示しているが、第２のスイッチ素子２６ａは、ＮＭＯＳでもよい。また、第１のスイッチ素子２５ａ、第２のスイッチ素子２６ａは、ＩＧＢＴ、ＢＪＴでもよい。

また、図２においては、導電体７を接地端子として、第２の導電体５のパワーグランドと別に設けた構成を例示している。しかし、第２の導電体５を接地端子として用い、導電体７を設けない構成とすることもできる。

ＤＣ−ＤＣコンバータ４０は、半導体装置１ａ、インダクタ４１、平滑コンデンサ４２及び検出回路４３を備えている。半導体装置１ａの第１の導電体４に、インダクタ４１の一端が接続される。インダクタ４１の他端は、出力端子４４に接続される。また、インダクタ４１の他端と接地との間には、平滑コンデンサ４２と検出回路４３とが、並列に接続される。

平滑コンデンサ４２は、インダクタ４１の他端に生成される出力電圧Ｖｏｕｔを平滑化する。検出回路４３は、出力電圧Ｖｏｕｔを検出して、半導体装置１ａに、信号Ｖｆｂとして帰還する。なお、図２においては、検出回路４３は、出力電圧Ｖｏｕｔを抵抗で分割する構成を例示しているが、出力電圧Ｖｏｕｔをそのまま、信号Ｖｆｂとして帰還してもよい。

また、平滑コンデンサ４２と並列に、出力端子４４と接地との間には、負荷４５が接続され、出力電流Ｉｏｕｔが流れている。ＤＣ−ＤＣコンバータ４０の導通損失Ｐｏｎは、（１）式のようになる。

Ｐｏｎ＝（Ｉｏｕｔ）^２×
（（Ｖｏｕｔ／Ｖｉｎ）×（Ｒｏｎｈ−Ｒｏｎｌ）＋Ｒｏｎｌ） …（１）

ここで、Ｒｏｎｌは、ローサイドスイッチである第１のスイッチ素子２５ａがオンしているときの、第１の導電体４と第２の導電体５との間の抵抗値である。また、Ｒｏｎｈは、ハイサイドスイッチである第２のスイッチ素子２６ａがオンしているときの、第１の導電体４と第３の導電体６との間の抵抗値である。

上記のとおり、半導体装置１ａにおいては、第１の導電体４と第１のスイッチ素子２５ａの一端（ドレイン）との間の配線長が、第１の導電体４と第２のスイッチ素子２６ａの一端（ドレイン）との間の配線長よりも短い。第１の導電体４と第１のスイッチ素子２５ａのドレインとの間の配線抵抗は、第１の導電体４と第２のスイッチ素子２６ａのドレインとの間の配線抵抗よりも小さい。したがって、第１のスイッチ素子２５ａのオン抵抗による損失は、第２のスイッチ素子２６ａのオン抵抗による損失よりも低減される。

降圧比（入出力電圧差）が大きい動作条件の場合は、（Ｖｏｕｔ／Ｖｉｎ）＜１となり、第１のスイッチ素子２５ａの側のオン抵抗Ｒｏｎｌによる導通損失の占める割合が増加する。したがって、半導体装置１ａによれば、第１のスイッチ素子２５ａの配線抵抗を低減して、導通損失増加による効率低下を改善することができる。

図３は、図２に表した半導体装置の等価回路図である。
図３においては、半導体装置１ａの各配線層及び各ボンディングワイヤの直流等価回路を簡略化して表している。
第１のスイッチ素子２５ａは、並列に接続された２つのＮＭＯＳで表されている。第２のスイッチ素子２６ａは、並列に接続された２つのＰＭＯＳで表されている。また、各接続部と各導電体とを接続する各ボンディングワイヤは、抵抗値Ｒｗの抵抗で表されている。

半導体装置１ａにおいては、第１のスイッチ素子２５ａの一端が、第１の接続部１３及び第２の接続部１４に近接して設けられている。また、第２のスイッチ素子２６ａの一端（ドレイン）は、第１の配線層１０を介して、第１の接続部１３及び第２の接続部１４に接続される。

そこで、第１のスイッチ素子２５ａの一端と第１の接続部１３及び第２の接続部１４との間は、抵抗値０で接続されている。また、第２のスイッチ素子２６ａの一端は、抵抗値Ｒａの抵抗で第１の接続部１３に、抵抗値２Ｒａの抵抗で第２の接続部１４にそれぞれ接続されている。

第１のスイッチ素子２５ａがオンしているときの、第１の導電体４と第２の導電体５との間の抵抗値Ｒｏｎｌ、第２のスイッチ素子２６ａがオンしているときの、第１の導電体４と第３の導電体６との間の抵抗値Ｒｏｎｈは、それぞれ（２）式、（３）式のようになる。

Ｒｏｎｌ＝Ｒｌｓ＋Ｒｗ …（２）
Ｒｏｎｈ＝Ｒｈｓ＋
（Ｒｗ＋Ｒａ）×（Ｒｗ＋２Ｒａ）／（２Ｒｗ＋３Ｒａ）＋Ｒｗ／２ …（３）

ここで、Ｒｌｓ、Ｒｈｓは、それぞれ第１のスイッチ素子２５ａのオン抵抗の抵抗値、第２のスイッチ素子２６ａのオン抵抗の抵抗値である。

例えば、第１のスイッチ素子２５ａのオン抵抗の抵抗値Ｒｌｓ＝２０ｍΩ、第２のスイッチ素子２６ａのオン抵抗の抵抗値Ｒｈｓ＝８０ｍΩ、各ボンディングワイヤの抵抗値Ｒｗ＝８ｍΩ、第１の配線層１０上の第２の接続部１４と第２のスイッチ素子２６ａの一端との抵抗値Ｒａ＝２ｍΩとする。（２）式、（３）式から、抵抗値Ｒｏｎｌ、Ｒｏｎｈは、それぞれＲｏｎｌ＝２８ｍΩ、Ｒｏｎｈ＝８９．４５ｍΩになる。

また、ＤＣ−ＤＣコンバータ４０として、例えば、電源電圧Ｖｉｎ＝１２Ｖ、出力電圧Ｖｏｕｔ＝１．２Ｖ、出力電流Ｉｏｕｔ＝５Ａとすると、（１）式から、導通損失Ｐｏｎは、Ｐｏｎ＝０．８５４Ｗになる。

（比較例）
図４は、比較例の半導体装置の構成を例示する平面図である。
比較例の半導体装置５１においては、図１に表した半導体装置１の半導体素子９が、半導体素子５２に置き換えられている。なお、図４においては、図１と同一の要素には、同一の符号を付している。

半導体素子５２においては、第２の接続部５４が、第１の配線層１０上において、第１のスイッチ素子２５と第２のスイッチ素子２６との境界を延長した仮想的な境界線２７よりも、第２のスイッチ素子２６の側に設けられている。第２の接続部５４は、第１の配線層１０上において、第２のスイッチ素子２６のほぼ中央に設けられている。また第１の接続部５３は、第１の配線層１０上において、第１のスイッチ素子２５のほぼ中央に設けられている。第１の接続部５３と第２の接続部５４とが、境界線２７に関して、ほぼ対称の位置に設けられている。

したがって、比較例の半導体装置５１においては、第１の導電体４と第１のスイッチ素子２５との間の配線による抵抗値と、第１の導電体４と第２のスイッチ素子２６の一端との間の配線による抵抗値とは、ほぼ等しく構成されている。

そのため、第１の導電体４と第１の接続部５３とを接続するボンディングワイヤ５５の長さは、図１に表した半導体装置１におけるボンディングワイヤ１９よりも長くなっている。また、第１の導電体４と第２の接続部５４とを接続するボンディングワイヤ５６の長さは、図１に表した半導体装置１におけるボンディングワイヤ２０の長さよりも長くなっている。

図５は、比較例の半導体装置の等価回路図である。
図５においては、半導体装置５１ａの各配線層及びボンディングワイヤの直流等価回路を簡略化して表している。なお、図５においては、図３と同一の要素には、同一の符号を付している。

半導体装置５１ａにおいては、第１のスイッチ素子２５ａの一端（ドレイン）は、抵抗値０で第１の接続部５３に、抵抗値Ｒａで第２の接続部５４にそれぞれ接続されている。同様に、第２のスイッチ素子２６ａの一端（ドレイン）は、抵抗値０で第２の接続部５４に、抵抗値Ｒａで第１の接続部５３にそれぞれ接続されている。

第１のスイッチ素子２５ａがオンしているときの、第１の導電体４と第２の導電体５との間の抵抗値Ｒｏｎｌ、第２のスイッチ素子２６ａがオンしているときの、第１の導電体４と第３の導電体６との間の抵抗値Ｒｏｎｈは、それぞれ（４）式、（５）式のようになる。

Ｒｏｎｌ＝Ｒｌｓ＋Ｒｗ×（Ｒｗ＋Ｒａ）／（２Ｒｗ＋Ｒａ）＋Ｒｗ／２ …（４）
Ｒｏｎｈ＝Ｒｈｓ＋Ｒｗ×（Ｒｗ＋Ｒａ）／（２Ｒｗ＋Ｒａ）＋Ｒｗ／２ …（５）

例えば、半導体装置１ａと同一の条件の場合、（４）式、（５）式から、抵抗値Ｒｏｎｌ、Ｒｏｎｈは、それぞれＲｏｎｌ＝２８．４４ｍΩ、Ｒｏｎｈ＝８８．４４ｍΩになる。
したがって、ＤＣ−ＤＣコンバータ４０と同一の条件の場合、（１）式から、導通損失Ｐｏｎは、Ｐｏｎ＝０．８６１Ｗになる。

このように、降圧比（入出力電圧差）が大きく、（Ｖｏｕｔ／Ｖｉｎ）＝０．１＜１の条件の場合、第１のスイッチ素子２５ａのオン抵抗を第２のスイッチ素子２６ａのオン抵抗よりも小さく設定する。さらに、半導体装置１ａのように、第１の接続部１３、第２の接続部１４を、第１の導電体４に近接して設けることにより、導通損失による効率低下を改善することができる。

なお、図１〜図３においては、降圧比が大きく、（Ｖｏｕｔ／Ｖｉｎ）＜１の条件の場合について説明した。しかし、降圧比が小さく、（Ｖｏｕｔ／Ｖｉｎ）＞１の条件の場合についても、同様に、導通損失による効率低下を改善することができる。

第１のスイッチ素子２５、２５ａをハイサイドスイッチとし、第２のスイッチ素子２６、２６ａをローサイドスイッチとする。すなわち、第３の導電体６をパワーグランドとし、第２の導電体５と第３の導電体６との間に電源電圧Ｖｉｎを供給する。この場合も、第１のスイッチ素子２５ａのオン抵抗を第２のスイッチ素子２６ａのオン抵抗よりも小さく設定する。さらに、半導体装置１ａのように、第１の接続部１３、第２の接続部１４を、第１の導電体４に近接して設けることにより、導通損失による効率低下を低減することができる。

また、図１においては、第１のスイッチ素子２５が、半導体素子９の端部側に、第２のスイッチ素子２６が、半導体素子９の内部側に、それぞれ設けられた構成を例示している。しかし、第１のスイッチ素子２５と第２のスイッチ素子の配置は、半導体装置１における半導体素子搭載部３と第１の導電体４の配置との関係に応じて、最適な位置にすることができる。

図６は、第１の実施形態に係る半導体装置の他の構成を例示する平面図である。
図６に表したように、半導体装置１ｂにおいては、図１に表した半導体装置１の半導体素子９が半導体素子９ｂに置き換えられている。また、第１の導電体４、第２の導電体５及び第３の導電体６の位置が、半導体装置１と異なっている。半導体装置１ｂは、これらをパッケージ２ａにより、例えば樹脂により封止したり、キャン（can）やセラミック筐体などで封止して収容した構造を有する。なお、図６においては、図１と同一の要素には、同一の符号を付している。

第１の導電体４は、端部側から内側へ移動している。また、半導体素子９ｂにおいては、第１のスイッチ素子２５が、半導体素子９ｂの内側へ移動され、第２のスイッチ素子２６が、半導体素子９ｂの端部に移動されている。半導体素子９ｂは、図１に表した半導体素子９の第１のスイッチ素子２５と第２のスイッチ素子２６との位置を入れ替えている。

第１の接続部１３と第２の接続部１４とは、第１の導電体４に近接して第１の配線層１０上に設けられている。
第３の接続部１５、１６は、第２の導電体５に近接して第２の配線層１１上に設けられている。第４の接続部１７、１８は、第３の導電体６に近接して第３の配線層１２上に設けられている。

半導体装置１ｂにおいては、図１に表した半導体素子９における第１の接続部１３と第２の接続部１４の位置よりも、半導体素子９ｂの内側へ移動している。また、図１に表した半導体素子９における第３の接続部１５、１６の位置と第４の接続部１７、１８の位置とが、入れ替えられている。
半導体装置１ｂにおいても、第１の接続部１３、第２の接続部１４を、第１の導電体４に近接して設けることにより、導通損失による効率低下を改善することができる。

（第３の実施形態）
図７は、第３の実施形態に係る受像器の構成を例示する回路図である。
図７に表したように、受像器６０においては、受信回路部６２が、アンテナ端子６１に入力される高周波信号からベースバンド信号を復調する。デジタル信号処理部６３は、復調されたベースバンド信号から映像信号を生成する。そして、映像信号は、表示部６４で表示される。

受信回路部６２、表示部６４は、比較的に高い電圧が供給される。これに対して、デジタル信号処理部６３は、低消費電力と高速処理を実現するため低耐圧の素子で構成されている。デジタル信号処理部６３には、比較的に低い電圧が供給される。

電源回路部６５においては、直流電源回路６７が、商用電源６６から直流の電源電圧Ｖｉｎを生成する。電源電圧Ｖｉｎは、ＤＣ−ＤＣコンバータ４０で出力電圧Ｖｏｕｔに降圧され、デジタル信号処理部６３に供給される。電源電圧Ｖｉｎは、例えば１２Ｖであり、出力電圧Ｖｏｕｔは、例えば１．２Ｖである。

ＤＣ−ＤＣコンバータ４０は、降圧比の大きい動作条件において、第１のスイッチ素子２５ａの配線抵抗を低減し、導通損失増加による効率低下を改善することができる。したがって、第３の実施形態に係る受像器は、配線抵抗を低減し導通損失による効率低下を改善することができる。
なお、図示を省略するが、電源回路部６５は、直流電源回路６７で生成された電源電圧Ｖｉｎから、受信回路部６２、表示部６４に供給する電圧も生成する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ、１ｂ…半導体装置、 ２、２ａ…パッケージ、 ３…半導体素子搭載部、 ４…第１の導電体、 ５…第２の導電体、 ６…第３の導電体、 ７、８…導電体、 ９、９ａ、９ｂ…半導体素子、 １０…第１の配線層、 １１…第２の配線層、 １２…第３の配線層、 １３…第１の接続部、 １４…第２の接続部、 １５、１６…第３の接続部、 １７、１８…第４の接続部、 １９、２０、２１、２２、２３、２４、５５、５６…ボンディングワイヤ、 ２５、２５ａ…第１のスイッチ素子、 ２６、２６ａ…第２のスイッチ素子、 ２７…境界線、 ２８…制御回路、 ２９、３０、５３、５４…接続部、 ４０…ＤＣ−ＤＣコンバータ、 ４１…インダクタ、 ４２…平滑コンデンサ、 ４３…検出回路、 ４４…出力端子、 ４５…負荷、 ５１、５１ａ…半導体装置、 ５２…半導体素子、 ６０…受像器、 ６１…アンテナ端子、 ６２…受信回路部、 ６３…デジタル信号処理部、 ６４…表示部、 ６５…電源回路部、 ６６…商用電源、 ６７…直流電源回路

Claims (5)

1. 半導体素子搭載部と、
   前記半導体素子搭載部の周囲に設けられた第１の導電体と、
   第１のスイッチ素子と前記第１のスイッチ素子と並列的に設けられた第２のスイッチ素子とを有し、前記半導体素子搭載部に設けられた半導体素子と、
   前記第１のスイッチ素子と前記第２のスイッチ素子との境界を延長した仮想的な境界線よりも前記第１のスイッチ素子の側に設けられ、前記第１のスイッチ素子と前記第２のスイッチ素子とに電気的に接続され、前記第１の導電体と電気的に接続される第１の接続部と第２の接続部と、
   を備えたことを特徴とする半導体装置。
2. 前記半導体素子搭載部の周囲に設けられた第２の導電体及び第３の導電体と、
   前記第１のスイッチ素子と前記第２のスイッチ素子との境界を延長した仮想的な境界線よりも前記第１のスイッチ素子の側に設けられ、前記第１のスイッチ素子に電気的に接続され、前記第２の導電体と電気的に接続される第３の接続部と、
   前記第２のスイッチ素子に接続され、前記第３の導電体と電気的に接続される第４の接続部と、
   をさらに備えたことを特徴とする請求項１記載の半導体装置。
3. 前記半導体素子は、入力された信号に応じて、前記第１のスイッチ素子と前記第２のスイッチ素子とをそれぞれ導通状態または遮断状態にしてＰＷＭ制御する制御回路をさらに有することを特徴とする請求項１または２に記載の半導体装置。
4. 請求項３記載の半導体装置と、
   前記第１の導電体に一端が接続されたインダクタと、
   前記インダクタの他端と前記第２の導電体との間に接続された平滑コンデンサと、
   前記インダクタの他端と前記第２の導電体との間に接続され、前記インダクタの他端の電位を検出して前記制御回路に帰還する検出回路と、
   を備えたことを特徴とするＤＣ−ＤＣコンバータ。
5. アンテナ端子を介して入力される高周波信号からベースバンド信号を復調する受信回路部と、
   前記ベースバンド信号からデジタルデータを復号し、復号したデジタルデータから映像信号を生成するデジタル処理回路部と、
   前記映像信号を表示する表示部と、
   前記デジタル処理回路部に電源電圧を供給する請求項４記載のＤＣ−ＤＣコンバータと、
   を備えたことを特徴とする受像器。

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