JP2013009260A - スイッチング回路 - Google Patents

Abstract

【課題】整数倍の信号成分に起因して、負荷回路やスイッチング素子に余分な電流が流れない電力効率を向上したスイッチング回路を提供する。
【解決手段】スイッチング回路１は、第１端子５０ａ及び第２端子５０ｂを有しており、パルス信号により駆動されて第１端子及び第２端子の導通状態をスイッチするスイッチング素子１０と、スイッチング素子の第１端子１３に電圧を供給する電源部３０と、電源部に並列に接続される負荷回路４０と、電源部と負荷回路との接続点Ｐと、スイッチング素子の第１端子との間に接続され、パルス信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、接続点からスイッチング素子へ流れる電流を抑制する受動回路部５０と、受動回路部と接続点との間に接続され、Ｎ倍の周波数において共振する共振回路部６０と、を備える。
【選択図】図１

Description

本発明は、スイッチング回路に関する。

トランジスタといったスイッチング素子を利用したスイッチング回路が知られている（特許文献１参照）。特許文献１記載のスイッチング回路では、スイッチング素子の入力端子（例えば、ゲート端子）にＰＷＭ（Pulse Width Modulation)信号が供給される。ＰＷＭ信号のクロック周波数（スイッチング周波数）によって、スイッチング素子のＯＮ／ＯＦＦを制御する。スイッチング素子のＯＮ／ＯＦＦによって、出力端子（例えば、ドレイン端子）とインダクタとの接続点の電圧が変動する。その結果、その接続点に一端が接続される負荷回路の駆動を制御できる。

特開２００６−１０１６３７号公報

しかしながら、スイッチング素子のＯＮ状態で負荷回路に流れる電流とは別に、スイッチング素子がＯＮ／ＯＦＦされるクロック周波数（スイッチング周波数）の整数倍の信号成分に起因して、負荷回路やスイッチング素子に余分な電流が流れる場合があり、不要な電力消費が生じていた。

そこで、本発明は、電力効率の向上をより図り得るスイッチング回路を提供することを目的とする。

本発明の一側面に係るスイッチング回路は、第１端子及び第２端子を有しており、パルス信号により駆動されて第１端子及び第２端子の導通状態をスイッチするスイッチング素子と、スイッチング素子の第１端子に電圧を供給する電源部と、電源部に並列に接続される負荷回路と、電源部と負荷回路との接続点と、スイッチング素子の第１端子との間に接続され、パルス信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、上記接続点からスイッチング素子へ流れる電流を抑制する受動回路部と、受動回路部と上記接続点との間に接続され、Ｎ倍の周波数において共振する共振回路部と、を備える。

この構成では、スイッチング素子は、受動回路網及び共振回路部を介して接続点に接続されている。よって、スイッチング素子のスイッチング動作により接続点に供給される電源部からの電圧の状態を制御可能である。その結果、電源部に並列接続された負荷回路に印加される電圧状態が制御され得る。一方、パルス信号のクロック周波数のＮ倍の周波数において、受動回路部は、上記接続点からスイッチング素子へ流れる電流を抑制するので、余分なエネルギ消費を低減できる。更に、上記Ｎ倍の周波数において、共振回路部は共振することから、負荷回路に印加される電圧成分のうちＮ倍の周波数成分が低減されるので、余分なエネルギ消費が低減できる。その結果、電力効率の向上が図れる。

一実施形態において、上記スイッチング素子側から見込んだ受動回路部のインピーダンスの虚部がゼロ以上であってスイッチング素子の出力寄生容量のリアクタンスの絶対値の２倍以下であり得る。この場合、上記スイッチング素子側から見込んだ受動回路部のインピーダンスの虚部は、Ｎ倍の周波数においてゼロ以上であってスイッチング素子の出力寄生容量のリアクタンスの絶対値の２倍以下であればよい。

この形態では、パルス信号のクロック周波数のＮ倍の周波数において、受動回路部が、上記接続点からスイッチング素子へ流れる電流をより確実に抑制し得る。

一実施形態において、上記負荷回路側から見込んだ共振回路部のインピーダンスの実部及び虚部は、Ｎ倍のクロック周波数において、負荷回路のインピーダンスよりも小さくし得る。

この形態では、上記Ｎ倍の周波数において、負荷回路に印加される電圧をより低減でき、結果として、余分なエネルギ消費を低減できる。

上記パルス信号は、パルス信号のパルス幅のデューティー比がクロック周波数より低い周波数成分を持つ信号により時間的に変調された信号であり得る。

受動回路部及び共振回路部は、クロック周波数のＮ倍の周波数に対して作用するが、クロック周波数より低い周波数成分には実質的に作用しない。従って、その低い周波数成分の信号は、受動回路部及び共振回路部を容易に通過して負荷回路に伝達し得る。その結果、この信号成分により負荷回路に印加される電圧状態が変動することになる。

一実施形態において、受動回路部は、少なくとも一つのリアクタンス素子で構成されており、スイッチング素子の第１端子に接続される第１端及び上記接続点に接続される第２端を有し得る。

一実施形態において、受動回路部は、少なくとも一つの伝送線路で構成されており、スイッチング素子の第１端子に接続される第１端及び上記接続点に接続される第２端を有し得る。

一実施形態において、共振回路部は、少なくとも一つのリアクタンス素子が直列接続されてなるＭ個の共振素子を備え得る。この形態では、Ｍ個の共振素子のうちの少なくとも１個の共振素子は、Ｎ倍の周波数に共振し得る。Ｍ個の共振素子は、並列接続され得る。

一実施形態において、上記共振回路部は、Ｍ本（Ｍは１以上の整数）の伝送線路を備え得る。この形態では、Ｍ本の伝送線路のうち少なくとも１本の伝送線路は、クロック周波数のＮ倍の周波数に対応する波長の１／４の電気長を有し得る。

本発明によれば、電力効率の向上をより図り得るスイッチング回路を提供し得る。

一実施形態に係るスイッチング回路の概略構成を示す図面である。 図１に示したスイッチング回路を駆動する信号を説明するための図面である。 素子数が最小であって、クロック周波数に対して設計される受動回路部の設計条件を示す図面である。 クロック周波数で動作するスイッチング回路の構成の一例を示す図面である。 クロック周波数の１次及び２次高調波に対して設計される受動回路部のうち素子数が最小である受動回路部の設計条件を示す図面である。 クロック周波数の１次及び２次高調波に対して設計される受動回路部の回路構成の例を示す図面である。 クロック周波数の１次、２次及び３次高調波に対して設計される受動回路部の回路構成の例を示す図面である。 図７（ａ）に示す回路構成において、端子Ａ，Ｂの接続状態の具体例を示す図面である。 共振回路部の他の例を含むスイッチング回路の概略構成を示す模式図である。 １本の先端開放スタブで同時に共振可能な高調波次数が複数存在することを示す図表である。 １本の伝送線路から受動回路部を構成する場合に伝送線路の配置候補を示す図面である。 ２本の伝送線路から受動回路部を構成する場合に伝送線路の配置候補を示す図面である。 ２本の伝送線路から受動回路部を構成した場合のシミュレーション用の回路を示す図面である。 シミュレーション結果を示す図面である。 ３本の伝送線路から受動回路部を構成する場合に構成例を示す図面である。

以下、図面を参照して本発明の実施形態について説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。

図１及び図２を利用して、一実施形態に係るスイッチング回路について説明する。図１は、一実施形態に係るスイッチング回路１の概略構成を示す回路図である。図２は、スイッチング回路１を駆動する信号を説明するための図面である。スイッチング回路１の例は、スイッチング電源回路或いは時変電源回路である。

スイッチング回路１は、スイッチング素子１０を備える。本実施形態においてスイッチング素子１０は、特に断らない限り、絶縁型電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴの例は、パワーＭＯＳＦＥＴを含む。この場合、スイッチング素子１０は、接地されるソース端子１１、信号源２０に接続され信号源２０から信号が供給されるゲート端子１２及び電源部３０に接続され、電圧Ｖｄｄ（例えば、１６Ｖ）が供給されるドレイン端子１３を有する。スイッチング素子１０には、その構成に起因する出力寄生容量Ｃ_ｄｓが存在する。出力寄生容量Ｃ_ｄｓは、ドレイン・ソース間の出力寄生容量を含む。図１では、出力寄生容量Ｃ_ｄｓをキャパシタ１４として示している。

信号源２０は、スイッチング素子１０をスイッチングするための信号をゲート端子１２に供給する。信号源２０からゲート端子１２に入力される信号は、ＰＷＭ信号Ｓ_Ｐである。ＰＷＭ信号Ｓ_Ｐについて、図２を参照して説明する。図２は、ＰＷＭ信号を説明するための図面である。図２（ａ）には、ＰＷＭ信号Ｓ_Ｐを生成するための２つの信号の例を示している。図２（ｂ）には、ＰＷＭ信号の一例を示している。ＰＷＭ信号Ｓ_Ｐは、第１の周波数を有する信号（Ｓ１）が、第１の周波数より高い第２の周波数を有する三角波又はのこぎり波信号（図２（ａ）参照）で、パルス幅のデューティー比が変調されたパルス信号である。ＰＷＭ信号Ｓ_Ｐのクロック周波数ｆ_ＣＫ、すなわち、スイッチング素子１０をスイッチングさせるスイッチング周波数は、上記第２の周波数に対応する。信号源２０の他端は、接地されている。

図１に戻ってスイッチング回路１の構成を説明する。電源部３０は、直流電源３１を含む直流電源部である。電源部３０は、スイッチング素子１０の上記第１の周波数成分が直流電源３１に流入することを阻止する観点からインダクタ３２を備え得る。直流電源３１の正極は、ドレイン端子１３にインダクタ３２を介して接続されている。ドレイン端子１３と直流電源３１とを接続するラインを、以下、信号経路と称す。直流電源３１の負極は接地されている。

電源部３０に並列に負荷回路４０が接続されている。負荷回路４０の例は、抵抗負荷及び誘導負荷を含む。負荷回路４０の一端４１は、直流電源３１の正極に接続されており、負荷回路４０の他端４２は接地される。図１に示すように、インダクタ３２を備える場合には、負荷回路４０の一端４１は、インダクタ３２の直流電源３１側と反対側の端に接続されている。この接続点が出力ポートＰとして機能する。

上記構成では、信号源２０から供給されるＰＷＭ信号Ｓ_Ｐがスイッチング素子１０に入力されると、ＰＷＭ信号Ｓ_Ｐにより、ドレイン端子１３とソース端子１１との導通状態がスイッチされる。これにより、出力ポートＰの電圧状態が変動するので、負荷回路４０に印加される電圧状態が変化する。その結果、負荷回路４０に流れる電流が変動する。従って、例えば、負荷回路として高周波電力増幅器を接続すれば、電源電力効率を高く維持したまま、高周波信号の出力振幅を深い深度で変調させ得る。

スイッチング回路１は、スイッチング動作における消費電力低減のために、スイッチング素子１０と出力ポートＰとの間に受動回路部５０及び共振回路部６０を備える。受動回路部５０及び共振回路部６０は、ＰＷＭ信号Ｓ_Ｐにおいてクロック周波数ｆ_ＣＫのＮ次高調波をカットし、クロック周波数ｆ_ＣＫより低い周波数、すなわち、上記第１の周波数を有する信号Ｓ１を通すフィルタとして機能する。以下、受動回路部５０及び共振回路部６０について説明する。

受動回路部５０は、スイッチング素子１０と出力ポートＰとの間に配置される。受動回路部５０は、ドレイン端子１３に接続される第１端５０ａと出力ポートＰに接続される第２端５０ｂとを有する。受動回路部５０は、スイッチング素子１０に供給されるパルス信号のクロック周波数ｆ_ＣＫのＮ倍の周波数において次の「受動回路部条件」を満たす構成を有する。以下の説明では、スイッチング素子１０から見込んだ（或いはスイッチング素子１０からみた場合の）受動記回路部５０のインピーダンスをＺとし、インピーダンスＺの虚部をＺ_imgとする。

（受動回路部条件）
インピーダンスＺの虚部Ｚ_imgがゼロ以上であり、出力寄生容量Ｃ_ｄｓのリアクタンスの絶対値の２倍以下である。

上記「受動回路部条件」を満たすことにより、Ｎ次高調波において、出力寄生容量Ｃ_ｄｓと受動回路部５０との合成インピーダンスが大きくなる。その結果、Ｎ倍のクロック周波数成分の電流がスイッチング素子１０に流れることが、受動回路部５０によって抑制される。従って、スイッチング動作によるスイッチング素子１０で消費される余分な電力を低減可能である。受動回路部５０は、「受動回路部条件」を満たすように構成されていれば、受動回路部５０は、少なくとも一つのリアクタンス素子で構成される２ポート回路網であり得る。また、受動回路部５０は、少なくとも一つの伝送線路（スタブの場合を含む）で構成された２ポート回路網であり得る。受動回路部５０の具体例については、後述する。

共振回路部６０は、パルス信号としてのＰＷＭ信号Ｐ_ｓのクロック周波数ｆ_ＣＫのＮ倍の周波数において共振する回路である。共振状態の例としては、負荷回路４０側から見込んだ（或いは、負荷回路４０側からみた場合の）共振回路部６０のインピーダンスの実部及び虚部がＮ倍のクロック周波数ｆ_ＣＫにおいて、負荷回路４０のインピーダンスよりも小さければよい。

図１には、一例として、リアクタンス素子としてのインダクタ及びキャパシタが直列接続されたＭ個の共振素子６１_１〜６１_Ｍが並列されてなる回路部を示している。各共振素子６１_１〜６１_Ｍの一端は、出力ポートＰとドレイン端子１３とを接続する信号経路上において、第２端５０ｂと出力ポートＰとの間に接続される。各共振素子６１_１〜６１_Ｍの他端は、接地される。Ｍ個の共振素子６１_１〜６１_Ｍの少なくとも一つの共振素子が有するインダクタ及びキャパシタンスの各々の素子値は、クロック周波数ｆ_ＣＫのＮ倍の周波数において共振する素子値である。

この構成では、クロック周波数ｆ_ＣＫのＮ倍の周波数において、スイッチング素子１０がスイッチング動作した場合、共振回路部６０に共振が生じる。この共振により、共振回路部６０のインピーダンスの実部及び虚部が負荷回路４０のインピーダンスより小さくなるので、負荷回路４０より共振回路部６０側に電流が流れ易い。すなわち、スイッチング素子１０がスイッチング動作することで、負荷回路４０にかかる電圧が有し得るクロック周波数ｆ_ＣＫのＮ倍の周波数成分が、ゼロに近づく。従って、クロック周波数ｆ_ＣＫのＮ次高調波において、負荷回路４０による余分なエネルギ消費を低減し得る。

以上述べたように、受動回路部５０及び共振回路部６０を備えたスイッチング回路１では、余分な消費電力が低減されるので、結果として、電力効率の向上が図れる。

以下、受動回路部５０及び共振回路部６０の構成について種々の形態を例示しながら具体的に説明する。

（第１の実施形態）
この実施形態では、スイッチング回路１をスイッチング回路１Ａとも称す。また、受動回路部５０及び共振回路部６０をそれぞれ受動回路部５０Ａ及び共振回路部６０Ａと称す。受動回路部５０Ａは、抵抗を含まず少なくとも一つのリアクタンスから構成される２ポート回路網である。共振回路部６０Ａは、図１に例示したように、Ｍ個の共振素子６１_１〜６１_Ｍの並列回路である。

この場合、受動回路部５０ＡのインピーダンスＺは、虚部のみである。受動回路部５０Ａは、そのインピーダンスＺの虚部Ｚ_ｉｍｇが上記「受動回路部条件」を満たすように設計される。つまり、本実施形態では、受動回路部５０Ａは、クロック周波数ｆ_ＣＫにおいて、受動回路部５０Ａと出力寄生容量Ｃ_ｄｓとの合成インピーダンスが無限大となるように設計される。この場合、受動回路部５０のインピーダンスの虚部Ｚ_ｉｍｇと、出力寄生容量Ｃ_ｄｓのリアクタンスの絶対値は等しいので、「受動回路部条件」を満たす。以下、Ｎ倍の周波数に対する受動回路部５０Ａのリアクタンスを、角周波数ωの関数としてＸ_Ｎ（ω）として説明する。ここでは、Ｎの具体的な数値を例示して受動回路部５０Ａを説明するが、素子の符号には同じ符号を付す場合もある。ただし、各素子の素子値は、例示したＮの値に対応した数値として設定される。

まず、Ｎ＝１の場合について説明する。ＮとＭとは必ずしも一致している必要はないが、以下の説明では、Ｎ＝１且つＭ＝１とする。図３は、素子数が最小であってＮ＝１の場合の受動回路部の設計条件を示す図面である。図３中の横軸は角周波数ωを示し、縦軸はリアクタンス（Ω）を示している。図３中の実線は、受動回路部５０ＡのリアクタンスＸ_１（ω）を示し、一点鎖線は、出力寄生容量Ｃ_ｄｓのリアクタンスの絶対値に基づく出力寄生容量Ｃ_ｄｓのリアクタンス曲線である。図３に示すリアクタンスＸ_１（ω）は、一次関数であるので、以下の式で表される。

式（１）に示されたリアクタンス曲線を有する受動回路部５０Ａは、図４に示すように一つのコイルとしてのインダクタ５１０から構成され得る。図４は、Ｎ＝１の場合のスイッチング回路の構成の一例を示す図面である。負荷回路４０は抵抗として示している。式（１）中のＬ_５１０は、インダクタ５１０の素子値（インダクタンス）である。クロック周波数ｆ_ＣＫに対応する角周波数をω_ＣＫとした場合、受動回路部５０Ａとしてのインダクタ５１０が満たす条件は次の通りである。

式（２ａ）及び式（２ｂ）より、式（３）が成り立つ。

クロック周波数ｆ_ＣＫを２００ＭＨｚとした場合、ω_ＣＫ＝２π×２００ＭＨｚである。更に、Ｃ_ｄｓ＝６０ｐＦとすると、Ｌ_５１０＝１０．５４ｎＨである。

ここで、共振回路部６０Ａを構成する素子の素子値の算出方法の一例について説明する。Ｍ＝１かつＮ＝１の場合、図４に示すように、共振回路部６０Ａは、一つのインダクタ６２及びキャパシタ６３から構成され得る。共振素子６１_１の共振条件は、次式で表される。

負荷回路４０の抵抗値Ｒ_Ｌを１０Ωとし、Ｃ_ｄｓ＝６０ｐＦ及びω_ＣＫ＝２π×２００ＭＨｚとした場合、式（４）よりＬ_６２Ｃ_６３＝６３３．２６ｎＨ・ｐＦである。インダクタ６２及びキャパシタ６３の素子値Ｌ_６２及びＣ_６３は、Ｌ_６２Ｃ_６３＝６３３．２６ｎＨ・ｐＦを満たすように決定すればよい。

次に、Ｎ＝２の場合について説明する。ここでは、基本波（Ｎ＝１の場合）から連続する次数の高調波において２次高調波まで（具体的には基本波と２次高調波）の周波数成分の電流がスイッチング素子１０に流れることを抑制し得る受動回路部５０Ａについて説明する。この場合、前述したように、ＮとＭとは必ずしも一致している必要はないが、共振回路部６０Ａもクロック周波数ｆ_ＣＫの１倍及び２倍の周波数において共振する必要があるので、ここでは、Ｎ＝２且つＭ＝２とする。図５は、Ｎ＝２の場合において素子数が最小の場合の受動回路部の設計条件を示す図面である。図５中の横軸及び縦軸並びに一点鎖線は図３の場合と同様である。

図５に示すリアクタンスＸ_２（ω）は、式（５）で表される。

式（５）において、ω_ｚ１は、Ｘ_２（ω）＝０を満たす角周波数であって、直流（ω＝０）から１番目の角周波数である。ω_ｐ１は、直流（すなわち、ω＝０）から１番目の極の角周波数である。ａ_２は、受動回路部５０Ａの設計条件としての式（６ａ）〜式（６ｃ）を満たすように決定される自由パラメータである。

Ｎ＝２の場合の受動回路部５０Ａの設計は、次のようにして実施し得る。まず、式（５）に基づいて、回路構成のトポロジ探索を実行することによって、回路構成を決定する。

例えば、式（５）において、ｊω＝ｓとすると式（５）は式（７）で表される。

式（７）を変形すると式（８）が得られる。

式（８）中において、Ｌ_５１０、Ｃ_５２０、及びＬ_５１１は、受動回路部５０Ａが有するインダクタ５１０，キャパシタ５２０及びインダクタ５１１の素子値である。Ｌ_５１０、Ｃ_５２０、及びＬ_５１１は、式（７）から式（８）への変形過程から式（９ａ）〜式（９ｃ）として与えられる。

式（７）は、式（１０）のようにも変形可能である。

式（１０）におけるＬ_５１０、Ｌ_５１１及びＣ_５２０は式（７）の式（１０）への変形過程から式（１１ａ）〜式（１１ｃ）で与えられる。

式（８）及び式（１０）は、図６（ａ）及び図６（ｂ）に示す回路構成を表している。また、クロック周波数ｆ_ＣＫの１倍及び２倍の周波数において共振回路部６０Ａが共振することから、その周波数において第２端５０ｂは、短絡される（すなわち、接地される）。従って、図６（ａ）の変形として図６（ｃ）の回路構成が得られ、図６（ｂ）の変形として図６（ｄ）の回路が得られる。

図６（ａ）及び図６（ｂ）の回路における各素子の素子値は、式（６ａ）〜式（６ｃ）を満たすように、ω_ｚ１、ω_ｐ１及ａ_２を与えることによって式（９ａ）〜式（９ｃ）及び式（１１ａ）〜式（１１ｃ）に基づいて算出され得る。また、Ｎ＝２且つＭ＝２の場合、共振回路部６０は、２つの共振素子６１_１と共振素子６１_２とが並列接続されて構成される。各共振素子６１_１、６１_２を構成するインダクタ及びキャパシタの素子値は、Ｎ＝１の場合と同様にして算出し得る。

Ｎ＝３についても、Ｎ＝２の場合と同様にして受動回路部５０Ａが設計され得る。ここでは、基本波（Ｎ＝１の場合）から連続する次数の高調波において３次高調波まで（具体的には基本波と２次高調波と３次高調波）の周波数成分の電流がスイッチング素子１０に流れることを抑制し得る受動回路部５０Ａについて説明する。図７（ａ）〜図７（ｎ）は、Ｎ＝３の場合の受動回路部５０Ａの構成例を示す図面である。Ｎ＝３の場合、受動回路部５０Ａは、３つのインダクタ５１０，５１１，５１２と２つのキャパシタ５２０，５２１の組み合わせで構成され得る（図７（ａ）〜図７（ｋ）参照）。また、Ｎ＝３の場合、受動回路部５０Ａは、２つのインダクタ５１０，５１１と３つのキャパシタ５２０，５２１，５２２の組み合わせで構成され得る（図７（ｌ），図７（ｍ）、図７（ｎ）参照）。図７（ａ）〜図７（ｎ）は、インダクタ及びキャパシタを区別するために、便宜的に符号を付しているが、各回路におけるインダクタ及びキャパシタの素子値は、その回路において受動回路部５０Ａとして機能するように設定される。

図７（ａ）〜図７（ｎ）中において、端子Ａ及び端子Ｂは、第２端５０ｂに接続されるか又は接地される。具体的に、図７（ａ）の回路構成の場合を例示して説明する。図７（ａ）の端子Ａ，Ｂが第２端５０ｂに接続又は接地される構成として、図８（ａ）〜図８（ｄ）が挙げられる。

図８（ａ）は、端子Ａ，Ｂが共に接地された構成である。図８（ｂ）は、端子Ａ，Ｂが共に第２端子に接続された構成である。図８（ｃ）は、端子Ａが接地され、端子Ｂが第２端子に接続された構成である。図８（ｄ）は、端子Ａが第２端子に接続され、端子Ｂが接地された構成である。ここでは、図７（ａ）の構成について具体的に説明したが、図７（ｂ）〜図７（ｎ）についても同様である。従って、Ｎ＝３の場合、受動回路部５０Ａは、３８個の回路構成を取り得る。

また、Ｎ＝３の場合、共振回路部６０Ａは、Ｍ＝３として３つの共振素子６１_１〜６１_３が並列接続されて構成される。各共振素子６１_１〜６１_３を構成するインダクタ及びキャパシタの素子値は、Ｎ＝１の場合と同様にして算出し得る。

ここでは、Ｎ＝１〜３の各々に対して、例示したＮを最大次数としてＮ次高調波まで（すなわち１〜Ｎ次高調波）の周波数成分の電流がスイッチング素子１０に流れることを抑制し得る受動回路部５０Ａの構成を中心に説明したが、Ｎが４以上についても同様にＮを最大次数としてＮ次高調波の周波数成分の電流がスイッチング素子１０に流れることを抑制し得る受動回路部５０Ａを構成し得る。また、Ｎが４以上の場合、共振回路部６０Ａが有する共振素子６１_４〜６１_Ｍの各々が有するインダクタ及びキャパシタの素子値もＮ＝１，２，３の場合と同様に算出し得る。ただし、ＮとＭとは必ずしも一致している必要はないことは前述したとおりである。

また、図６（ａ）〜図６（ｄ）に示した回路構成では、インダクタ素子とキャパシタ素子との素子値を調整することによって、連続した次数の高調波に限らず任意の２つの高調波(例えば１次と３次）の周波数成分の電流がスイッチング素子１０に流れることを抑制可能な受動回路部５０Ａとし得る。同様に、図７（ａ）〜図７（ｎ）に示した回路構成では、インダクタ素子とキャパシタ素子との素子値を調整することによって、連続した次数の高調波に限らず任意の３つの高調波(例えば１次と３次と５次）の周波数成分の電流がスイッチング素子１０に流れることを抑制可能な受動回路部５０Ａとし得る。

以上述べたように、受動回路部５０Ａ及び共振回路部６０Ａを、いわゆる集中定数素子を用いて構成すると、クロック周波数ｆ_ＣＫが比較的低い場合（例えば１００ＭＨｚ以下）に、同じ周波数に対して分布定数素子を用いた受動回路部とする場合に比べて、より小さい物理寸法で高効率化を実現し得る。

（第２の実施形態）
図９は、共振回路部の他の例を含むスイッチング回路の概略構成を示す模式図である。スイッチング回路１Ｂは、共振回路部６０Ｂ以外の構成は、スイッチング回路１の構成と同様とし得る。よって、共振回路部６０Ｂの構成を中心に説明する。

共振回路部６０Ｂは、信号経路上において出力ポートＰと第２端５０ｂとの間に一端が接続されるＭ本の第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍを含む。第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍは、いわゆる分布定数素子である。換言すれば、第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍは、所定のインピーダンスＺ_ｓ及び所定の電気長を有する伝送線路である。第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍの電気長は、第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍの各々で共振させるべき周波数に応じて決まる。本数Ｍはクロック周波数や高調波次数に関係なく決められ得るが、第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍの少なくも一本は、クロック周波数ｆ_ＣＫのＮ倍の周波数に対する信号波長λの１／４である。この場合、Ｍ本のうちの任意の先端開放スタブの電気長は、任意の高調波に対する信号波長λの１／４とし得る。以下の説明では、説明の便宜上、第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍを先端開放スタブ６４と称す場合もある。

図１０は、１本の先端開放スタブで同時に共振可能な高調波次数が複数存在することを示す図表である。例えば、Ｎ＝１の場合の基本波（１次）に共振する第１の先端開放スタブ６４_１は、１次に加えて、３次、５次、７次、・・・、（２ｋ−１）次の高調波に同時に共振する。ｋは１以上の整数である。同様に、２次高調波に共振する第２の先端開放スタブ６４_２は、６次、１０次、１４次、・・・、（２ｋ−１）×２次の高調波に同時に共振する。２^Ｍ−１次に共振する第Ｍの先端開放スタブ６４_Ｍは、３×２^Ｍ−１次、５×２^Ｍ−１次、７×２^Ｍ−１次、・・・、（２ｋ−１）×２^Ｍ−１次の高調波に同時に共振する。先端開放スタブ６４で共振する高調波次数Ｎを図１０中のマーク「○」で示す。図１０より、第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍを並列に備えることによって、共振可能な連続する高調波次数Ｎは、２^Ｍ−１である。図１０では、例示としてｎ＝１〜４を用いてＮ＝１〜１５に連続して共振する組み合わせを示しているがｎとＮとの組み合わせはこれに限定されない。図１０中の「ｎ」は、先端開放スタブ６４の総本数（Ｍ）のうちの先端開放スタブ６４のインデックス番号を示している。なお、共振させる高調波次数は必ずしも連続していなくてもよい。例えば、スイッチング電圧波形に含まれる偶数次高調波成分が奇数次成分に比べて小さい場合などでは、奇数次に共振させることが効果的である。このような場合、奇数次だけに共振させればよいので、１本の先端開放スタブ６４_１だけで十分である。

具体的に説明する。共振回路部６０Ｂにおいて、例えばＮ＝１，２，３、すなわち、３次高調波まで連続して共振させるためには、第１の先端開放スタブ６４_１と第２の先端開放スタブ６４_２とが必要である。また、Ｎ＝１，２，３，４，５，６、すなわち、クロック周波数ｆ_ＣＫの６次高調波まで連続して共振させるためには、第１〜第３の先端開放スタブ６４_１，６４_２，６４_３を並列に設ける必要があることを示している。このように１本の先端開放スタブ６４に対して、複数の次数Ｎの高調波を同時にカバーできるのは、先端開放スタブ６４において形成される定在波の形状が周期的であり、その結果、点Ｐから共振回路部６０Ｂ側をみたインピーダンスが同じ（０Ω）になるからである。

第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍの各々は、いわゆる伝送線路であることからプリント基板上に導体パターンとして形成できる。つまり、インダクタ素子やキャパシタ素子等個別部品を用いることなく素子形成が容易である。そのため、第２の実施形態として説明したように、共振回路部６０Ｂを第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍによって構成する場合、スイッチング回路１Ｂの製造効率、部品コスト、信頼性及び耐電力性の向上を図れる。第１〜第Ｍの先端開放スタブ６４_１〜６４_Ｍの各々は、伝送線路すなわちプリント基板上の導体パターンだけで形成できることから素子値の精度が高いので、スイッチング回路１Ｂの製造後の無調整化などにも資する。

（第３の実施形態）
第１の実施形態では、受動回路部５０Ａ（５０）は、いわゆる集中定数素子を用いて構成された。しかしながら、受動回路部５０は、分布定数素子を用いて構成されてもよい。受動回路部５０が分布定数素子で構成される場合の形態について説明する。ここでは、受動回路部５０を受動回路部５０Ｂと称す。

分布定数素子である伝送線路５３０を含む受動回路部５０Ｂは次のようにして設計され得る。まず、Ｎ＝１の場合について説明する。一実施形態において、伝送線路５３０は、スタブとし得る。

受動回路部５０Ｂは、２ポート回路網である。２ポート回路網に対しては、インピーダンス行列Ｚ及びその逆行列（アドミタンス行列）Ｙが知られている。インピーダンス行列及びアドミタンス行列Ｙは、角周波数ωの関数として、式（１２ａ）及び式（１２ｂ）のように表される。

周波数ω＝０の電流、すなわち直流は、端子５０ａから端子５０ｂへ電圧降下なく流れる必要がある。これを満たすには、端子５０ｂを接地端子に短絡したときに端子５０ａも短絡と見なせればよい。これを数式で表すと、式（１３ａ）で表される。更に、直流は端子５０ａから接地端子へ電流漏洩してはいけない。これを満たすには、端子５０ｂを開放したときに端子５０ａも開放と見なせればよい。これは、式（１３ｂ）で表される。更にまた、周波数ω＝ω_ＣＫの電流、すなわちクロック周波数の電流はドレイン端子１２から受動回路部５０Ｂ側（図１の右側）に流れないようにする。つまり、端子５０ｂを接地に短絡したときに端子５０ａと出力寄生容量Ｃ_ｄｓの並列合成アドミタンスがゼロになればよい。これは、式（１３ｃ）で表される。

式（１３ａ）及び式（１３ｂ）において、記号∞は、複素数の絶対値が無限大となる意味を含む。

Ｎ＝１の場合、式（１３ａ）〜式(１３ｃ）で示されるように必要な自由度は３である。しかしながら、式（１３ａ）及び式（１３ｂ）は、伝送線路５３０が直列接続された一本の伝送線路の場合同時に成立する。従って、必要な伝送線路の最小本数は１である。

１本の伝送線路５３０からなる受動回路部５０Ｂのトポロジの総数は、図１１（ａ）〜図１１（ｃ）に示す３つである。この３つから以下の不適合条件（Ｉ）及び不適合条件（ＩＩ）の少なくともどちらか一方に該当するものを除去する。

不適合条件（Ｉ）：直流的に接地される。
不適合条件（ＩＩ）：第２端５０ｂを直接シャントする素子を設ける。

不適合条件（Ｉ）に該当する回路が受動回路部５０Ｂの回路として不適合である理由は、不適合条件（Ｉ）に該当する回路は式（１３ｂ）に反するからである。また、不適合条件（ＩＩ）に該当する回路が受動回路部５０Ｂの回路として不適合である理由は、クロック周波数ｆ_ＣＫにおいて、第２端５０ｂは接地されていることに対応するので、不適合条件（ＩＩ）の構成では伝送線路５３０にはクロック周波数ｆ_ＣＫの電圧が印加されず、自由度が不足するからである。

３種類のトポロジに対して、不適合条件（Ｉ）及び不適合条件（ＩＩ）を適用して不適切なトポロジを除くと、Ｎ＝１の場合において、分布定数素子から構成される受動回路部５０Ｂは、図１１（ａ）に示す構成となる。

図１１（ａ）に示した受動回路部５０Ｂに対して、第１の実施形態の場合と同様に、出力寄生容量Ｃ_ｄｓと受動回路部５０Ｂとの合成インピーダンスＺ_ｃ１が、クロック周波数ｆ_ＣＫにおいて無限大になるという条件、すなわち、式（１３ｃ）を適用することによって、伝送線路５３０の電気長が決まる。伝送線路５３０の電気長は、クロック周波数ｆ_ＣＫにおける位相差θ_５３０で表すことが可能である。よって、以下では、電気長を電気長θ_５３０とも称す。

具体的には、出力寄生容量Ｃ_ｄｓと受動回路部５０Ｂとの合成インピーダンスＺ_ｃ１が、クロック周波数ｆ_ＣＫにおいて無限大（又は合成アドミタンスが、クロック周波数ｆ_ＣＫにおいてゼロになる）になるという条件である式（１３ｃ）は、式（１４）で表される。

式（１４）中、Ｚ_０は、伝送線路５３０の特性インピーダンスである。式（１４）より、式（１５）が成立する。

例えば、Ｃ_ｄｓ＝６０ｐＦ、ω_ＣＫ＝２π×２００ＭＨｚとし、Ｚ_０＝５０Ωとすると、θ_５３０＝０．２５９３ラジアンである。よって、クロック周波数ｆ_ＣＫが２００ＭＨｚであり、出力寄生容量Ｃ_ｄｓが６０ｐＦである場合、Ｎ＝１の場合の伝送線路５３０は、インピーダンスＺ_０が５０Ωであり、電気長（位相差）が０．２５９３ラジアンとなるように構成され得る。

Ｎ＝２の場合、受動回路部５０Ｂは、式（１２ｂ）に示したアドミタンス行列Ｙの要素を再度用いると、次の４つの条件を満たすように設計される。ここでは、Ｎ＝２の場合の受動回路部５０Ｂとして、クロック周波数ｆ_ＣＫの連続した次数の高調波において２次高調波まで（すなわち、基本波（Ｎ＝１の場合）と２次高調波）の周波数成分の電流がスイッチング素子１０に流れることを抑制可能な受動回路部５０Ｂについて説明する。

式（１６ａ），式（１６ｃ）及び式（１６ｄ）のｙ_１１（ω）はアドミタンス行列Ｙの第１要素であることは、式（１３ａ）及び式（１３ｃ）の場合と同様である。

２次高調波までに対応する受動回路部５０Ｂの場合、式（１６ａ）〜式(１６ｄ）で示されるように必要な自由度は４である。従って、受動回路部５０Ｂが備える伝送線路５３０の最小本数は２本である、２本の伝送線路５３０を区別する場合には、伝送線路５３１，５３２と表記する。

２本の伝送線路（スタブの場合を含む）からなる受動回路部５０Ｂのトポロジの総数は図１２（ａ）〜図１２（ｊ）に示すように、１０個である。この１０個から不適合条件（Ｉ）及び不適合条件（ＩＩ）の少なくともどちらか一方に該当するものを除去すると、図１２（ａ）〜図１２（ｃ）に示した構成となる。

式（１６ｃ）及び式（１６ｄ）の条件を適用する、すなわち、基本波（Ｎ＝１）及び２次高調波（Ｎ＝２）において合成アドミタンスが同時にゼロになるという条件を適用することよって、各伝送線路５３１，５３２の特性インピーダンス及び電気長を得ることができる。

図１２（ａ）の場合について具体的に説明する。伝送線路５３１の特性インピーダンスをＺ_５３１とし、伝送線路５３１の電気長をθ_５３１とする。同様に伝送線路５３２の特性インピーダンスをＺ_５３２とし、伝送線路５３２の電気長をθ_５３２とする。この場合、次の式が成立する。

Ｚ_５３１／Ｚ_５３２＝αとすると、これらの式より次式が導かれる。

式（１７ａ）、式（１７ｂ）及び式（１８）より、Ｚ_５３１及びＺ_５３２は以下のように表される。

ここで、クロック周波数ｆ_ＣＫを２００ＭＨｚとする。この場合、ω_ＣＫ＝２π×２００ＭＨｚとする。また、Ｃ_ｄｓ＝６０ｐＦとする。式（１９ａ）及び式（１９ｂ）を数値計算した場合の解の一例は次の通りである。

Ｚ_５３１＝６０．０３４７Ω
θ_５３１＝２７°
Ｚ_５３２＝２１．４３４８Ω
θ_５３２＝１４４°
このように、各伝送線路５３１，５３２の特性インピーダンスＺ_５３１，Ｚ_５３２及び電気長θ_５３１，θ_５３２が得られることによって、各伝送線路５３１，５３２を構成し得る。

上記Ｚ_５３１，θ_５３１、Ｚ_５３２及びθ_５３２を与えて、図１３に示した回路構成においてシミュレーションを行った。図１３に示した回路構成では、共振回路部６０は、クロック周波数ｆ_ＣＫ及びその２倍の周波数において共振していること、つまり第２端５０ｂは短絡（接地）されていることを仮定している。第１端５０ａには、信号源２０から周波数ｆ（ＭＨｚ）の信号が与えられるとした。

図１４は、シミュレーション結果を示す図面である。図１４中において横軸は、第１端に与える周波数ｆ_ＣＫを示しており、縦軸は、アドミタンスを示している。図１４中の実線は、受動回路部５０Ｂと出力寄生容量Ｃ_ｄｓの合成アドミタンスの実部であり、破線は、上記合成アドミタンスの虚部を示している。図１５に示すように、周波数ｆ_ＣＫが２００ＭＨｚ及びその２倍の４００ＭＨｚにおいて、合成アドミタンスの実部及び虚部が０になっており、式（１６ｃ）及び式（１６ｄ）を満たしていることが理解され得る。また、周波数０に対して、合成アドミタンスの虚部が無限大になっていることから式（１６ａ）も満たしていることが理解され得る。

Ｎ＝３以上の場合も同様にして、分布定数素子から受動回路部５０Ｂを構成し得る。例えば、図１５（ａ）〜図１５（ｋ）は、Ｎ＝３の場合の受動回路部５０Ｂとして、クロック周波数ｆ_ＣＫの連続する次数の高調波において３次高調波まで（すなわち、基本波（Ｎ＝１の場合）と２次高調波と３次高調波）の周波数成分の電流がスイッチング素子１０に流れることを抑制可能な受動回路部５０Ｂについて説明する。受動回路部５０Ｂの構成例を示す図面である。図１５（ａ）〜図１５（ｋ）において、３本の伝送線路５３０を区別するために、伝送線路５３１，５３２，５３３と称している。各伝送線路５３０が満たすべき条件（電気長等）は、Ｎ＝２の場合と同様にして決定し得る。

伝送線路５３０は、プリント基板上の導体パターンであることからインダクタやキャパシタなど個別部品を用いることないので、素子形成が容易である。その結果、第２の実施形態の場合と同様に、スイッチング回路１Ｃの製造効率、部品コスト、信頼性及び耐電力性の向上を図れる。また、第２の実施形態の場合と同様の理由により、伝送線路、すなわちプリント基板上の導体パターンだけで受動回路部５０Ｂを形成できることからスイッチング回路１Ｃの製造後の無調整化などにも資する。

ここでは、クロック周波数ｆ_ＣＫの連続する次数の高調波において、Ｎを最大次数としてＮ次高調波まで（すなわち１〜Ｎ次高調波）の周波数成分の電流がスイッチング素子１０に流れることを抑制し得る受動回路部５０Ｂについて説明した。しかしながら、受動回路部５０Ｂは、Ｎ次高調波に対して設計されていればよく、例えば、基本波（Ｎ＝１の場合）からＮ次高調波までの１個以上の任意の次数（例えば奇数又は偶数の次数）の高調波の周波数成分の電流がスイッチング素子１０に流れることを抑制するよう設計されていてもよい。

以上述べた受動回路部５０の種々の実施形態では、受動回路部５０と出力寄生容量Ｃ_ｄｓとの合成インピーダンスが、クロック周波数ｆ_ＣＫのＮ倍において無限大になる（又は合成アドミタンスが、クロック周波数ｆ_ＣＫのＮ倍においてゼロになる）という条件の下で、受動回路部５０が有する素子値を決定した。しかしながら、受動回路部５０が有する素子の素子値は、受動回路部５０が、前述した「受動回路部条件」を満たす値であればよい。また、共振回路部６０についても同様である。すなわち、共振回路部６０の種々の実施形態では、共振回路部６０を構成する素子は、クロック周波数ｆ_ＣＫのＮ倍において共振回路部６０のインピーダンスの実部及び虚部が０になるように設計されていた。しかしながら、現実の回路製作においては、共振回路部６０のインピーダンスの実部及び虚部は必ずしも完全に０になる必要はない。つまり、共振回路部６０を構成する素子の素子値は、共振状態において、共振回路部６０のインピーダンスの実部及び虚部が負荷回路４０のインピーダンスより小さくなる値であればよい。

更に、これまで説明した種々の形態の受動回路部５０及び共振回路部６０は互いに組み合わされてもよい。例えば、受動回路部及び共振回路部をいずれも集中定数素子又は分布定数素子から構成する場合の他に、集中定数素子から構成される受動回路部と、分布定数素子から構成される共振回路部とをスイッチング回路が含んでもよい。逆に、分布定数素子から構成される受動回路部と集中定数素子から構成される共振回路部とスイッチング回路が含んでもよい。

以上、本発明の実施形態について説明したが、本発明は、上述した種々の実施形態に限定されず、本発明の趣旨を逸脱しない範囲で、種々の変形が可能である。例えば、スイッチング素子は、絶縁型電界効果型トランジスタの他に、絶縁型電界効果トランジスタ以外の電界効果トランジスタ、バイポーラトランジスタ及び絶縁ゲートトランジスタであってもよい。また、スイッチング素子を駆動する信号をＰＷＭ信号としたが、スイッチング素子をＯＮ／ＯＦＦ制御可能なパルス信号であればよい。また、第２の実施形態では、共振回路部６０Ｂは、先端開放スタブ６４によって構成されるとしたが、分布定数素子としての伝送線路から構成されていればよい。

１，１Ａ，１Ｂ…スイッチング回路、１０…スイッチング素子、１１…ソース端子（第２端子）、１３…ドレイン端子（第１端子）、１４…キャパシタ、３０…直流電源部（電源部）、４０…負荷回路、４１…一端、４２…他端、５０，５０Ａ，５０Ｂ…受動回路部、５０ａ…第１端子（受動回路部の第１端子）、５０ｂ…第２端子、（受動回路部の第２端子）、６０，６０Ａ，６０Ｂ…共振回路部、６１_１〜６１_Ｎ…共振素子、６４_１〜６４_ｎ…先端開放スタブ、５３０，５３１，５３２，５３３…伝送線路、Ｐ…出力ポート（接続点）。

Claims (8)

1. 第１端子及び第２端子を有しており、パルス信号により駆動されて前記第１端子及び第２端子の導通状態をスイッチするスイッチング素子と、
   前記スイッチング素子の前記第１端子に電圧を供給する電源部と、
   前記電源部に並列に接続される負荷回路と、
   前記電源部と前記負荷回路との接続点と、前記スイッチング素子の前記第１端子との間に接続され、前記パルス信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、前記接続点から前記スイッチング素子へ流れる電流を抑制する受動回路部と、
   前記受動回路部と前記接続点との間に接続され、前記Ｎ倍の周波数において共振する共振回路部と、
   を備える、スイッチング回路。
2. 前記スイッチング素子側から見込んだ前記受動回路部のインピーダンスの虚部がゼロより大きく、前記スイッチング素子の出力寄生容量のリアクタンスの絶対値の２倍以下である、
   請求項１記載のスイッチング回路。
3. 前記負荷回路側から見込んだ前記共振回路部のインピーダンスの実部及び虚部が前記Ｎ倍のクロック周波数において、前記負荷回路のインピーダンスよりも小さい、
   請求項１又は２記載のスイッチング回路。
4. 前記パルス信号は、前記パルス信号のパルス幅のデューティー比が前記クロック周波数より低い周波数成分を持つ信号により時間的に変調された信号である、
   請求項１〜３の何れか一項記載のスイッチング回路。
5. 前記受動回路部は、少なくとも一つのリアクタンス素子で構成されており、前記スイッチング素子の前記第１端子に接続される第１端及び前記接続点に接続される第２端を有する、請求項１〜４の何れか一項記載のスイッチング回路。
6. 前記受動回路部は、少なくとも一つの伝送線路で構成されており、前記スイッチング素子の前記第１端子に接続される第１端及び前記接続点に接続される第２端を有する、請求項１〜４の何れか一項記載のスイッチング回路。
7. 前記共振回路部は、少なくとも一つのリアクタンス素子が直列接続されなるＭ（Ｍは１以上の整数）個の共振素子を備え、
   前記Ｍ個の共振素子のうちの少なくとも１個の共振素子は、は、前記クロック周波数のＮ倍の周波数に共振する、請求項１〜６の何れか一項記載のスイッチング回路。
8. 前記共振回路部は、Ｍ本（Ｍは１以上の整数）の伝送線路を備え、
   前記Ｍ本の伝送線路の少なくとも１本の伝送線路は、前記クロック周波数のＮ倍の周波数に対応する波長の１／４の電気長を有する、
   請求項１〜６のいずれか一項記載のスイッチング回路。

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