JP2013089030A - 情報処理システム、制御システム及び半導体装置 - Google Patents

Abstract

【課題】制御システムがメモリシステムのバンクグループにアクセスする際の効率を高めることが可能な情報処理システムを提供する。
【解決手段】本発明の情報処理システムは、例えば、メモリシステム２０と、アクセス制御部１５を含む制御システム１３とを備えている。メモリシステム２０は、記憶領域が複数のバンクにより構成され、この複数のバンクが複数のバンクグループにグループ化されている。アクセス制御部１５は、複数のプロセシングエンジンによるアクセスの優先順位に対応し、バンクグループ毎にレイテンシを含むアクセス情報を第１のレジスタ１５ａに保持し、バスマスタ１１ａを介してプロセシングエンジンからのアクセス要求を受けたとき、第１のレジスタ１５ａを参照し、その内容に基づいてアクセス対象のバンクグループに対するアクセスをフレキシブルに制御する。
【選択図】図２

Description

本発明は、それぞれが情報を記憶する複数のバンクグループを有するメモリシステムと、複数のプロセシングエンジンからの前記メモリシステムへのアクセス要求を制御して、それぞれ対応する前記情報を処理する制御システムとを備える情報処理システムに関する。

従来から、情報処理システムとして、情報を処理するバスマスタのデータ転送を制御する制御装置と、情報を記憶するＤＲＡＭ等のメモリ装置とをバスを介して接続し、バスマスタとメモリ装置との間でデータを送受信する形態が知られている。例えば、特許文献１には、複数のバスマスタのデータ転送を制御するシステムＬＳＩと、複数のバンクを有するメモリとを備えたバスシステムが開示されている。特許文献１のバスシステムは、各バスマスタがメモリをアクセスする際、バスアクセスの順番を適切に制御してアクセス効率を高めるとともに、各バスマスタのアクセス要求の優先順位を考慮した制御を行い、優先順位の変更を可能としてメモリバスの占有を回避可能な構成が開示されている。また、特許文献２には、データ転送の優先順位の情報と格納先アドレスとを関連付けてメインメモリに記憶し、優先順位が最も高いデータを選択的に出力する構成が開示されている。

特開２００９−２０５３１３号公報 特開２００８−２７６６３８号公報

上記従来のシステムにおいて、複数のバスマスタからのアクセス要求が連続的に行われる状況が想定される。例えば、特許文献１のバスシステムにおいて、優先順位の低い第１のバスマスタからのアクセス要求によりメモリセルを含むバンクからのリード動作を開始した直後に、第１のバスマスタより優先順位の高い第２のバスマスタからのアクセス要求がなされる場合もある。しかし、特許文献１のバスシステムは、バンク毎にデータ転送のレイテンシを設定することができないので、優先順位が低い第１のバスマスタのデータリードが終了するまで、優先順位が高い第２のバスマスタのデータリードが待たされる恐れがある。更に、特許文献１のバスシステムは、バンク毎にデータ転送のバースト長を設定することができないので、１回のアクセスで扱うデータサイズ（バーストデータビット長）が大きいバスマスタがアクセスを開始するとバスシステム全体のバス効率を高めることは困難である。さらに、特許文献２においても、バンク毎にレイテンシやバースト長を設定する構成については開示、示唆されておらず、特許文献１と同様の課題を有することは明らかである。

本発明の情報処理システムの第１の側面は、情報を記憶し、それぞれが複数のバンクにより構成される複数のバンクグループを有するメモリシステムと、アクセス対象として前記複数のバンクグループにそれぞれ対応し、前記情報を処理する複数のプロセシングエンジンと、前記複数のプロセシングエンジンから前記メモリシステムに対するアクセスを制御するメモリ制御部と、を含む制御システムと、前記情報を、前記メモリシステム及び前記メモリ制御部の間で伝送するデータ線と、前記メモリ制御部に含まれ、前記複数のバンクグループにそれぞれ対応したコマンドの発行から前記データ線を基準としたデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報がストアされる第１のレジスタと、を備え、前記複数のレイテンシの値のそれぞれは、前記複数のプロセシングエンジンによるアクセスの優先順位に対応付けられ、前記メモリ制御部は、前記複数のプロセシングエンジンのそれぞれのアクセス要求に対応して、前記複数のレイテンシを含むアクセス情報を元に、前記複数のバンクグループの少なくとも２つのバンクグループへのコマンドの発行の順序を制御する、ことを特徴としている。

本発明の情報処理システムの第２の側面は、情報を記憶し、それぞれが複数のバンクにより構成される複数のバンクグループを有するメモリ部と、アクセス対象として前記複数のバンクグループにそれぞれ対応し、前記情報を処理する複数のプロセシングエンジン部と、前記複数のプロセシングエンジン部から前記メモリ部に対するアクセスを制御するメモリ制御部と、前記情報を、前記メモリ部及び前記メモリ制御部の間で伝送するデータ線と、前記メモリ制御部に含まれ、前記複数のバンクグループにそれぞれ対応したコマンドの発行から前記データ線を基準としたデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報がストアされる第１のレジスタと、を備え、前記複数のレイテンシの値のそれぞれは、前記複数のプロセシングエンジン部によるアクセスの優先順位にそれぞれ対応付けられ、前記メモリ制御部は、前記複数のプロセシングエンジン部のそれぞれのアクセス要求に対応して、前記複数のレイテンシを含むアクセス情報を元に、前記複数のバンクグループの少なくとも２つのバンクグループへのコマンドの発行の順序を制御する、ことを特徴としている。

本発明の半導体装置は、それぞれが複数のバンクにより構成される複数のバンクグループを含む記憶領域と、前記複数のバンクグループにそれぞれ対応し、外部から供給されるコマンドからデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報を設定する第２のレジスタと、アクセス対象の前記複数のバンクグループへのアクセスを、それぞれ対応する前記第２のレジスタにストアされた複数のレイテンシの情報を元に制御する制御回路とを備えることを特徴としている。

本発明によれば、メモリシステムと制御システムとからなる情報処理システムにおいて、アクセスの優先順位の高低に応じたアクセス情報をバンクグループ毎に予め設定することができる。例えば、優先順位の高いプロセシングエンジンからアクセス要求を受けた後に、優先順位の低いプロセシングエンジンからアクセス要求を受けた状況においても、優先順位の高い側に対し小さいレイテンシを設定することで、対応するバンクグループのデータ転送を先行して実行することを可能とし、プロセシングエンジンの情報処理の効率を高めることができる。好ましくは、バンクグループ毎のアクセス情報として、データサイズ（バーストデータビット長）の大きさに適合するバースト長を含めて設定すれば、データサイズの大きいアクセス要求に必要なコマンド発行回数を減らすことでき、コマンドバス及びアドレスバスのバス効率の向上を図り、効率的なパイプライン制御を実行可能となる。

本発明を適用した情報処理システムの概略の構成例を示すブロック図である。 図１の外部メモリ制御部の構成を示すブロック図である。 図１のＤＲＡＭの全体構成を示すブロック図である。 図３のＤＲＡＭにおけるバンクグループの構成例を示している。 ＤＲＡＭへのアクセスに関連する設定方法に関し、バスマスタ毎のアクセスパターン及びアクセスパターンに対応するＣＬ／ＢＬレジスタの設定値の具体例を示す図である。 ＤＲＡＭのモードレジスタの設定方法を説明する図である。 ＤＲＡＭモードレジスタに対してＣＡＳレイテンシ及びバースト長を設定する際のアドレスフィールドの内容とＣＬ／ＢＬ設定レジスタの設定値の具体例を示す図である。 システムＬＳＩによるＤＲＡＭへのアクセス時のアクセスパターンの具体例を示す図である。

まず、本発明の課題を解決する技術思想の代表的な例を挙げる。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。

本発明の情報処理システムの一つの側面によれば、制御システムの複数のプロセシングエンジンは、それぞれ対応する複数のバンクグループに割り当てた記憶情報を読み書きする際に、メモリ制御部へアクセス要求を行う。メモリ制御部は、メモリ制御部が有し、複数のバンクグループにそれぞれ対応して複数のプロセシングエンジンのアクセスの優先順位に関連づけられた複数のレイテンシ情報がストアされた第１のレジスタを参照する。そして、第１のレジスタの情報に基づいて、バスマスタとすべきプロセシングエンジンを判別し、対応するバンクグループへのアクセスを順次制御してメモリシステムとの間でデータ転送を実行させる。よって、複数のプロセシングエンジンの要求に対応した複数のバンクグループへのアクセス制御に際し、それぞれのアクセス要求の順番に制約されることなく、アクセスの優先順位に応じた適切なアクセス順序に従ってメモリシステムを制御（アクセス）することができる。例えば、優先順位が低いアクセス要求の後に優先順位が高いアクセス要求を受けたとしても、後者のレイテンシが前者に比べて短く設定されていれば、後者に対応するバンクグループを先行してアクセスすることができる。従って、各プロセシングエンジンによるアクセス時のデータ転送に際し、情報処理の効率を高める視点から、優先順位が高いプロセシングエンジンにデータを迅速に提供することができる。

本発明の技術思想の一例は、例えば、図１及び図２に示すように、メモリシステム２０と制御システム１０からなる情報処理システムに対して適用される。メモリシステム２０は、情報を記憶する記憶領域が複数のバンクにより構成され、複数のバンクは複数のバンクグループにグループ化されている。制御システム１０は、情報を処理する複数のプロセシングエンジン１１（１）〜１１（４）と、それぞれのプロセシングエンジン１１（１）〜１１（４）によるメモリシステム２０へのアクセスを制御する外部メモリ制御部１３とを含む。以下、外部メモリ制御部１３を、単にメモリ制御部１３と呼ぶことがある。メモリ制御部１３は、アクセス制御部１５及びＤＲＡＭ制御部１６を含む。アクセス制御部１５は、調停ポリシーを有し、複数のプロセシングエンジン１１（１）〜１１（４）からの要求の度に、後述する複数のプロセシングエンジン１１（１）〜１１（４）毎に優先順位の情報が定義されたアクセス情報を参照して、メモリシステム２０へのアクセスの順序を調整（計算）して決定する。複数のプロセシングエンジン１１（１）〜１１（４）は、それぞれ複数のバンクグループに対応付けられる。メモリシステム２０は、複数のバンクグループが共有するデータポート１８を有する。データポート１８は、データ線１７を介して制御システム１０とデータを通信する。ＤＲＡＭ制御部１６は、アクセス制御部１５からのアクセス制御信号に従って、実際にメモリシステム２０へのコマンド、アドレス、データ、等を送受信する。このような構成の情報処理システムにおいて、メモリ制御部１３には第１のレジスタ（１５ａ）が設けられる。第１のレジスタ（１５ａ）には、アクセス情報として、複数のレイテンシ情報及び複数のバースト長情報が格納される。複数のレイテンシ情報及び複数のバースト長情報は、それぞれ対応する複数のバンクグループに対応する情報であり、複数のプロセシングエンジン１１（１）〜１１（４）にそれぞれ対応する情報でもある。レイテンシ情報は、ＤＲＡＭ制御部１６及びメモリシステム２０の間の遅延に相当する。例えば、ＤＲＡＭ制御部１６が発行するコマンドと、対応するデータとを、ＤＲＡＭ制御部１６が発行するクロック（同期信号）の数を基準に定義される情報である。バースト長情報は、コマンドに対応するアクセス単位としてのデータのビット長（以降、バースト長と呼ぶことがある）を、定義する情報である。第１のレジスタ（１５ａ）に保持されるアクセス情報は、各プロセシングエンジン１１（１）〜１１（４）のアクセスの優先順位に対応付けられている。メモリ制御部１３は、バスマスタとなるプロセシングエンジン１１からアクセス要求を受けたとき、アクセス対象のバンクグループに対するアクセスを第１のレジスタ（１５ａ）の内容に基づいて制御する。この調停ポリシーの一例として、アクセスの優先順位が低いプロセシングエンジン１１（４）のアクセス要求を受けた後に、アクセスの優先順位が高いプロセシングエンジン１１（１）のアクセス要求を受けた状況において、前者のレイテンシに比べて後者のレイテンシを短く設定しておくことにより、優先順位が高いアクセスを先行して実行することができる。言い換えると、メモリ制御部１３は、優先順位が低いアクセス要求に対応する第１のコマンド発行を、優先順位が高いアクセス要求に対応する第２のコマンド発行よりも先行して行う。他方、メモリシステム２０は、レイテンシの違いによって、第２のコマンドに対応する第２のデータを、第１のコマンドに対応する第１のデータよりも先行して、データポート１８及びデータ線１７を介してメモリ制御部１３へ供給する。つまり、第２のデータは第１のデータを、時間軸を基準に「追い越している」と言える。第２のコマンドのレイテンシの値が、第１のコマンドのレイテンシの値よりも小さいからである。バスマスタ１１ａは、随時複数のプロセシングエンジン１１（１）〜１１（４）からのアクセス要求を、アクセス制御部１５へ伝えるとともに、アクセス制御部１５は第１及び第２のコマンドの順序に対応したアクセス許可（システムバスＳＢが含むアドレス線等の占有権）をバスマスタ１１ａへ知らせる。複数のプロセシングエンジン１１（１）〜１１（４）は、第１及び第２のコマンドの順序に対応したアクセスに関連するアドレス情報等を、システムバスＳＢを介してＤＲＡＭ制御部１６へそれぞれ供給する。バスマスタ１１ａは、第１及び第２のデータの順序に対応したアクセス許可（システムバスＳＢを含むデータ線の占有権）をバスマスタ１１ａへ知らせる。なお、メモリ制御部１３は、前述した「追い越し」ができるか否かを、バスマスタ１１ａからの要求の度に、第１のレジスタ（１５ａ）を参照して、計算している。なお、図２におけるバスマスタ１１ａは、図１における複数のプロセシングエンジン１１（１）〜１１（４）にそれぞれ論理的に対応付けされる。

以下、各図面に沿って詳細に説明する。

図１は、本発明を適用した情報処理システムの概略の構成例を示すブロック図である。図１の情報処理システムは、情報処理システム全体の動作を制御する制御システムであるシステムＬＳＩ１０と、情報処理システムで用いるデータを記憶するメモリシステムであるＤＲＡＭ２０とを備えている。システムＬＳＩ１０は、４個のプロセシングエンジン１１と、Ｉ／Ｏ部１２と、外部メモリ制御部１３と、オンチップメモリ１４とを含んで構成されるとともに、これらの構成要素の間のデータを伝送するシステムバスＳＢが設けられている。また、外部メモリ制御部１３とＤＲＡＭ２０との間は、クロック、コマンド、アドレス、データをそれぞれのバス線を介して伝送可能に構成されている。なお、バス線を、単にバスと呼ぶことがある。このうち、クロック、コマンド、アドレスは外部メモリ制御部１３からＤＲＡＭ２０に向けて送信されるが、データは外部メモリ制御部１３とＤＲＡＭ２０との間で双方向に送受信される。

図１の例においては、４個のプロセシングエンジン１１として、ＭＰＵ１１（１）と、映像処理エンジン１１（２）と、音声処理エンジン１１（３）と、通信制御エンジン１１（４）が搭載されている。これらのプロセシングエンジン１１は、ＤＲＡＭ２０にアクセスする際のバスマスタとして機能する。システムＬＳＩ１０は、ＭＰＵ１１（１）の制御の下、映像処理エンジン１１（２）が画像データを処理し、音声処理エンジン１１（３）が音声データを処理し、これらのデータを通信制御エンジン１１（４）が外部と通信するマルチメディアＬＳＩとして機能する。また、Ｉ／Ｏ部１２は、システムＬＳＩ１０のＩ／Ｏ動作を制御し、オンチップメモリ１４は、主にＭＰＵ１１（１）の制御に必要なデータを保持する。

なお、図１では、制御システムが１つのシステムＬＳＩ１０によって構成される例を示しているが、これに限られず、複数のチップにより制御システムを構成してもよい。例えば、システムＬＳＩ１０はＩ／Ｏ部１２、外部メモリ制御部１３、オンチップメモリ１４のみを含めて構成し、それぞれのプロセシングエンジン１１を別々のチップに構成し、その全体が制御システムとして機能するようにしてもよい。また、図１では、メモリシステムがＤＲＡＭ２０としての１つのＤＲＡＭチップＣ１（図４参照）によって構成される例を示しているが、１つのＤＲＡＭチップに限らず複数のＤＲＡＭチップを用いてメモリシステムを構成してもよい。この場合にはバンクグループを個々のＤＲＡＭチップ内に構成してもよいし、異なるチップでバンクグループを構成してもよい。更に、システムＬＳＩ１０が、メモリシステム２０を含んでいてもよい。

図２は、図１の外部メモリ制御部１３の構成を示すブロック図である。図２に示すように、外部メモリ制御部１３は、アクセス制御部１５とＤＲＡＭ制御部１６とを含んで構成される。アクセス制御部１５は、プロセシングエンジン１１であるバスマスタ１１ａによるＤＲＡＭ２０に対するアクセス要求を調停し、調停ポリシーに従ってバスマスタ１１ａにアクセス許可を送出する。アクセス許可を受け取ったバスマスタ１１ａに対しては、システムバスＳＢ及びＤＲＡＭ２０との間のバス線を用いるバス権が付与される。言い換えれば、アクセス制御部１５は、第１のレジスタ（１５ａ）に格納されているアクセス情報（複数のレイテンシ情報及び複数のバースト長情報）を元に、各プロセシングエンジン１１（１）〜１１（４）からのアクセス要求を調停する。

アクセス制御部１５には、ＤＲＡＭ２０に対するＣＡＳレイテンシＣＬとバースト長ＢＬを設定するＣＬ／ＢＬレジスタ１５ａ（本発明の第１のレジスタ）が含まれる。後述するように本実施形態のＤＲＡＭ２０は、４個のバンクからなる４個のバンクグループ（計１６個のバンク）から構成されるので、ＣＬ／ＢＬレジスタ１５ａには、４個のバンクグループにそれぞれ対応する４個のＣＡＳレイテンシＣＬ及び４個のバースト長ＢＬを含むアクセス情報が個別に設定される。なお、バンクとは、互いに非排他制御の関係にあるメモリ領域を示す。言い換えれば、例えば、２つのバンクがそれぞれ対応する外部からのアクセス要求に対応してアクティブ状態になることが可能である。ＭＰＵ１１（１）は、バスマスタ１１ａ毎にアクセス対象であるバンクグループとアクセス時のアクセスパターンに最適なＣＡＳレイテンシＣＬ及びバースト長ＢＬを決定し、それをＣＬ／ＢＬレジスタ１５ａに対して最初に設定する。続いてアクセス制御部１５はその制御対象であるＤＲＡＭ２０に対して、後述するようにモードレジスタを用いてバンクグループ毎にＣＡＳレイテンシＣＬ及びバースト長ＢＬの値を設定する。その決定及び設定は、システムのコールドスタート、ハードウェアリセット、ソフトウェアリセット、パワーダウン等において、適宜実施される。前述したように、アクセス制御部１５は、バスマスタ１１ａからの優先順位が付けられたそれぞれの要求に対して、その都度、「追い越し」ができるか否かを計算し、アクセス許可を出す。そして、アクセス制御部１５は、上述のアクセス許可を送出したバスマスタ１１ａに対応するＣＡＳレイテンシＣＬ及びバースト長ＢＬとアクセス対象のバンクグループアドレスを、アクセス制御信号としてＤＲＡＭ制御部１６に送出する。

ＤＲＡＭ制御部１６は、バスマスタ１１ａからのアクセス要求に対応してＤＲＡＭ２０のアクセス仕様に沿った制御を実行する。すなわち、ＤＲＡＭ制御部１６は、アクセス制御部１５から受け取ったアクセス制御信号と、システムバスＳＢを介して受け取ったバンクアドレス、等とを参照し、ＤＲＡＭ２０の制御に必要なクロック、コマンド、アドレスを送出するとともに、ＤＲＡＭ２０との間でバス線を介してデータを送受信する。バスマスタ１１ａのアクセス要求がライト動作（ＤＲＡＭ２０にデータを書き込む）である場合は、所定のレイテンシが経過した後にバスマスタ１１ａの書き込みデータをＤＲＡＭ２０に送出する。また、バスマスタ１１ａのアクセス要求がリード動作（ＤＲＡＭ２０からデータを読み出す）である場合は、所定のレイテンシが経過した後に読み出しデータをＤＲＡＭ２０から受け取ってバスマスタ１１ａに転送する。

図３は、図１のＤＲＡＭ２０の全体構成を示すブロック図である。本実施形態では、例えば、外部クロックの立ち上がり及び立ち下がりの両方に同期してデータ転送を行うダブルデータレート（ＤＤＲ）型のＤＲＡＭ２０を想定する。図３に示すように、ＤＲＡＭ２０は、記憶領域である４個のバンクグループＢＧ（それぞれ、バンクグループＢＧ（０）〜ＢＧ（３）と表記する）を備えている。また、各々のバンクグループＢＧに付随するロウ系回路として、ロウデコーダ２１及びアレイ制御回路２２が設けられるとともに、各々のバンクグループＢＧに付随するカラム系回路として、センスアンプ列２３、カラムデコーダ２４、ＣＬ／ＢＬ制御回路２５が設けられる。さらに、ＤＲＡＭ２０は、クロック発生回路３０と、ロウアドレスバッファ３１と、カラムアドレスバッファ３２と、モードレジスタ３３と、コマンドデコーダ３４と、チップ制御回路３５と、入出力制御回路３６と、データ入出力バッファ３７を備えている。

図３において、ＤＲＡＭ制御部１６から供給されるアドレスには、バンクグループアドレスと、バンクアドレスと、ロウアドレス及びカラムアドレスが含まれる。このうち、バンクグループアドレス、バンクアドレス、ロウアドレスはロウアドレスバッファ３１に保持されてロウデコーダ２１に送られる。ここで前述したようにメモリシステムが複数のＤＲＡＭチップで構成され、かつバンクグループＢＧを異なるＤＲＡＭチップで構成する際には、バンクグループアドレスはチップ選択信号／ＣＳとして供給されてもよい。また、カラムアドレスはカラムアドレスバッファ３２に保持されてカラムデコーダ２４に送られる。アレイ制御回路２２による制御の下、ロウデコーダ２１により選択されたワード線とカラムデコーダ２４により選択されたビット線とに対応するメモリセルに対するアクセスが行われる。入出力制御回路３６は、センスアンプ列２３とデータ入出力バッファ３７との間のデータ転送を制御し、データ入出力バッファ３７に保持されるデータがＤＱ端子群を経由してＤＲＡＭ制御部１６との間で入出力される。この入出力制御回路３６は、バースト長ＢＬの最大値を保持可能なＦＩＦＯにより構成されるラッチ回路を含んでいてもよい。また、ＣＬ／ＢＬ制御回路２４は、カラム系回路によるデータ転送時に、ＣＡＳレイテンシＣＬ及びバースト長ＢＬに適合する動作を制御する。

クロック発生回路３０は、ＤＲＡＭ制御部１６から供給される相補の外部クロックＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥを受け、クロックイネーブル信号ＣＫＥがハイレベルに制御されたときにクロックＣＫ、／ＣＫに基づいて内部クロックを発生する。図３に示すように、クロック発生回路３０から出力される内部クロックは、ＤＲＡＭ２０の各部に供給される。コマンドデコーダ３４は、ＤＲＡＭ制御部１６から供給されるコマンドであるチップ選択信号／ＣＳ及び制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥに基づいてＤＡＲＭ１０に対するコマンドを判別する。コマンドデコーダ３４により判別されたコマンドは、チップ制御回路３５に送出される。チップ制御回路３５は、コマンドデコーダ３４から受け取ったコマンドの種別に応じてＤＲＡＭ２０の各部の動作を制御する。チップ制御回路３５による動作制御は、クロック発生回路３０が発生する内部クロックに連動して行われる。

モードレジスタ３３は、上記コマンドのうちモードレジスタ設定コマンドが入力されたとき、上記アドレスに基づきＤＲＡＭ２０の動作モードを選択的に設定し、その設定情報をチップ制御回路３５に送出する。モードレジスタ３３は、設定情報を保持するレジスタ群を備えている。モードレジスタ３３のレジスタ群には、バンクグループＢＧ毎のＣＡＳレイテンシＣＬ及びバースト長ＢＬを設定するＣＬ／ＢＬ設定レジスタ（本発明の第２のレジスタ）が含まれ、ＣＬ／ＢＬ設定レジスタに保持される設定情報が上述のＣＬ／ＢＬ制御回路２５に送られるが、詳しくは後述する。

図４は、図３のＤＲＡＭ２０におけるバンクグループＢＧの構成例を示している。図３のＤＲＡＭ２０が構成されるＤＲＡＭチップＣ１は、同サイズの矩形の４個のバンクグループＢＧ（バンクグループＢＧ（０）〜ＢＧ（３））を含む。また、各々のバンクグループＢＧは、同サイズの矩形の４個のバンクを含む。すなわち、ＤＲＡＭチップＣ１の全体は、４個のバンクグループＢＧにグループ化された１６個のバンク（１６進表示でバンク０〜Ｆと表す）を含み、バンク０〜３がバンクグループＢＧ（０）を構成し、バンク４〜７がバンクグループＢＧ（１）を構成し、バンク８〜ＢがバンクグループＢＧ（２）を構成し、バンクＣ〜ＦがバンクグループＢＧ（３）を構成する。１６個のバンク０〜Ｆの各々は、複数のワード線と複数のビット線の各交点に形成された複数のメモリセルを備えている。そして、バンクグループアドレス及びバンクアドレスにより、任意のバンクグループＢＧ内の任意のバンクを選択し、ロウアドレス及びカラムアドレスにより選択バンク内の任意のメモリセルを選択することができる。

なお、図４の例では、４個のバンクグループＢＧを１つのＤＲＡＭチップＣ１に割り当てて構成しているが、前述したように異なるバンクグループＢＧを別々のＤＲＡＭチップＣ１に割り当てて構成してもよい。この場合、異なるＤＲＡＭチップＣ１に割り当てられたバンクグループＢＧを選択するために、バンクグループアドレスの代わりに、それぞれのＤＲＡＭチップＣ１に固有のチップ選択信号／ＣＳを用いてもよい。また、モードレジスタ３３のＣＬ／ＢＬ設定レジスタは、ＤＲＡＭチップＣ１毎に１つ設ければよい。このような構成を採用したとき、図１のシステムＬＳＩ１０は、複数のバンクグループＢＧに対応する所定数のＤＲＡＭチップＣ１を１つのメモリシステム（ＤＲＡＭ２０）として制御する。

次に、バスマスタ１１ａによるＤＲＡＭ２０へのアクセスに関連する設定方法に関し、図５〜図８を参照して説明する。まず、図５は、バスマスタ１１ａ毎のアクセスパターンと、アクセスパターンに対応するＣＬ／ＢＬレジスタ１５ａの設定値との具体例を示している。図５に示すアクセスパターンは、４個のプロセシングエンジン１１（図１）がバスマスタ１１ａとなる場合において、それぞれのアクセスの優先順位とデータサイズを含む。また、アクセスパターンに対応するバンクグループＢＧ毎のレジスタ設定値は、アクセス対象のバンクグループＢＧ（０〜３の番号）と、アクセス時に設定されるＣＡＳレイテンシＣＬ及びバースト長ＢＬを含む。なお、図５においては、ＤＲＡＭ２０のデータバス幅が８バイトであることを想定し、データサイズは８バイトの所定数倍の関係にある。

具体的には、ＭＰＵ１１（１）、映像処理エンジン１１（２）、音声処理エンジン１１（３）、通信制御エンジン１１（４）がそれぞれバスマスタ１１ａとなる場合において、この順にバンクグループＢＧ（０）、ＢＧ（１）、ＢＧ（２）、ＢＧ（３）にそれぞれ割り当てられる。このとき、ＭＰＵ１１（１）及び映像処理エンジン１１（２）はアクセス優先順位がそれぞれ「高」に設定され、音声処理エンジン１１（３）はアクセス優先順位が「中」に設定され、通信制御エンジン１１（４）はアクセス優先順位が「低」に設定される。また、それぞれのアクセス優先順位に対応するＣＡＳレイテンシＣＬについては、ＭＰＵ１１（１）はＣＬ＝４に設定され、映像処理エンジン１１（２）はＣＬ＝４に設定され、音声処理エンジン１１（３）はＣＬ＝８に設定され、通信制御エンジン１１（４）はＣＬ＝１２に設定される。このように、アクセス優先順位が高いほど、ＣＡＳレイテンシＣＬが小さく設定されていることがわかる。

また、アクセスパターンのデータサイズは、１回のメモリアクセスで取り扱うデータのサイズである。具体的には、ＭＰＵ１１（１）のデータサイズは３２バイトに設定され、映像処理エンジン１１（２）のデータサイズは６４バイトに設定され、音声処理エンジン１１（３）のデータサイズは３２バイトに設定され、通信制御エンジン１１（４）のデータサイズは１２８バイトに設定される。また、それぞれのデータサイズに対応するバースト長ＢＬについては、ＭＰＵ１１（１）はＢＬ＝４に設定され、映像処理エンジン１１（２）はＢＬ＝８に設定され、音声処理エンジン１１（３）はＢＬ＝４に設定され、通信制御エンジン１１（４）はＢＬ＝１６に設定される。このように、図５では、データサイズがバースト長ＢＬの８倍に設定される例を示しているが、かかる例に制約されることなくデータサイズとバースト長ＢＬの関係を設定してもよい。

なお、バスマスタ１１ａは、図５で設定されているアクセス対象のバンクグループＢＧを主にアクセスするが、他のバンクグループＢＧをアクセスする状況も想定される。この場合、バスマスタ１１ａは、アクセス対象のバンクグループＢＧに対応して設定されたＣＡＳレイテンシＣＬ及びバースト長ＢＬを用いることになる。ただし、かかるアクセスが頻繁に生じると、メモリシステムＬＳＩ１０全体の性能低下を招く恐れがある。よって、本実施形態では、システムＬＳＩ１０内のオンチップメモリ１４を用いて、４個のプロセシングエンジン１１が相互間のデータをやり取りするようにし、上述のアクセスの頻度を減らすことでシステムＬＳＩ１０全体の性能低下を抑制することができる。

図６は、ＤＲＡＭ２０のモードレジスタ３３の設定方法を説明する図である。最上部にはクロックＣＫ、／ＣＫの周期に連動して、１〜１６の範囲内で順次更新されるクロックサイクルＴを示している。そして、Ｔ＝２のタイミングで、クロックイネーブル信号ＣＫＥがハイレベルを保持した状態で、チップ選択信号／ＣＳ及び制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥがいずれもローレベルとなる。これにより、コマンドデコーダ３４にはモードレジスタ設定コマンドが入力される。このとき、Ｔ＝２のタイミングでアドレスが有効となり、アドレスフィールドの状態に従って、モードレジスタ３３に情報が設定される。その後、Ｔ＝３のタイミングで、チップ選択信号／ＣＳがローレベル、かつ制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥがそれぞれハイレベルとなる。これにより、コマンドデコーダ３４にはＮＯＰコマンドが入力される。これ以降、Ｔ＝３からＴ＝１３までの期間中、ＮＯＰコマンドが保持され、この期間においてモードレジスタ３３の値の更新が完了する。そして、Ｔ＝１４のタイミングで、制御信号／ＲＡＳがローレベルに変化し、一般のコマンドを入力可能なアクティブ状態に移行する。

図７は、モードレジスタ３３に対してＣＡＳレイテンシＣＬ及びバースト長ＢＬを設定する際、アドレスフィールドの内容とＣＬ／ＢＬ設定レジスタの設定値の具体例を示している。アドレスフィールドは全部で２０ビットから構成され、図７（Ａ）に示すように、バンググループＢＧを指定する２ビットＢＧ１、ＢＧ０と、バンクグループＢＧ内のバンクを指定する２ビットＢＡ１、ＢＡ０と、バンク内のアドレスを指定するビットＡ１５〜Ａ０を含む。図６のモードレジスタ設定コマンドの入力時におけるアドレスフィールドは、例えば３ビットＢＡ１、ＢＡ０、Ａ１５の値がいずれも１であるときに、ＣＬ／ＢＬ設定モードとして判別される。この場合、２ビットＢＧ１、ＢＧ０の値により指定されるバンクグループＢＧに対応するＣＬ／ＢＬ設定レジスタに対し、アドレスフィールドの下位６ビットＡ５〜Ａ０の値が設定される。具体的には、ＣＬ／ＢＬ設定レジスタのＣＡＳレイテンシＣＬとして４ビットＡ５〜Ａ２の値が設定され、ＣＬ／ＢＬ設定レジスタのバースト長ＢＬとして２ビットＡ１、Ａ０の値が設定される。

図７（Ｂ）には、アドレスフィールドのビットＡ５〜Ａ２とＣＡＳレイテンシＣＬのレジスタ値の関係と、アドレスフィールドのビットＡ１、Ａ０とバースト長ＢＬのレジスタ値の関係をそれぞれ示している。図７（Ｂ）の例では、ビットＡ５〜Ａ２の１６パターンのうちの９パターンに対し、ＣＡＳレイテンシＣＬの４〜１２の範囲内のレジスタ値が割り当てられ、ビットＡ１、Ａ０の４パターンのうちの３パターンに対し、バースト長ＢＬの４、８、１６のレジスタ値が割り当てられている。アドレスフィールドの他のパターンについては未使用（予備）である。なお、４個のバンクグループＢＬに対応する４個のＣＬ／ＢＬ設定レジスタの値を設定するときは、アドレスフィールドの上位２ビットＢＧ１、ＢＧ０の値を変更しながら、モードレジスタ３３の設定サイクルを４回繰り返せばよい。

図８は、システムＬＳＩ１０によるＤＲＡＭ２０へのアクセス時のアクセスパターンの具体例を示している。図８において、左端に示すクロックサイクルＴ及びクロックＣＫ、／ＣＫの意味は図６と同様である。また、ｉ＝０、１、２、３に関して左端に示す４つの入力Ｃ／Ａ（ｉ）は、バンクグループＢＧ（ｉ）に対するコマンド及びアドレスの入力を意味する。また、同様にｉ＝０、１、２、３に関して左端に示す４つの入出力ＤＱ（ｉ）はバンクグループＢＧ（ｉ）に対するデータの入出力を意味する。それぞれの入力Ｃ／Ａ（ｉ）には、外部メモリ制御部１３から所定のタイミングで発行されるコマンドが示される。具体的なコマンドとしては、アクセス対象のバンクを活性化するバンクアクティブコマンドＡと、データを読み出すリードコマンドＲと、データを読み出した後にビット線を自動的にプリチャージするリードプリチャージコマンドＲＰと、バンクをプリチャージするバンクプリチャージコマンドＰが含まれる。これらのコマンドは、同時入力されるアドレスに従って実行される。

なお、図８においては、全てのバンクグループＢＧに対してコマンドバス、アドレスバス、データバスが共用されるため、２個以上のコマンド、アドレス、データが同じタイミングで重ならないように制御される。また、図８の例では、コマンドとアドレスの最小の入力間隔は、同一のバンクグループＢＧに対してはクロックサイクルＴの４周期分であり、異なるバンクグループＢＧに対してはクロックサイクルＴの２周期分である。

図８において、例えば、ＭＰＵ１１（１）によりアクセスされるバンクグループＢＧ（０）に着目すると、Ｔ＝１のタイミングで発行されるバンクアクティブコマンドＡによりアドレスを指定されたバンクの１ページ（１本のワード線に対応するデータ）が活性化される。その後、Ｔ＝５のタイミングで発行されるリードコマンドＲにより、活性化されたページ内の指定アドレスを先頭にしたデータの読み出しが指示される。このとき、バンクグループＢＧ（０）は、図５に示すように、ＣＬ＝４、ＢＬ＝４に設定されているので、Ｔ＝５から４周期が経過したＴ＝９のタイミングから、バースト長ＢＬが４ビットのバーストリード動作が開示される。なお、本実施形態では上述したようにＤＤＲ型のＤＲＡＭ２０を想定しているので、クロックサイクルＴの１周期内に２ビットのデータがバーストモードで入出力される。これ以降、リードコマンドＲ、プリチャージコマンドＰ、バンクアクティブコマンドＡ等の一連のコマンドが所定のクロックサイクルＴのタイミングで実行される。

また、他のバンクグループＢＧ（１）〜ＢＧ（３）に関しても、上述の流れに従って、順次コマンドが実行されていく。ここで、例えば、音声処理エンジン１１（３）によりアクセスされるバンクグループＢＧ（２）に着目すると、図５に示すように、アクセス優先順位がＭＰＵ１１（１）より低い「中」に設定され、ＣＡＳレイテンシＣＬはＭＰＵ１１（１）の２倍のＣＬ＝８に設定されている。そのため、Ｔ＝３のタイミングでリードコマンドＲが発行されるが、その後のリードコマンドＲに対応するバンクグループＢＧ（０）の読み出しが先に実行され、その後にバンクグループＢＧ（２）の読み出しが実行されることがわかる。つまり、本実施形態の制御により、コマンドの発行タイミングに関わらず、相対的にアクセスの優先順位が高いバンクグループＢＧに対する動作を先行して行うことができるため、プロセシングエンジン１１の情報処理の効率を向上させる効果が得られる。また、本実施形態の制御では、バースト長ＢＬをバンクグループＢＧ毎に設定可能であるため、全てのバンクグループＢＧを同じバースト長ＢＬ（例えば、ＢＬ＝４）でアクセスする場合と比べると、コマンド及びアドレスを発行する回数を大幅に減らすことができる。これにより、コマンド／アドレスを発行する回数が多くなる場合でも、複数のバンクグループＢＧにおいて効率的なパイプライン制御を行うことが可能となる。

なお、本実施形態では、ＤＲＡＭ２０に対するリード動作を前提として説明したが、ＤＲＡＭ２０に対するライト動作に関しても本発明の適用が可能である。この場合のライト動作には、図２のアクセス制御部１５のＣＬ／ＢＬレジスタ１５ａに設定されるＣＡＳレイテンシＣＬの値をライト動作に共用してもよいが、これとは別にバンクグループＢＧ毎のＣＡＳライトレイテンシＣＷＬを設定する別のレジスタを設けてもよい。そして、バスマスタ１１ａとなるプロセシングエンジン１１のライト要求を受け、ＤＲＡＭ２０にライトコマンドを発行し、対応するバンクグループＢＧ内の所定のバンクに対しデータを書き込むことができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、本実施形態のメモリシステムとして、揮発性のメモリセルにより構成されるＤＲＡＭ２０を示したが、本発明は、不揮発性のメモリセルにより構成されるメモリシステムや、揮発性と不揮発性のメモリセルの両方により構成されるメモリシステムに対しても適用可能である。この場合、複数のプロセシングエンジン１１にそれぞれ対応する複数のバンクグループＢＧ毎に、揮発性と不揮発性のメモリセルをフレキシブルに選択することができる。例えば、第１のメモリチップには、揮発性のメモリセルからなる第１のバンクグループを構成し、第２のメモリチップには、不揮発性メモリセルからなる第２のバンクグループを構成し、第１及び第２のメモリチップと制御システムとの間を、ＴＳＶ（Through Silicon Via）を介して接続する構造を採用してもよい。

また、本実施形態に示した複数のプロセシングエンジン１１は、上記の例に限られず、多様なアプリケーションのエンジンに適用することができる。この場合、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等をプロセシングエンジン１１として用いる場合であっても本発明を適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を挙げることができる。このうち、ＭＣＰにおいては、制御システムとして機能するチップと記憶領域を有するメモリチップとをＴＳＶを介して接続する構造を有していてもよい。また、複数のプロセシングエンジン１１を含むチップと制御システムとして機能するチップとをＴＳＶを介して接続する構造としてもよい。更に、ＳＯＣにおいては、複数のプロセシングエンジンと制御チップとを１チップ上に構成してもよい。このような任意の製品形態あるいはパッケージ形態を含むシステムに対し、広く本発明を適用することができる。

また、本発明の情報処理システムに含まれるトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）を用いることができ、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）等の様々なＦＥＴを用いることができる。また、システム内に一部のバイポーラ型トランジスタを有してもよい。

本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。

１０…システムＬＳＩ
１１…プロセシングエンジン
１１（１）…ＭＰＵ
１１（２）…映像処理エンジン
１１（３）…音声処理エンジン
１１（４）…通信制御エンジン
１１ａ…バスマスタ
１２…Ｉ／Ｏ部
１３…外部メモリ制御部
１４…オンチップメモリ
１５…アクセス制御部
１５ａ…ＣＬ／ＢＬレジスタ
１６…ＤＲＡＭ制御部
１７…データ線
１８…データポート
２０…ＤＲＡＭ
２１…ロウデコーダ
２２…アレイ制御回路
２３…センスアンプ列
２４…カラムデコーダ
２５…ＣＬ／ＢＬ制御回路
３０…クロック発生回路
３１…ロウアドレスバッファ
３２…カラムアドレスバッファ
３３…モードレジスタ
３４…コマンドデコーダ
３５…チップ制御回路
３６…入出力制御回路
３７…データ入出力バッファ
ＢＧ…バンクグループ
ＢＬ…バースト長
Ｃ１…ＤＲＡＭチップ
ＣＬ…ＣＡＳレイテンシ
ＳＢ…システムバス

Claims (18)

1. 情報を記憶し、それぞれが複数のバンクにより構成される複数のバンクグループを有するメモリシステムと、
   アクセス対象として前記複数のバンクグループにそれぞれ対応し、前記情報を処理する複数のプロセシングエンジンと、前記複数のプロセシングエンジンから前記メモリシステムに対するアクセスを制御するメモリ制御部と、を含む制御システムと、
   前記情報を、前記メモリシステム及び前記メモリ制御部の間で伝送するデータ線と、
   前記メモリ制御部に含まれ、前記複数のバンクグループにそれぞれ対応したコマンドの発行から前記データ線を基準としたデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報がストアされる第１のレジスタと、を備え、
   前記複数のレイテンシの値のそれぞれは、前記複数のプロセシングエンジンによるアクセスの優先順位に対応付けられ、
   前記メモリ制御部は、前記複数のプロセシングエンジンのそれぞれのアクセス要求に対応して、前記複数のレイテンシを含むアクセス情報を元に、前記複数のバンクグループの少なくとも２つのバンクグループへのコマンドの発行の順序を制御する、ことを特徴とする情報処理システム。
2. 前記アクセス情報は、更に、前記複数のバンクグループにそれぞれ対応し、１回のアクセス単位毎にデータを構成する複数のビットを時系列に転送する数を示すバースト長を含む、ことを特徴とする請求項１に記載の情報処理システム。
3. 前記複数のレイテンシの値のそれぞれは、前記複数のプロセシングエンジンの前記優先順位が高いほど、小さい値に設定される、ことを特徴とする請求項１に記載の情報処理システム。
4. 前記データ線は、前記複数のバンクグループのそれぞれの前記情報を伝送する、ことを特徴とする請求項１に記載の情報処理システム。
5. 前記メモリシステムは、更に、
   前記複数のバンクグループにそれぞれ対応したコマンドの発行からデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報がストアされる第２のレジスタと、
   アクセス対象の前記複数のバンクグループへのアクセスを、それぞれ対応する前記第２のレジスタにストアされた複数のレイテンシの情報を元に制御する制御回路と、
   を備えることを特徴とする請求項１に記載の情報処理システム。
6. 前記メモリ制御部は、前記第１のレジスタが有するアクセス情報と同じアクセス情報を、前記第２のレジスタに設定する設定コマンドを発行する、ことを特徴とする請求項５に記載の情報処理システム。
7. 前記メモリ制御部は、
   前記複数のプロセシングエンジンのそれぞれのアクセス要求を調停し、バスマスタとなるプロセシングエンジンにアクセス許可を送出し、そのプロセシングエンジンから前記メモリ制御部を経由して前記メモリシステムに至るバス占有権をそのバスマスタに付与する、ことを特徴とする請求項１に記載の情報処理システム。
8. 前記コマンドは、前記メモリシステムからデータを読み出すリードコマンドである、ことを特徴とする請求項７に記載の情報処理システム。
9. 前記コマンドは、前記メモリシステムにデータを書き込むライトコマンドである、ことを特徴とする請求項７に記載の情報処理システム。
10. 前記メモリ制御部は、前記コマンドに先立って、アクセス対象のバンクを活性化するバンクアクティブコマンドを発行する、ことを特徴とする請求項８又は９に記載の情報処理システム。
11. 前記複数のプロセシングエンジンのうちの少なくとも１つのプロセシングエンジンと前記メモリ制御部は、１つのチップ内に構成される、ことを特徴とする請求項１に記載の情報処理システム。
12. 前記メモリシステムは、１又は複数のチップにより構成される、ことを特徴とする請求項１に記載の情報処理システム。
13. 情報を記憶し、それぞれが複数のバンクにより構成される複数のバンクグループを有するメモリ部と、
    アクセス対象として前記複数のバンクグループにそれぞれ対応し、前記情報を処理する複数のプロセシングエンジン部と、
    前記複数のプロセシングエンジン部から前記メモリ部に対するアクセスを制御するメモリ制御部と、
    前記情報を、前記メモリ部及び前記メモリ制御部の間で伝送するデータ線と、
    前記メモリ制御部に含まれ、前記複数のバンクグループにそれぞれ対応したコマンドの発行から前記データ線を基準としたデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報がストアされる第１のレジスタと、を備え、
    前記複数のレイテンシの値のそれぞれは、前記複数のプロセシングエンジン部によるアクセスの優先順位にそれぞれ対応付けられ、
    前記メモリ制御部は、前記複数のプロセシングエンジン部のそれぞれのアクセス要求に対応して、前記複数のレイテンシを含むアクセス情報を元に、前記複数のバンクグループの少なくとも２つのバンクグループへのコマンドの発行の順序を制御する、ことを特徴とする制御システム。
14. 前記アクセス情報は、更に、前記複数のバンクグループにそれぞれ対応し、１回のアクセス単位毎にデータを構成する複数のビットを時系列に転送する数を示すバースト長を含む、ことを特徴とする請求項１３に記載の制御システム。
15. 前記メモリ部は、更に、前記複数のバンクグループにそれぞれ対応したコマンドの発行からデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報がストアされる第２のレジスタを含む、ことを特徴とする請求項１３または１４に記載の制御システム。
16. 前記第１及び第２のレジスタにストアされるアクセス情報は、同一の情報である、ことを特徴とする請求項１５に記載の制御システム。
17. それぞれが複数のバンクにより構成される複数のバンクグループを含む記憶領域と、
    前記複数のバンクグループにそれぞれ対応し、外部から供給されるコマンドからデータ転送の開始までの時間間隔である複数のレイテンシを含むアクセス情報を設定する第２のレジスタと、
    アクセス対象の前記複数のバンクグループへのアクセスを、それぞれ対応する前記第２のレジスタにストアされた複数のレイテンシの情報を元に制御する制御回路と、
    を備えることを特徴とする半導体装置。
18. 前記アクセス情報は、更に、前記複数のバンクグループにそれぞれ対応し、１回のアクセス単位毎にデータを構成する複数のビットを時系列に転送する数を示すバースト長を含む、ことを特徴とする請求項１７に記載の半導体装置。