JP2012235081A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体素子を配置する際に上下反転する工程が不要であり、検査時間を短縮可能な半導体装置及びその製造方法を提供する。
【解決手段】第１の半導体素子の下面側の電極１１と電気的に接続されており、導電体よりなる第１の厚板部３１と、第１の半導体素子と並列に配置された第２の半導体の下面側の電極２１と接続されており、導電体よりなる第２の厚板部３２と、第１の半導体素子の上面側の電極１２と接続されており、導電体よりなる第３の厚板部４１と、第２の半導体素子の上面側の電極２２と電気的に接続されており、導電体よりなる第４の厚板部４２と、第２の厚板部に設けられ、導電体よりなるとともに、第２の厚板部よりも薄い第１の薄板部３３、３４と、第３の厚板部に設けられ、導電体よりなるとともに、第３の厚板部よりも薄い第２の薄板部４３、４４とを有し、第１の薄板部と前記第２の薄板部とが、固着されて電気的に接続されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

インバータ、コンバータ等の電力変換回路又は電力制御回路の機能を有する電力機器の需要の増大に伴って、パワー半導体素子を有するパワー半導体装置、及びパワー半導体装置を搭載したパワー半導体モジュールの需要が増大している。

パワー半導体素子としては、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられる。ＩＧＢＴは、バイポーラトランジスタのベースを電界効果トランジスタ（ＦＥＴ）という）のゲートで置き換えたもので、電流駆動方式であるバイポーラトランジスタの高速性や耐電力性と、電圧駆動方式であるバイポーラトランジスタの省電力性を兼備した半導体素子である。

このようなＩＧＢＴを高位電源と低位電源との間に２個直列に接続し、インバータ回路を構成した例が開示されている（例えば特許文献１参照）。ハイサイド側とローサイド側に対応する２個のＩＧＢＴが、左右に並んで設けられている。ハイサイド側のＩＧＢＴは上下反転した状態で設けられており、ローサイド側のＩＧＢＴは上下反転しない状態で設けられている。ハイサイド側のＩＧＢＴの高位電源側の主電極面は、ハイサイド側の金属板であるハイサイド板に接続されている。ハイサイド側のＩＧＢＴの低位電源側の主電極面と、ローサイド側のＩＧＢＴの高位電源側の主電極面とは、ハイサイド側とローサイド側の中間の金属板であるミドルサイド板に接続されている。ローサイド側のＩＧＢＴの低位電源側の主電極面は、ローサイド側の金属板であるローサイド板に接続されている。

特開２００１−３０８２６３号公報

ところが、上述した半導体装置には、以下のような問題がある。

ハイサイド側のＩＧＢＴとローサイド側のＩＧＢＴの一方が上下反転されており、他方が上下反転されていないため、ＩＧＢＴを配置する際に、一方のＩＧＢＴを上下反転する工程が増加するという問題がある。

また、ＩＧＢＴの高位電源側の電極面にコレクタ電極が形成され、ＩＧＢＴの低位電源側の電極面にエミッタ電極が形成されている場合、エミッタ電極側に、放熱又は高さ調整のためにスペーサが設けられる場合がある。そして、ハイサイド側のＩＧＢＴのエミッタ電極とスペーサとの間、及び、スペーサとミドルサイド板との間は、例えばはんだ接合により電気的かつ熱的に接続される。また、ローサイド側のＩＧＢＴのエミッタ電極とスペーサとの間、及び、スペーサとローサイド板との間も、例えばはんだ接合により電気的かつ熱的に接続される。

前述したように、一方のＩＧＢＴが上下反転されていると、ＩＧＢＴの各接合箇所の高さがハイサイド側とローサイド側とで異なる。例えばはんだ接合箇所のボイド検査をする場合等、接合箇所における接合状態を検査する際に、接合箇所の高さごとに焦点を定めて検査を行わなければならないため、検査時間が長くなるという問題がある。

また、上記した課題は、ＩＧＢＴを２個並列に接続してなる半導体装置にも共通の課題である。更に、上記した課題は、ＩＧＢＴに限られず、他の三端子素子又は二端子素子を含めた各種の半導体素子を２個直列又は並列に接続してなる半導体装置にも共通の課題である。

本発明は上記の点に鑑みてなされたものであり、半導体素子を配置する際に上下反転する工程が不要であり、検査時間を短縮可能な半導体装置及びその製造方法を提供することを目的とする。

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。

第１の発明に係る半導体装置は、第１の半導体素子と、該第１の半導体素子の下面側の電極と電気的に接続されており、導電体よりなる第１の厚板部と、前記第１の半導体素子と並列に配置された第２の半導体素子と、該第２の半導体の下面側の電極と電気的に接続されており、導電体よりなる第２の厚板部と、前記第１の半導体素子の上面側の電極と電気的に接続されており、導電体よりなる第３の厚板部と、前記第２の半導体素子の上面側の電極と電気的に接続されており、導電体よりなる第４の厚板部と、前記第２の厚板部に設けられ、導電体よりなるとともに、前記第２の厚板部よりも薄い第１の薄板部と、前記第３の厚板部に設けられ、導電体よりなるとともに、前記第３の厚板部よりも薄い第２の薄板部とを有し、前記第１の薄板部と前記第２の薄板部とが、固着されて電気的に接続されている。

第２の発明に係る半導体装置は、第１の発明に係る半導体装置において、前記第１の薄板部は、前記第２の厚板部の前記第１の厚板部側に設けられており、前記第２の薄板部は、前記第３の厚板部の前記第４の厚板部側に設けられており、前記第１の薄板部と前記第２の薄板部とは、前記第１の半導体素子の厚さ方向において、前記第１の厚板部の位置と前記第３の厚板部の位置との間の位置で、電気的に接続されている。

第３の発明に係る半導体装置は、前記第１の薄板部と前記第２の薄板部とは、前記第１の半導体素子の厚さ方向において、前記第１の厚板部の位置と前記第３の厚板部の位置との中間の位置で、電気的に接続されている。

第４の発明に係る半導体装置は、第１の発明に係る半導体装置において、前記第１の薄板部は、前記第２の厚板部の前記第１の厚板部側に設けられており、前記第２の薄板部は、前記第３の厚板部の前記第４の厚板部側に設けられており、前記第２の薄板部は、前記第３の厚板部の下面と同一平面を有して水平に延び、前記第１の薄板部は、前記第２の薄板部の下面に接触する接合面を形成するように上方に曲げられた形状部分を含む。

第５の発明に係る半導体装置は、第１〜３のいずれかの発明に係る半導体装置において、前記第１の半導体素子、前記第２の半導体素子、前記第１の薄板部及び前記第２の薄板部を覆うように樹脂がある。

第６の発明に係る半導体装置は、第５の発明に係る半導体装置において、前記第１、第２、第３及び第４の厚板部のいずれかに電気的に接続され、前記樹脂の外部に露出する外部リードを有し、
前記第１の薄板部及び前記第２の薄板部は、前記外部リード以上の厚さである。

第７の発明に係る半導体装置は、第５又は第６の発明に係る半導体装置において、前記第１の厚板部上には、前記第１の半導体素子と所定間隔を有して第３の半導体素子が配置され、前記樹脂の側面は、前記第２の薄板部と反対側であって、前記所定間隔を含む範囲に、内側に凹んだ形状の凹部を有する。

第８の発明に係る半導体装置は、第５〜７の発明に係る半導体装置において、前記第２の厚板部上には、前記第２の半導体素子と前記所定間隔を有して第４の半導体素子が配置され、前記樹脂の側面は、前記第１の薄板部と反対側であって、前記所定間隔を含む範囲に、内側に凹んだ形状の凹部を有する。

第９の発明に係る半導体装置は、第１〜７の発明に係る半導体装置において、前記接合面の周囲に、溝が形成されている。

第１０の発明に係る半導体装置は、第１の半導体素子と、前記第１の半導体素子と同じ方向を向くとともに、前記第１の半導体素子の一方の面と同一側の面が、前記第１の半導体素子の前記一方の面と略面一になるように設けられた第２の半導体素子と、前記第１の半導体素子の前記一方の面と電気的に接続されており、導電体よりなる第１の厚板部と、前記第２の半導体素子の前記同一側の面と電気的に接続されており、導電体よりなる第２の厚板部と、前記第１の半導体素子の前記一方の面と反対側の面と電気的に接続されており、導電体よりなる第３の厚板部と、前記第２の半導体素子の前記同一側の面と反対側の面と電気的に接続されており、導電体よりなる第４の厚板部と、前記第１の厚板部及び前記第２の厚板部よりも薄い導電体よりなるとともに、前記第１の厚板部と前記第２の厚板部とを電気的に接続する第１の薄板部と、前記第３の厚板部及び前記第４の厚板部よりも薄い導電体よりなるとともに、前記第３の厚板部と前記第４の厚板部とを電気的に接続する第２の薄板部とを有する。

第１１の発明は、第１０の発明に係る半導体装置において、前記第２の半導体素子は、前記第１の半導体素子と同種の半導体素子であり、前記第１の半導体素子の前記一方の面と、前記第２の半導体素子の前記同一側の面とには、第１の電極が形成されており、前記第１の半導体素子の前記一方の面と反対側の面と、前記第２の半導体素子の前記同一側の面と反対側の面とには、第２の電極が形成されており、前記第１の厚板部は、前記第１の半導体素子の前記第１の電極と電気的に接続されており、前記第２の厚板部は、前記第２の半導体素子の前記第１の電極と電気的に接続されており、前記第３の厚板部は、前記第１の半導体素子の前記第２の電極と電気的に接続されており、前記第４の厚板部は、前記第２の半導体素子の前記第２の電極と電気的に接続されている。

第１２の発明は、第１１の発明に係る半導体装置において、前記第１の半導体素子及び前記第２の半導体素子は、ＩＧＢＴであり、前記第１の電極は、コレクタ電極であり、前記第２の電極は、エミッタ電極である。

第１３の発明に係る半導体装置の製造方法は、第１の厚板部と、第２の厚板部と、前記第１の厚板部と前記第２の厚板部との間に設けられた、前記第１の厚板部及び前記第２の厚板部のいずれよりも薄い第１の薄板部とを含み、導電体よりなる第１の導電板を、前記第１の厚板部が第１の半導体素子の一方の面と接するとともに、前記第２の厚板部が、前記第１の半導体素子と同じ方向を向くように設けられた第２の半導体素子の前記一方の面と同一側の面と接するように、配置する第１工程と、第３の厚板部と、第４の厚板部と、前記第３の厚板部と前記第４の厚板部との間に設けられた、前記第３の厚板部及び前記第４の厚板部のいずれよりも薄い第２の薄板部とを含み、導電体よりなる第２の導電板を、前記第３の厚板部が前記第１の半導体素子の前記一方の面と反対側の面と接するとともに、前記第４の厚板部が前記第２の半導体素子の前記同一側の面と反対側の面と接するように、配置する第２工程と、前記第１の半導体素子の前記一方の面と前記第１の厚板部とを電気的に接続し、前記第１の半導体素子の前記一方の面と反対側の面と前記第３の厚板部とを電気的に接続し、前記第２の半導体素子の前記同一側の面と前記第２の厚板部とを電気的に接続し、前記第２の半導体素子の前記同一側の面と反対側の面と前記第４の厚板部とを電気的に接続する第３工程とを有する。

第１４の発明は、第１３の発明に係る半導体装置の製造方法において、前記第１の薄板部を前記第１の厚板部から切断するとともに、前記第２の薄板部を前記第４の厚板部から切断し、切断した前記第１の薄板部と、切断した前記第２の薄板部とを接触させる第４工程と、接触している前記第１の薄板部と前記第２の薄板部とを電気的に接続する第５工程とを有する。

第１５の発明は、第１３又は第１４の発明に係る半導体装置の製造方法において、前記第１の厚板部の一方の面と、前記第２の厚板部の一方の面と、前記第１の薄板部の一方の面とは、面一であり、前記第１工程は、前記第１の厚板部の前記一方の面が前記第１の半導体素子と接するとともに、前記第２の厚板部の前記一方の面が前記第２の半導体素子と接するように、配置するものであり、前記第３の厚板部の一方の面と、前記第４の厚板部の一方の面と、前記第２の薄板部の一方の面とは、面一であり、前記第２工程は、前記第３の厚板部の前記一方の面が前記第１の半導体素子と接するとともに、前記第４の厚板部の前記一方の面が前記第２の半導体素子と接するように、配置するものである。

第１６の発明は、第１３〜１５の発明のいずれかに係る半導体装置の製造方法において、前記第２の半導体素子は、前記第１の半導体素子と同種の半導体素子であり、前記第１の半導体素子の前記一方の面と、前記第２の半導体素子の前記同一側の面とには、第１の電極が形成されており、前記第１の半導体素子の前記一方の面と反対側の面と、前記第２の半導体素子の前記同一側の面と反対側の面とには、第２の電極が形成されており、前記第３工程は、前記第１の半導体素子の前記第１の電極と前記第１の厚板部とを電気的に接続し、前記第１の半導体素子の前記第２の電極と前記第３の厚板部とを電気的に接続し、前記第２の半導体素子の前記第１の電極と前記第２の厚板部とを電気的に接続し、前記第２の半導体素子の前記第２の電極と前記第４の厚板部とを電気的に接続するものである。

第１７の発明は、第１６の発明に係る半導体装置の製造方法において、前記第１の半導体素子及び前記第２の半導体素子は、ＩＧＢＴであり、前記第１の電極は、コレクタ電極であり、前記第２の電極は、エミッタ電極である。

本発明によれば、半導体素子を配置する際に上下反転する工程が不要であり、検査時間を短縮可能である。

本発明の第１の実施の形態に係る半導体装置の構成を模式的に示す断面図である。 本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１の実施の形態に係る半導体装置の構成を模式的に示す平面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法で用いるリードフレームの構成を模式的に示す断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に示す断面図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に示す断面図（その２）である。 比較例に係る半導体装置の構成を模式的に示す断面図である。 本発明の第１の実施の形態に係る半導体装置を備えたパワーコントロールユニットの構成を示す斜視図である。 本発明の第１の実施の形態の変形例に係る半導体装置の構成を模式的に示す断面図である。 本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。 本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を模式的に示す断面図である。 本発明の第３の実施の形態に係る半導体装置の一例を示す外観斜視図である。 図１３のＡＡ断面を示した第３の実施の形態に係る半導体装置の断面構成図である。 本発明の第３の実施の形態に係る半導体装置の第１の薄板部同士の接合部を示した拡大図である。 本発明の第３の実施の形態に係る半導体装置の下側の厚板部及び薄板部の構成を示した斜視図である。 本発明の第３の実施の形態に係る半導体装置の樹脂封止後の完成品の一例を示した図である。 本発明の第３の実施の形態に係る半導体装置の内部構造を示す斜視図である。 溶解した封止樹脂を金型に流入させてモールド成形を行う際の樹脂流動解析結果を示した図である。図１９（ａ）は、凹部の存在しない従来の半導体装置のモールド成形時の樹脂流動解析結果を示した図である。図１９（ｂ）は、凹部の存在する第３の実施の形態に係る半導体装置のモールド成形時の樹脂流動解析結果を示した図である。

次に、本発明を実施するための形態について図面と共に説明する。
（第１の実施の形態）
始めに、本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明する。本実施の形態に係る半導体装置は、半導体素子として絶縁ゲートバイポーラトランジスタ（Insulated‐Gate Bipolar Transistor、以下ＩＧＢＴという）を有するものである。

最初に、本実施の形態に係る半導体装置を説明する。

図１は、本実施の形態に係る半導体装置の構成を模式的に示す断面図である。

半導体装置１００は、第１の半導体素子１０、第２の半導体素子２０、第１の厚板部３１、第２の厚板部３２、第１の薄板部３３、第３の厚板部４１、第４の厚板部４２、第２の薄板部４３、第１の制御電極端子５１、第２の制御電極端子５２、及び封止樹脂部５３を有する。

第１の半導体素子１０と、第２の半導体素子２０とは、同種のＩＧＢＴである。以降の説明では、第１の半導体素子１０、第２の半導体素子２０に代え、ＩＧＢＴ１０、ＩＧＢＴ２０と称する場合がある。

ＩＧＢＴ１０は、コレクタ電極１１、エミッタ電極１２、ゲート電極１３を有する。コレクタ電極１１は、一方の面１０ａに形成されている。エミッタ電極１２、ゲート電極１３は、面１０ａと反対側の面１０ｂに形成されている。

ＩＧＢＴ２０は、コレクタ電極２１、エミッタ電極２２、ゲート電極２３を有する。コレクタ電極２１は、面１０ａと同一側の面２０ａに形成されている。エミッタ電極２２、ゲート電極２３は、面２０ａと反対側の面２０ｂに形成されている。すなわち、ＩＧＢＴ２０は、ＩＧＢＴ１０１０と同じ方向を向くように設けられている。

ＩＧＢＴ２０は、面２０ａが、ＩＧＢＴ１０の面１０ａと略面一になるように設けられている。

第１の厚板部３１は、導電体よりなり、接合材１１ａを介し、ＩＧＢＴ１０のコレクタ電極１１と電気的に接続されている。第２の厚板部３２は、導電体よりなり、接合材２１ａを介し、ＩＧＢＴ２０のコレクタ電極２１と電気的に接続されている。第１の厚板部３１と、第２の厚板部３２とは、等しい厚さにすることができる。

第１の薄板部３３は、第２の厚板部３２の第１の厚板部３１側に設けられており、導電体よりなるとともに、第１の厚板部３１及び第２の厚板部３２のいずれよりも厚さが薄い。図４を用いて後述するように、第１の厚板部３１及び第２の厚板部３２の厚さＴ１を例えば２〜３ｍｍとすることができ、第１の薄板部３３の厚さＴ２を例えば０．５ｍｍとすることができる。

また、本実施の形態に係る半導体装置の製造方法で後述するように、第１の厚板部３１と、第１の薄板部３３が設けられた第２の厚板部３２とは、第１のリードフレーム３０が切断されたものである。従って、第１の厚板部３１と、第２の厚板部３２と、第１の薄板部３３とは、同種の導電体により形成されていてもよく、第２の厚板部３２と、第１の薄板部３３とは、一体で形成されていてもよい。導電体として、例えば銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）等の金属板、あるいは、これらの金属板の表面に銀（Ａｇ）、金（Ａｕ）等のめっき処理を施したものを用いることができる。

また、接合材１１ａ、２１ａとして、例えば錫系のはんだを用いることができる。

第３の厚板部４１は、導電体よりなり、スペーサ１４を介し、ＩＧＢＴ１０のエミッタ電極１２と電気的に接続されている。すなわち、第３の厚板部４１は、接合材１４ａを介し、スペーサ１４と電気的に接続されており、スペーサ１４は、接合材１２ａを介し、ＩＧＢＴ１０のエミッタ電極１２と電気的に接続されている。

第４の厚板部４２は、導電体よりなり、スペーサ２４を介し、ＩＧＢＴ２０のエミッタ電極２２と電気的に接続されている。すなわち、第４の厚板部４２は、接合材２４ａを介し、スペーサ２４と電気的に接続されており、スペーサ２４は、接合材２２ａを介し、ＩＧＢＴ２０のエミッタ電極２２と電気的に接続されている。

第２の薄板部４３は、第３の厚板部４１の第４の厚板部４２側に設けられており、導電体よりなるとともに、第３の厚板部４１及び第４の厚板部４２のいずれよりも厚さが薄い。図４を用いて後述するように、第３の厚板部４１及び第４の厚板部４２の厚さＴ１を例えば２〜３ｍｍとすることができ、第２の薄板部４３の厚さＴ２を例えば０．５ｍｍとすることができる。

また、本実施の形態に係る半導体装置の製造方法で後述するように、第３の厚板部４１と、第２の薄板部４３が設けられた第４の厚板部４２とは、第２のリードフレーム４０が切断されたものである。従って、第３の厚板部４１と、第４の厚板部４２と、第２の薄板部４３とは、同種の導電体により形成されていてもよく、第３の厚板部４１と、第２の薄板部４３とは、一体で形成されていてもよい。導電体として、例えばＣｕ、Ｎｉ、Ａｌ等の金属板、あるいは、これらの金属板の表面にＡｇ、Ａｕ等のめっき処理を施したものを用いることができる。

また、接合材１２ａ、１４ａ、２２ａ、２４ａとして、例えば錫系のはんだを用いることができる。

第１の薄板部３３は、ＩＧＢＴ１０、２０の厚さ方向において、第２の厚板部３２側から第４の厚板部４２側へ屈曲されている。第２の薄板部４３は、ＩＧＢＴ１０、２０の厚さ方向において、第３の厚板部４１側から第１の厚板部３１側へ屈曲されている。そして、第１の薄板部３３と第２の薄板部４３とは、ＩＧＢＴ１０、２０の厚さ方向において、第１の厚板部３１の位置と第３の厚板部４１の位置との中間の位置で、電気的に接続されている。すなわち、第１の薄板部３３と第２の薄板部４３とは、ＩＧＢＴ１０、２０の厚さ方向において、第２の厚板部３２の位置と第４の厚板部４２の位置との中間の位置で、電気的に接続されている。また、第１の薄板部３３と第２の薄板部４３とは、ＩＧＢＴ１０、２０の厚さ方向において、第２の厚板部３２の位置と第３の厚板部４１の位置との中間の位置で、電気的に接続されている。

第１の制御電極端子５１は、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５１ａを介し、ＩＧＢＴ１０のゲート電極１３と電気的に接続されている。第２の制御電極端子５２は、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５２ａを介し、ＩＧＢＴ２０のゲート電極２３と電気的に接続されている。

封止樹脂部５３は、ＩＧＢＴ１０、２０、厚板部３１、３２、４１、４２、薄板部３３、４３、制御電極端子５１、５２の一部又は全部を封止するように設けられている。図１に示すように、例えばＩＧＢＴ１０、２０は全部が封止されている。

また、図１において、第１の薄板部３３の下方及び第２の薄板部４３の上方を封止樹脂部５３が覆い、第１の薄板部３３及び第２の薄板部４３は表面上に露出しない構成となる。これにより、第１の厚板部３１と第２の厚板部３２との間の距離及び第３の厚板部４１と第４の厚板部４２との間の距離は、絶縁体である封止樹脂部５３で満たされ、第１の厚板部３１と第２の厚板部３２との間及び第３の厚板部４１と第４の厚板部４２との間の沿面距離を確保することができ、絶縁性を高めることができる構成となっている。

このように、本実施の形態に係る半導装置１００においては、第１の厚板部３１と第２の厚板部３２との間の絶縁性及び第３の厚板部４１と第４の厚板部４２との間の距離の絶縁性が確保できるため、両者を接近させて配置させることが可能となり、半導体装置１００ａ全体を小型に構成することができる。

図２は、本実施の形態に係る半導体装置の構成を示す回路図である。なお、図２において、点線で囲まれた領域Iは、図１に示す半導体装置を含み、一点鎖線で囲まれた領域II、IIIは、それぞれＩＧＢＴ１０、２０に相当する。

図２に示す電気回路は、高位側電源と低位側電源との間にインバータ回路を設けたものである。そのうち、点線で囲まれた領域Iで示された電気回路は、ＩＧＢＴ１０、２０に加え、ダイオード１５、２５を含む。ダイオード１５、２５は、それぞれＩＧＢＴ１０、２０と逆並列に接続されている。すなわち、点線で囲まれた領域Iで示された電気回路は、本実施の形態に係る半導体装置を含むインバータ回路である半導体モジュールに相当する。

ＩＧＢＴ１０のコレクタ電極１１には、高位側電源に接続するための高位側電源接続端子１６が電気的に接続されている。高位側電源接続端子１６は、半導体装置１００の第１の厚板部３１に電気的に接続されている。

ＩＧＢＴ２０のエミッタ電極２２には、低位側電源に接続するための低位側電源接続端子２６が電気的に接続されている。低位側電源接続端子２６は、半導体装置１００の第４の厚板部４２に電気的に接続されている。

ＩＧＢＴ１０のゲート電極１３には、第１の制御電極端子５１が電気的に接続されており、ＩＧＢＴ２０のゲート電極２３には、第２の制御電極端子５２が電気的に接続されている。

ＩＧＢＴ１０のエミッタ電極１２とＩＧＢＴ２０のコレクタ電極２１との間には、出力端子５４が電気的に接続されている。出力端子５４は、半導体装置１００の第２の厚板部３２及び第３の厚板部４１に電気的に接続されている。

図３は、本実施の形態に係る半導体装置の構成を模式的に示す平面図である。図３は、図１を用いて説明した半導体装置を、図１における上方から、すなわち、厚板部４１、４２側から平面視した図である。

ＩＧＢＴ１０とＩＧＢＴ２０とは、互いに同じ方向を向くように並んで設けられている。ＩＧＢＴ１０のエミッタ電極１２側には、第３の厚板部４１を介して第２の薄板部４３が電気的に接続されている。ＩＧＢＴ２０のコレクタ電極２１側には、第２の厚板部３２を介して第１の薄板部３３が電気的に接続されている。第１の薄板部３３と第２の薄板部４３とは、平面視において重なるように配置されているとともに、電気的に接続されている。

第１の制御電極端子５１及び第２の制御電極端子５２は、平面視において、半導体装置１００の一方の側に設けられている。第１の制御電極端子５１は、ＩＧＢＴ１０のゲート電極１３と電気的に接続されており、第２の制御電極端子５２は、ＩＧＢＴ２０のゲート電極２３と電気的に接続されている。

高位側電源接続端子１６、低位側電源接続端子２６、出力端子５４は、半導体装置１００の第１の制御電極端子５１及び第２の制御電極端子５２が設けられている側と反対側に設けられている。高位側電源接続端子１６は第１の厚板部３１と電気的に接続されており、低位側電源接続端子２６は第４の厚板部４２と電気的に接続されており、出力端子５４は、第３の厚板部４１および第２の厚板部３２に電気的に接続されている。

なお、図３を用いて説明した半導体装置１００に、図２を用いて説明したダイオード１５、２５を加えたものは、図８を用いて後述する半導体モジュール１１０に相当する。

次に、本実施の形態に係る半導体装置の製造方法を説明する。

図４は、本実施の形態に係る半導体装置の製造方法で用いるリードフレームの構成を模式的に示す断面図である。なお、図４では、第１のリードフレーム３０と、第２のリードフレーム４０とを同一形状とする例について示す。

図５及び図６は、本実施の形態に係る半導体装置の製造方法を模式的に示す断面図である。なお、図５及び図６において、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。

始めに、図５（ａ）に示す工程では、ＩＧＢＴ（第１の半導体素子）１０と、ＩＧＢＴ（第２の半導体素子）２０と、第１のリードフレーム３０とを、配置する。

図５（ａ）に示す工程では、まず、第１のリードフレーム３０を配置する。

図４に示すように、第１のリードフレーム３０は、第１の厚板部３１と、第２の厚板部３２と、第１の薄板部３３とを有する。第１の薄板部３３は、第１の厚板部３１と第２の厚板部３２との間に設けられている。第１の厚板部３１と、第２の厚板部３２と、第１の薄板部３３とは、一体で形成されている。前述したように、第１の薄板部３３は、第１の厚板部３１及び第２の厚板部３２のいずれよりも厚さが薄い。例えば、第１の厚板部３１及び第２の厚板部３２の厚さＴ１を例えば２〜３ｍｍとすることができ、第１の薄板部３３の厚さＴ２を例えば０．５ｍｍとすることができる。

また、第１のリードフレーム３０は、例えばＣｕ、Ｎｉ、Ａｌ等の金属板、あるいは、これらの金属板の表面にＡｇ、Ａｕ等のめっき処理を施した導電体を、例えば圧延加工することによって形成されたものでもよい。

なお、第１のリードフレーム３０は、本発明における第１の導電板に相当する。

また、第１の厚板部３１の一方の面３１ａ、第２の厚板部３２の一方の面３２ａ、第１の薄板部３３の一方の面３３ａは、面一、すなわち、同一面を形成していてもよい。これにより、後述する図６（ａ）に示す工程で第１の薄板部３３の面３３ａと反対側から押圧を加えることによって、第１の薄板部３３と第１の厚板部３１とを容易に切断できる。

その後、第１の厚板部３１の面３１ａが、接合材１１ａを介してＩＧＢＴ１０のコレクタ電極１１と接するように、ＩＧＢＴ１０を配置する。また、第２の厚板部３２の面３２ａが、接合材２１ａを介してＩＧＢＴ２０のコレクタ電極２１と接するように、ＩＧＢＴ２０を配置する。すなわち、ＩＧＢＴ２０は、ＩＧＢＴ１０と同じ方向を向くように配置される。

接合材１１ａ、２１ａが例えば錫系のはんだよりなるときは、図５（ａ）に示す工程で、熱処理し、はんだ接合を行ってもよい。また、接合材１１ａ、２１ａが例えば銅、アルミニウム等の金属箔であるときは、図５（ａ）に示す工程で、超音波接合を行ってもよい。また、接合は、図６（ａ）に示す工程の後、他の接合材による接合とまとめて行ってもよい。

次いで、図５（ｂ）に示す工程では、スペーサ１４の一方の面が、接合材１２ａを介してＩＧＢＴ１０のエミッタ電極１２と接するように、スペーサ１４を配置する。また、スペーサ２４の一方の面が、接合材２２ａを介してＩＧＢＴ２０のエミッタ電極２２と接するように、スペーサ２４を配置する。

接合材１２ａ、２２ａが例えば錫系のはんだよりなるときは、図５（ｂ）に示す工程で、熱処理し、はんだ接合を行ってもよい。また、接合材１２ａ、２２ａが例えば銅、アルミニウム等の金属箔であるときは、図５（ｂ）に示す工程で、超音波接合を行ってもよい。また、接合は、図６（ａ）に示す工程の後、他の接合材による接合とまとめて行ってもよい。

次いで、図５（ｃ）に示す工程では、第３の厚板部４１の面４１ａが、接合材１４ａを介してスペーサ１４と接するとともに、第４の厚板部４２の面４２ａが、接合材２４ａを介してスペーサ２４と接するように、第２のリードフレーム４０を配置する。

図４に示すように、第２のリードフレーム４０は、第３の厚板部４１と、第４の厚板部４２と、第２の薄板部４３とを有する。第２の薄板部４３は、第３の厚板部４１と第４の厚板部４２との間に設けられている。第３の厚板部４１と、第４の厚板部４２と、第２の薄板部４３とは、一体で形成されている。前述したように、第２の薄板部４３は、第３の厚板部４１及び第４の厚板部４２のいずれよりも厚さが薄い。例えば、第３の厚板部４１及び第４の厚板部４２の厚さＴ１を例えば２〜３ｍｍとすることができ、第２の薄板部４３の厚さＴ２を例えば０．５ｍｍとすることができる。

また、第２のリードフレーム４０は、例えばＣｕ、Ｎｉ、Ａｌ等の金属板、あるいは、これらの金属板の表面にＡｇ、Ａｕ等のめっき処理を施した導電体を、例えば圧延加工することによって形成されたものでもよい。

なお、第２のリードフレーム４０は、本発明における第２の導電板に相当する。

また、第３の厚板部４１の一方の面４１ａ、第４の厚板部４２の一方の面４２ａ、第２の薄板部４３の一方の面４３ａは、面一、すなわち、同一面を形成していてもよい。これにより、後述する図６（ａ）に示す工程で第２の薄板部４３の面４３ａと反対側から押圧を加えることによって、第２の薄板部４３と第４の厚板部４２とを容易に切断できる。

接合材１４ａ、２４ａが例えば錫系のはんだよりなるときは、図５（ｃ）に示す工程で、熱処理し、はんだ接合を行ってもよい。また、接合材１４ａ、２４ａが例えば銅、アルミニウム等の金属箔であるときは、図５（ｃ）に示す工程で、超音波接合を行ってもよい。また、接合は、図６（ａ）に示す工程の後、他の接合材による接合とまとめて行ってもよい。

図５（ａ）から図５（ｃ）の各部材の配置は、各部材を図示しない保持枠に保持することによって行ってもよい。このとき、図５（ａ）から図５（ｃ）の順序は、任意に入れ替えることができる。従って、先に第２のリードフレーム４０を配置し、次に、スペーサ１４、２４を配置し、次に、ＩＧＢＴ１０、２０を配置し、最後に第１のリードフレーム３０を配置してもよい。あるいは、図示しない保持枠にまとめて保持することにより、第１のリードフレーム３０、ＩＧＢＴ１０、２０、スペーサ１４、２４、第２のリードフレーム４０をまとめて配置してもよい。

次いで、図６（ａ）に示す工程では、第１の薄板部３３を第１の厚板部３１から切断するとともに、第２の薄板部４３を第４の厚板部４２から切断し、切断した第１の薄板部３３と第２の薄板部４３とを接触させる。

図５（ｃ）に示す構造体を保持した状態で、図示しないプレス機等により、第１の薄板部３３と第２の薄板部４３とを上下から挟むように押圧を加える。このとき、第１の薄板部３３には面３３ａと反対側から押圧を加え、第２の薄板部４３には面４３ａと反対側から押圧を加え、第１の薄板部３３を第１の厚板部３１から切断するとともに、第２の薄板部４３を第４の厚板部４２から切断する。そして、切断した第１の薄板部３３と第２の薄板部４３とを上下から挟むように押圧を加えることによって、第１の薄板部３３と第２の薄板部４３とを接触させる。

第１の薄板部３３を第１の厚板部３１から選択的に切断し、第２の薄板部４３を第４の厚板部４２から選択的に切断するためには、あらかじめレーザ加工等により選択的に切断する工程を行ってもよい。あるいは、第１の薄板部３３と第１の厚板部３１との境界付近に押圧を加え、第２の薄板部４３と第４の厚板部４２との境界付近に押圧を加えることによって、選択的に切断してもよい。

次いで、図６（ｂ）に示す工程では、接触している第１の薄板部３３と第２の薄板部４３とを接合する。

第１の薄板部３３と第２の薄板部４３とが、例えばＣｕ、Ａｌ等の薄い金属板であるときは、超音波接合を行ってもよい。また、このとき、前述したように、接合材１１ａ、１２ａ、１４ａ、２１ａ、２２ａ、２４ａを介する超音波接合とまとめて行ってもよい。

あるいは、図６（ａ）に示す工程で、第１の薄板部３３と第２の薄板部４３とを、例えば錫系のはんだよりなる図示しない接合材を介して接触させておき、図６（ｂ）に示す工程で、熱処理し、はんだ接合を行ってもよい。また、このとき、前述したように、接合材１１ａ、１２ａ、１４ａ、２１ａ、２２ａ、２４ａを介するはんだ接合とまとめて行ってもよい。

図６（ｂ）に示す工程までの工程を行うことによって、ＩＧＢＴ１０のコレクタ電極１１を第１の厚板部３１と電気的に接続し、ＩＧＢＴ１０のエミッタ電極１２を、スペーサ１４を介して第３の厚板部４１と電気的に接続する。また、第１の薄板部３３と第２の薄板部４３とを電気的に接続する。また、ＩＧＢＴ２０のコレクタ電極２１を第２の厚板部３２と電気的に接続し、ＩＧＢＴ２０のエミッタ電極２２を、スペーサ２４を介して第４の厚板部４２と電気的に接続する。

また、図６（ｂ）に示す工程では、第１の制御電極端子５１を配置し、ＩＧＢＴ１０のゲート電極１３と第１の制御電極端子５１とを、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５１ａを介して電気的に接続する。また、第２の制御電極端子５２を配置し、ＩＧＢＴ２０のゲート電極２３と第２の制御電極端子５２とを、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５２ａを介して電気的に接続する。

次いで、図６（ｃ）に示す工程では、例えばエポキシ系樹脂を用いて、図６（ｂ）に示す構造体を封止する。このとき、ＩＧＢＴ１０、２０、薄板部３３、４３は、全部が封止され、厚板部３１、３２、４１、４２、制御電極端子５１、５２は、一部が封止される。以上の工程を行うことによって、半導体装置１００が完成する。

次に、図７を参照し、本実施の形態に係る半導体装置が、半導体素子を配置する際に上下反転する工程が不要であり、検査時間を短縮可能なことについて、比較例と対比しながら説明する。

図７は、比較例に係る半導体装置の構成を模式的に示す断面図である。

比較例に係る半導体装置２００は、ＩＧＢＴ１０、ＩＧＢＴ２０、第１の厚板部３１、第２の厚板部３２、第３の厚板部４１、第４の厚板部４２、第１の制御電極端子５１、第２の制御電極端子５２、封止樹脂部５３を有する。

ＩＧＢＴ２０、第４の厚板部４２、第１の制御電極端子５１、第２の制御電極端子５２、封止樹脂部５３は、第１の実施の形態に係る半導体装置１００のＩＧＢＴ２０、第４の厚板部４２、第１の制御電極端子５１、第２の制御電極端子５２、封止樹脂部５３とそれぞれ同一構造であり、説明を省略する。また、第２の厚板部３２は、第１の厚板部３１と一体に形成されている点を除き、第１の実施の形態に係る半導体装置１００の第２の厚板部３２と同一構造を有する。

ＩＧＢＴ１０は、スペーサ１４との上下関係も含め、上下反転して設けられている点を除き、半導体装置１００のＩＧＢＴ１０と同一構造を有する。第１の厚板部３１は、第２の厚板部３２と一体に形成されている点、及び、ＩＧＢＴ１０のエミッタ電極１２と電気的に接続されている点を除き、半導体装置１００の第１の厚板部３１と同一構造を有する。第３の厚板部４１は、第２の厚板部３２と電気的に接続されていない点、及び、ＩＧＢＴ１０のコレクタ電極１１と電気的に接続されている点を除き、半導体装置１００の第３の厚板部４１と同一構造を有する。

すなわち、第３の厚板部４１は、接合材１１ａを介して、ＩＧＢＴ１０のコレクタ電極１１と電気的に接続されている。第１の厚板部３１は、接合材１４ａ、スペーサ１４、接合材１２ａを介して、ＩＧＢＴ１０のエミッタ電極１２と電気的に接続されている。

比較例に係る半導体装置２００の製造工程では、ＩＧＢＴ１０を配置する際に、ＩＧＢＴ１０を上下反転する工程が必要である。

また、半導体装置２００では、少なくとも接合材１２ａの高さと接合材２２ａの高さは等しくない。そのため、例えばはんだ接合箇所のボイド検査をする場合等、接合箇所における接合状態を検査する際に、接合材の高さごとに焦点を定めて検査を行わなければならず、検査時間が長くなる。

一方、本実施の形態に係る半導体装置１００では、ＩＧＢＴ１０が上下反転しておらず、ＩＧＢＴ２０と同じ方向を向いている。そのため、半導体装置１００の製造工程において、ＩＧＢＴ１０を配置する際に、ＩＧＢＴ１０を上下反転する工程が不要である。

また、半導体装置１００では、接合材１２ａの高さと接合材２２ａの高さは等しい。また、接合材１１ａの高さと接合材２１ａの高さも等しく、接合材１４ａの高さと接合材２４ａの高さも等しい。すなわち、ＩＧＢＴ１０、２０の厚さ方向において、接合材１１ａの位置と接合材２１ａの位置は同じ位置であり、接合材１２ａの位置と接合材２２ａの位置は同じ位置であり、接合材１４ａの位置と接合材２４ａの位置は同じ位置である。そのため、半導体装置１００の製造工程において、接合箇所における接合状態を検査する際に焦点を定める高さ位置の数が少なくなり、検査時間を短縮可能である。

図８は、本実施の形態に係る半導体装置を備えたパワーコントロールユニットの構成を示す斜視図である。

図８に示すように、パワーコントロールユニット３００は、半導体モジュール部３１０及び制御基板３２０を有する。

半導体モジュール部３１０は、図３を用いて説明した半導体装置１００と、図２を用いて説明したダイオード１５、２５とを含む半導体モジュール１１０を複数積層してなる。半導体モジュール１１０を積層する方向として、例えばＩＧＢＴ１０のコレクタ電極１１側からエミッタ電極１２側に向かう方向とすることができる。また、この方向は、ＩＧＢＴ２０のコレクタ電極２１側からエミッタ電極２２側に向かう方向と同一の方向である。

制御基板３２０は、半導体モジュール部３１０の、各半導体モジュール１１０の第１の制御電極端子５１を含む各種の制御電極端子よりなる第１のリード部１０１側に設けられている。この制御基板３２０が設けられている側は、半導体モジュール１１０の、第２の制御電極端子５２を含む各種の制御電極端子よりなる第２のリード部１０２側と同一側である。第１のリード部１０１及び第２のリード部１０２のそれぞれの制御電極端子は、制御基板３２０に形成された図示しないスルーホールを通って制御基板３２０に接続されている。

半導体モジュール１１０の第１のリード部１０１及び第２のリード部１０２が設けられている側と反対側には、図３を用いて説明した半導体装置１００の高位側電源接続端子１６、低位側電源接続端子２６、出力端子５４が設けられている。

なお、半導体モジュール１１０のＩＧＢＴ１０、ＩＧＢＴ２０が設けられている領域の周りに、図示しない冷却機構が設けられていてもよい。

３つの半導体モジュール１１０を、各半導体モジュール１１０の各出力端子５４が、それぞれＵ相、Ｖ相、Ｗ相となるように積層したものを、半導体モジュール部３１０ａとする。このような３つの半導体モジュール１１０よりなる半導体モジュール部３１０ａを、高位側電源及び低位側電源よりなる直流電源からの電力を、３相交流よりなる電力に変換し、例えば１つの交流モータを駆動するためのインバータ回路として用いることができる。そして、半導体モジュール部３１０ａを複数積層し、制御基板３２０と組み合わせることで、複数の交流モータを駆動するためのパワーコントロールユニット３００を構成することができる。

上記したパワーコントロールユニット３００は、車両用を始めとして、鉄道用、エアコン用、エレベータ用、冷蔵庫用その他各種の用途に用いることができる。また、パワーコントロールユニット３００を構成する半導体モジュール１１０は、インバータ回路を構成する半導体モジュールに限定されず、例えばＤＣ／ＤＣ昇圧コンバータ等の各種の回路を構成するものであってもよい。

上記したパワーコントロールユニット３００も、半導体装置１００を備えているため、半導体素子を配置する際に上下反転する工程が不要であり、検査時間を短縮可能である。

なお、本実施の形態では、第１の半導体素子及び第２の半導体素子として同一の種類のＩＧＢＴを用いる例について説明した。しかし、第１の半導体素子と第２の半導体素子として、ＩＧＢＴに代え、ＦＥＴ（Field Effect Transistor；電界効果トランジスタ）、バイポーラトランジスタ等各種の三端子素子を用いることができる。

また、本実施の形態では、第１の半導体素子と第２の半導体素子とが異なる種類の半導体素子であってもよい。
（第１の実施の形態の変形例）
次に、本発明の第１の実施の形態の変形例に係る半導体装置及びその製造方法を説明する。

本変形例に係る半導体装置は、半導体素子が二端子素子である点で、第１の実施の形態に係る半導体装置と相違する。

図９は、本変形例に係る半導体装置の構成を模式的に示す断面図である。

半導体装置１００ａは、第１の半導体素子１０、第２の半導体素子２０、第１の厚板部３１、第２の厚板部３２、第１の薄板部３３、第３の厚板部４１、第４の厚板部４２、第２の薄板部４３、及び封止樹脂部５３を有する。半導体装置１００ａは、第１の半導体素子１０、第２の半導体素子２０が、それぞれゲート電極を有しない点を除き、半導体装置１００のＩＧＢＴ１０、２０と同一構造を有しており、同一構造についての説明を省略する。

第１の半導体素子１０は、電極１１、電極１２を有する。電極１１は、一方の面１０ａに形成されており、電極１２は、面１０ａと反対側の面１０ｂに形成されている。第２の半導体素子２０は、電極２１、電極２２を有する。電極２１は、面１０ａと同一側の面２０ａに形成されており、電極２２は、面２０ａと反対側の面２０ｂに形成されている。すなわち、第２の半導体素子２０は、第１の半導体素子１０と同じ方向を向くように設けられている。

第１の厚板部３１は、接合材１１ａを介し、第１の半導体素子１０の電極１１と電気的に接続されている。第２の厚板部３２は、接合材２１ａを介し、第２の半導体素子２０の電極２１と電気的に接続されている。第３の厚板部４１は、スペーサ１４を介し、第１の半導体素子１０の電極１２と電気的に接続されている。第４の厚板部４２は、スペーサ２４を介し、第２の半導体素子２０の電極２２と電気的に接続されている。

本変形例に係る半導体装置１００ａでも、半導体素子１０、２０は、いずれも上下反転しておらず、互いに同じ方向を向いている。そのため、半導体装置１００ａの製造工程において、半導体素子１０を配置する際に、半導体素子１０を上下反転する工程が不要である。

また、半導体装置１００ａでも、接合材１２ａの高さと接合材２２ａの高さは等しい。また、接合材１１ａの高さと接合材２１ａの高さも等しく、接合材１４ａの高さと接合材２４ａの高さも等しい。すなわち、半導体素子１０、２０の厚さ方向において、接合材１１ａの位置と接合材２１ａの位置は同じ位置であり、接合材１２ａの位置と接合材２２ａの位置は同じ位置であり、接合材１４ａの位置と接合材２４ａの位置は同じ位置である。そのため、接合箇所における接合状態を検査する際に焦点を定める高さ位置の数が少なくなり、検査時間を短縮可能である。

更に、半導体装置１００ａにおいて、第１の薄板部３３の下方及び第２の薄板部４３の上方を封止樹脂部５３が覆い、第１の薄板部３３及び第２の薄板部４３は表面上に露出しない構成となる。これにより、第１の厚板部３１と第２の厚板部３２との間の距離及び第３の厚板部４１と第４の厚板部４２との間の距離は、絶縁体である封止樹脂部５３で満たされ、第１の厚板部３１と第２の厚板部３２との間及び第３の厚板部４１と第４の厚板部４２との間の沿面距離を確保することができ、絶縁性を高めることができる構成となっている。

このように、本変形例に係る半導装置１００ａにおいては、第１の厚板部３１と第２の厚板部３２との間の絶縁性及び第３の厚板部４１と第４の厚板部４２との間の距離の絶縁性が確保できるため、両者を接近させて配置させることが可能となり、半導体装置１００ａ全体を小型に構成することができる。

本変形例に係る半導体装置についても、パワーコントロールユニットを構成することができ、第１の実施の形態で説明したパワーコントロールユニットと同様の効果が得られる。

なお、本変形例では、第１の半導体素子及び第２の半導体素子として、ダイオード等各種の二端子素子を用いることができる。

また、本変形例でも、第１の半導体素子と第２の半導体素子とが異なる種類の半導体素子であってもよい。

また、第１の半導体素子１０を予め上下反転した状態で準備しておき、準備した第１の半導体素子１０をそのまま配置するようにしてもよい。すなわち、第１の厚板部３１が第１の半導体素子１０の電極１２と電気的に接続され、第３の厚板部４１が第１の半導体素子１０の電極１１と、スペーサ１４を介して電気的に接続されるようにしてもよい。このような場合にも、半導体素子を配置する際に上下反転する工程が不要であり、検査時間を短縮可能となる。
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体装置及びその製造方法を説明する。

本実施の形態に係る半導体装置は、２つの半導体素子が並列に接続されている点で、第１の実施の形態に係る半導体装置と相違する。

最初に、本実施の形態に係る半導体装置を説明する。

図１０は、本実施の形態に係る半導体装置の構成を模式的に示す断面図である。

半導体装置１００ｂは、第１の半導体素子１０、第２の半導体素子２０、第１の厚板部３１、第２の厚板部３２、第１の薄板部３３、第３の厚板部４１、第４の厚板部４２、第２の薄板部４３、第１の制御電極端子５１、第２の制御電極端子５２、及び封止樹脂部５３を有する。半導体装置１００ｂは、第１の厚板部３１と第２の厚板部３２とが第１の薄板部３３を介して電気的に接続されている点、及び、第３の厚板部４１と第４の厚板部４２とが第２の薄板部４３を介して電気的に接続されている点を除き、第１の実施の形態に係る半導体装置１００と同一構造を有しており、同一構造についての説明を省略する。

第１の厚板部３１と、第２の厚板部３２と、第１の薄板部３３とは、一体で形成されており、第１のリードフレーム３０を構成している。第３の厚板部４１と、第４の厚板部４２と、第２の薄板部４３とは、一体で形成されており、第２のリードフレーム４０を構成している。第１のリードフレーム３０、第２のリードフレーム４０は、図４を用いて前述した第１の実施の形態における第１のリードフレーム３０、第２のリードフレーム４０と同一の形状を有する。

図１１は、本実施の形態に係る半導体装置の構成を示す回路図である。なお、図１１において、点線で囲まれた領域Iは、図１０に示す半導体装置を含み、一点鎖線で囲まれた領域II、IIIは、それぞれＩＧＢＴ１０、２０に相当する。

図１１に示す電気回路は、高位側電源と低位側電源との間に、図２に示されたインバータ回路を２つ並列に接続して設けたものである。そのうち、点線で囲まれた領域Ｉで示された電気回路は、ＩＧＢＴ１０、２０に加え、ダイオード１５、２５を含む。ダイオード１５、２５は、それぞれＩＧＢＴ１０、２０と逆並列に接続されている。すなわち、点線で囲まれた領域Iで示された電気回路は、本実施の形態に係る半導体装置を含む半導体モジュールの高位側の部分に相当する。

ＩＧＢＴ１０のコレクタ電極１１、及び、ＩＧＢＴ２０のコレクタ電極２１には、高位側電源に接続するための高位側電源接続端子１６が電気的に接続されている。高位側電源接続端子１６は、半導体装置１００ｂの第１のリードフレーム３０に電気的に接続されている。

ＩＧＢＴ１０のエミッタ電極１２、及び、ＩＧＢＴ２０のエミッタ電極２２には、出力端子５４が電気的に接続されている。出力端子５４は、半導体装置１００ｂの第２のリードフレーム４０に電気的に接続されている。

ＩＧＢＴ１０のゲート電極１３に第１の制御電極端子５１が電気的に接続されており、ＩＧＢＴ２０のゲート電極２３に第２の制御電極端子５２が電気的に接続されているのは、第１の実施の形態に係る半導体装置１００と同様である。

本実施の形態では、第１の厚板部３１と第２の厚板部３２とが、第１の薄板部３３を介して接続されている。また、第３の厚板部４１と第４の厚板部４２とが、第２の薄板部４３を介して接続されている。第１の薄板部３３は、第１の厚板部３１と第２の厚板部３２のいずれよりも薄いため、第１の厚板部３１と第２の厚板部３２の高さがずれた場合等に発生する応力を吸収することができる。また、第２の薄板部４３は、第３の厚板部４１と第４の厚板部４２のいずれよりも薄いため、第３の厚板部４１と第４の厚板部４２の高さがずれた場合等に発生する応力を吸収することができる。

次に、本実施の形態に係る半導体装置の製造方法を説明する。

本実施の形態に係る半導体装置の製造方法は、図６（ａ）〜図６（ｃ）を除き、図５（（ａ）〜図６（ｃ）を用いて説明した第１の実施の形態に係る半導体装置の製造方法と同様であり、同様の工程についての説明を省略する。

本実施の形態では、図５（ｃ）に示す工程の後、図６（ａ）〜図６（ｃ）に示す工程に代え、図１２（ａ）及び図１２（ｂ）に示す工程を行う。

図１２は、本実施の形態に係る半導体装置の製造方法を模式的に示す断面図である。なお、図１２において、図１０と同一部分については、同一符号を付し、その説明は省略する場合がある。

図１２（ａ）に示す工程では、第１のリードフレーム３０及び第２のリードフレーム４０を切断しない。そして、第１の制御電極端子５１を配置し、ＩＧＢＴ１０のゲート電極１３と第１の制御電極端子５１とを、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５１ａを介して電気的に接続する。また、第２の制御電極端子５２を配置し、ＩＧＢＴ２０のゲート電極２３と第２の制御電極端子５２とを、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５２ａを介して電気的に接続する。

また、図１２（ａ）に示す工程よりも前の工程で接合を行っていないときは、例えばはんだ接合、超音波接合等により、ＩＧＢＴ１０のコレクタ電極１１を第１の厚板部３１と電気的に接続し、ＩＧＢＴ１０のエミッタ電極１２を、スペーサ１４を介して第３の厚板部４１と電気的に接続する。また、ＩＧＢＴ２０のコレクタ電極２１を第２の厚板部３２と電気的に接続し、ＩＧＢＴ２０のエミッタ電極２２を、スペーサ２４を介して第４の厚板部４２と電気的に接続する。

次いで、図１２（ｂ）に示す工程では、図６（ｃ）に示す工程と同様に、例えばエポキシ系樹脂を用いて、図１２（ａ）に示す構造体を封止する。以上の工程を行うことによって、半導体装置１００ｂが完成する。

本実施の形態に係る半導体装置１００ｂでも、ＩＧＢＴ１０、２０は、いずれも上下反転しておらず、互いに同じ方向を向いている。そのため、半導体装置１００ｂの製造工程において、ＩＧＢＴ１０を配置する際に、ＩＧＢＴ１０を上下反転する工程が不要である。

また、半導体装置１００ｂでも、接合材１２ａの高さと接合材２２ａの高さは等しい。また、接合材１１ａの高さと接合材２１ａの高さも等しく、接合材１４ａの高さと接合材２４ａの高さも等しい。すなわち、ＩＧＢＴ１０、２０の厚さ方向において、接合材１１ａの位置と接合材２１ａの位置は同じ位置であり、接合材１２ａの位置と接合材２２ａの位置は同じ位置であり、接合材１４ａの位置と接合材２４ａの位置は同じ位置である。そのため、接合箇所における接合状態を検査する際に焦点を定める高さ位置の数が少なくなり、検査時間を短縮可能である。

本実施の形態に係る半導体装置についても、パワーコントロールユニットを構成することができ、第１の実施の形態で説明したパワーコントロールユニットと同様の効果が得られる。

なお、本実施の形態でも、第１の半導体素子及び第２の半導体素子として同一の種類のＩＧＢＴを用いる例について説明した。しかし、第１の半導体素子と第２の半導体素子として、ＩＧＢＴに代え、ＦＥＴ、バイポーラトランジスタ等各種の三端子素子を用いてもよい。

また、本実施の形態でも、第１の半導体素子及び第２の半導体素子として、ダイオード等各種の二端子素子を用いてもよい。

また、本実施の形態でも、第１の半導体素子と第２の半導体素子とが異なる種類の半導体素子であってもよい。
（第３の実施の形態）
図１３は、本発明の第３の実施の形態に係る半導体装置１００ｃの一例を示した外観斜視図である。なお、第３の実施の形態において、今まで説明した実施の形態における構成要素と同様の構成要素には同一の参照符号を付し、その説明を省略するものとする。

図１３において、第３の実施の形態に係る半導体装置１００ｃは、第３の厚板部４１と、第４の厚板部４２と、封止樹脂５５と、高電位側電源接続端子１６と、低電位側電源接続端子２６と、出力端子５４と、第１の制御電極端子５１と、第２の制御電極端子５２とを備える。図１３において、第３の厚板部４１、第４の厚板部４２及び封止樹脂５５で形成された中央の部分は、内部に第１の半導体素子１０及び第２の半導体素子２０を含む半導体素子搭載部分であり、高電位側電源接続端子１６、低電位側電源接続端子２６及び出力端子５４は、外部からの電源供給と、外部への信号出力を行う外部端子部分であり、第１の制御電極端子５１及び第２の制御電極端子５２は、信号が入力される信号入力端子部分である。

なお、図１３において、低電位側電源接続端子２６が中央に配置され、出力端子５４が右側に配置されている点で、第１の実施形態の図１に示した電極構成の配置と異なっているが、実質的な回路構成は第１の実施形態と同様であるので、同一の参照符号を付し、その説明を省略する。

図１４は、図１３のＡＡ断面を示した第３の実施の形態に係る半導体装置１００ｃの断面構成図である。図１４において、第３の実施の形態に係る半導体装置は、第１の半導体素子１０と、第２の半導体素子２０と、第１の厚板部３１と、第２の厚板部３２と、第３の厚板部４１と、第４の厚板部４２と、スペーサ１４、２４と、第１の薄板部３４と、第２の薄板部４４と、封止樹脂５５とを備える。

図１４においては、図１、５、６、７、９、１０及び１２と異なり、第１の半導体素子１０、第２の半導体素子２０及びスペーサ１４、２４の上下に配置された種々の電極の記載は省略されているが、図１、５、６、７、９、１０及び１２と同様の構成を有し、第１の半導体素子１０、第２の半導体素子２０及びスペーサ１４、２４の上下に種々の電極が設けられた構成とされてもよい。

図１４においては示されていないが、第１の半導体素子１０の上面側と下面側にそれぞれ電極が設けられ、上面側がエミッタ電極、下面側がコレクタ電極である点は、今までの実施の形態と同様である。よって、第１の厚板部３１は第１の半導体素子１０のコレクタ電極に電気的に接続され、スペーサ１４及び第３の厚板部１４は第１の半導体素子１０のエミッタ電極と電気的に接続される。同様に、第２の半導体素子２０の上面側にはエミッタ電極、下面側にはコレクタ電極が設けられ、第２の厚板部３２は第２の半導体素子のコレクタ電極と電気的に接続され、スペーサ２４及び第４の厚板部４２は第２の半導体素子２０のエミッタ電極に電気的に接続される。

また、第１の薄板部３４は、第２の半導体素子２０の下の第２の厚板部３２から第１の半導体素子１０側に向かって延びるように設けられ、第２の薄板部４４は、第１の半導体素子１０の上の第３の厚板部４１から第２の半導体素子２０側に向かって延びるように設けられている。つまり、第１の薄板部３４は、第２の半導体素子２０のコレクタ電極に電気的に接続され、第２の薄板部４４は、第１の半導体素子１０のエミッタ電極に電気的に接続されている。

第１の実施の形態に係る半導体装置１００、１００ａにおいては、第１の薄板部３３が上側に曲げられ、第２の薄板部４３が下側に曲げられ、第１の厚板部３１と第３の厚板部４１との間隔の略中間の位置で第１の薄板部３３と第２の薄板部４３とが接合されていたが、第３の実施の形態に係る半導体装置１００ｃにおいては、第２の薄板部４４が第３の厚板部４１の下面と同一面を有して水平に延び、第１の薄板部３４のみが上方に曲げられて第２の薄板部４４の下面に接合している点で、第１の実施の形態に係る半導体装置１００、１００ａと異なっている。

なお、第１の半導体素子１０、第２の半導体素子２０、第１の厚板部３１、第２の厚板部３２、第３の厚板部４１、第４の厚板部４２、第１の薄板部３４及び第２の薄板部４４は、第１の厚板部３１及び第２の厚板部３２の下面と、第３の厚板部４１及び第４の厚板部４２の上面のみが露出するように封止樹脂５５でモールド成形されている。なお、第３の厚板部４１の上面よりも高さが低い第２の薄板部４４の上面上には、封止樹脂５５が回り込み、第２の薄板部４４を覆っている。

第３の実施の形態に係る半導体装置１００ｃの回路図は、第１の実施の形態に係る半導体装置１００の図２に示した回路図と同様になる。よって、第３の実施の形態に係る半導体装置１００ｃの回路構成についての詳細な説明は省略する。

次に、第３の実施の形態に係る半導体装置１００ｃの具体的な構成及び機能について、個々の構成及び機能に焦点を当ててより詳細に説明する。

図１５は、本発明の第３の実施の形態に係る半導体装置１００ｃの第１の薄板部同士の接合部を示した拡大図である。図１５において、第１の薄板部３４と第２の薄板部４４との接合部が示され、第１の薄板部３４の上面にある接合面３４ａと第２の薄板部４４の下面にある接合面４４ａとが接合された状態が示されている。第２の薄板部４４が、第３の厚板部４１から下面を同一面として水平に延びているのに対し、第１の薄板部３４は、第２の薄板部４４と接合面３４ａを形成するように上側に曲げられた形状を有している。ここで、第２の薄板部４４の接合面４４ａと第１の薄板部３４の接合面３４ａとの接合は、はんだ等の接合材で行われるが、その際に、余分な接合材を吸収すべく、接合面４４ａの周囲に溝４５が設けられている。溝４５は、接合面４４ａの周囲を囲むように第１の薄板部３４の下面に形成される。一般に、はんだ等の接合材の量を調整するのは極めて難しく、接合の際に用いられる接合材は、接合に必要な量よりも余分に供給される場合がある。そのような場合であっても、余剰の接合材を吸収できるように、第１の薄板部４４の接合面４４ａの周囲には接合材吸収用の溝４５が設けられ、余剰接合材を吸収することができる。また、一般に溝４５を形成する加工は容易であるため、高精度の溝４５を形成することができる。

このように、第３の実施の形態に係る半導体装置１００ｃによれば、薄板部４４の接合面４４ａの周囲に溝４５を形成することにより、余分な接合材を吸収し、必要な電気的接続を確実に行うことができる。

図１６は、本発明の第３の実施の形態に係る半導体装置の下側の厚板部及び薄板部の構成を示した斜視図である。図１６において、第１の厚板部３１と、第２の厚板部３２及びこれに一体化された第１の薄板部３４が示されている。また、第１の厚板部３１から手前側には、高電位側電源接続端子１６が延びており、第１の厚板部３１の奧側には、第１の制御電極端子５１が設けられている。同様に、第２の厚板部３２から手前側には出力端子５４が延び、奥側には第２の制御電極端子５２が設けられている。更に、高電位側電源接続端子１６と出力端子５４との間には、低電位側電源接続端子２６が設けられている。なお、低電位側電源接続端子２６は、上側に配置される第４の厚板部４２に電気的に接続される接続端子であるが、図１３と対応させて示してある。

かかる構成を有する下側の電極において、第２の厚板部３２と第１の薄板部３４とは、互いに形状及び厚さが異なるため、全体として異なる形状の金属板からなる異形材として構成されている。第２の厚板部３２は、第２の半導体素子２０のコレクタ電極に接続された電極であるとともに、第２の半導体素子２０で発生した熱を放射する放熱板としても機能する。それ故、第２の厚板部３２は、第２の半導体素子２０の下面全体よりも広い面積を有し、第２の半導体素子１０の真下に設けられるとともに、厚く構成されている。一方、第１の薄板部３４は、第２の厚板部３２を第３の厚板部４１に接続するための内部接続リードとしての機能を果たすが、本実施の形態に係る半導体装置１００ｃにおいては、第２の厚板部３２と一体的に構成されているため、銅の使用量を低減することができ、材料コストを低減することができる。

また、第１の薄板部３４は、並列に隣接して配置された第１の半導体素子１０と第２の半導体素子２０の上下の電極を直接的に電極片で接続する構造を有しているので、電気的に短い配線となっている。つまり、リード線等を用いると、長い配線を引き回す構成となり、リード線の電気抵抗及びインダクタンスが増加し、半導体装置１００ｃの回路動作が遅くなってしまうが、本実施の形態に係る半導体装置１００ｃにおいては、配線長が短く、断面積がリード線より大きい短い電極片状の第１の薄板部３４を用いて接続しているので、電気抵抗及びインダクタンスを低減させ、回路動作を高速化することができる。

また、図１６において、第１の薄板部３４は、内部の第１の半導体素子１０と第２の半導体素子２０の電気的接続を行っているので、内部リード３４と呼んでもよいこととする。また、手前側の高電位側電源接続端子１６、低電位側電源接続端子２６及び出力端子５４は、モールド成形により樹脂封止されたときに外部に露出する部分であり、外部との電気的接続を行っているので、外部リード１６、２６、５４と呼んでもよいこととする。そうすると、内部リード３４と、外部リード１６、２６、５４と、第１及び第２の厚板部３１、３２との関係は、（１）式のようになる。

外部リード１６、２６、５４≦内部リード３４＜厚板部３１、３２・・・（１）
つまり、内部リード３４は、外部リード１６、２６、５４以上の厚さであり、第１及び第２の厚板部３１、３２よりも厚さが薄い構成を有する。内部リード３４を外部リード１６、２６、５４以上の厚さに構成したのは、内部リード３４によるインダクタンスを低減させ、半導体パッケージ内部のインダクタンスを低減させるためである。つまり、第１の半導体素子１０と第２の半導体素子２０との接続を行う内部リード３４は、厚さが厚い方が、電気抵抗及びインダクタンスが低くなるので、電気的には有利であり、回路動作を安定化及び高速化することができる。しかしながら、厚すぎると曲げ加工も困難になり、また、封止樹脂５５で表面を覆うことが困難になる。よって、加工の容易さや封止樹脂５５による絶縁性の確保を考慮しつつ、内部リード３４を最大限厚く構成することが好ましいので、（１）式のような関係を満たすようにする。

なお、外部リード１６、２６、５４の厚さは、０．３〜０．７ｍｍの範囲にあってもよく、例えば、０．５ｍｍとしてもよい。また、内部リード３４の厚さは、０．７〜１．２ｍｍの範囲にあってもよく、例えば、１．０ｍｍとしてもよい。また、第１及び第２の厚板部３１、３２は、１．７〜３．５ｍｍの範囲にあってもよく、例えば、２．０〜３．０ｍｍの厚さとしてもよい。

なお、第１及び第２の厚板部３１、３２と第３及び第４の厚板部４１、４２は、総て同じ厚さである場合が多いので、（１）式の厚板部は、厚板部３１、３２、４１、４２と書き直すことができる。

また、図１６において、第１及び第２の制御電極端子５１、５２は、外部リード１６、２６、５４と同程度の薄板部として構成されてよく、例えば、外部リード１６、２６、５４が０．５ｍｍの場合には、第１及び第２の制御電極端子５１、５２も０．５ｍｍ程度に形成されてよい。

図１４には、上側にある第２の薄板部４４の厚さの関係も考慮して本実施の形態に係る半導体装置１００ｃの断面構成が示されている。図１４において、第２の薄板部４４と第１の薄板部３４との接合部の断面構成が示されているが、第１の薄板部３４は、第２の薄板部４４よりもやや厚く構成されている。このように、第１の薄板部３４と第２の薄板部４４との厚さを異ならせて構成してもよい。接合部においては、接合後の全体の厚さが厚くなっていればよく、電気的には、第１の薄板部３４の方が第２の薄板部４４より厚くても、また逆に、第２の薄板部４４の方が第１の薄板部３４より厚くても、また両者が等しい厚さであっても、何ら影響は無い。よって、加工が容易となる構成を採用することができるが、第２の薄板部４４の上方には、封止樹脂５５が第２の薄板部４４を覆い、絶縁性を確保する構成であることが好ましい。また、加工的には、上側の第３及び第４の厚板部４１、４２の一部をより薄く加工する方が容易である。

よって、上側の第２の薄板部４４においては、（２）式の関係を満たすことが好ましい。

外部リード１６、２６、５４≦内部リード４４＜厚板部４１、４２・・・（２）
つまり、内部リードである第２の薄板部４４が、外部リード１６、２６、５４以上の厚さであり、厚板部４１、４２よりも小さい厚さであるように構成する。例えば、外部リード１６、２６、５４が０．５ｍｍのときに、内部リード４４も外部リード１６、２６、５４と同様に０．５ｍｍとし、厚板部４１、４２を２．０〜３．０ｍｍの厚さとするようにしてもよい。

また、（２）式において、厚板部３１、３２、４１、４２と書き直してもよいことは、（１）式と同様である。

このように、内部リード３４、４４が外部リード１６、２６、５４以上の厚さを有し、かつ、厚板部３１、３２、４１、４２よりも小さい厚さを有するように構成することにより、パッケージ内部のインダクタンスを低減させることができる。

また、図１６から、第１の厚板部３１と第２の厚板部３２とは、隣接した状態で並列して配置され、比較的近い距離で配置されていることが分かる。同様に、図１４から、第３の厚板部４１と第４の厚板部４２も、同様に隣接した状態で、比較的近い距離で配置されていることが分かる。第２の薄板部４４は、このような近い距離を直接接続しているので、第３の厚板部４１と第４の厚板部４２の互いに対向する側面側に設けられ、対向面に向かって水平に延びた構成となっている。

一方、図１３には、第３の実施の形態に係る半導体装置のモールド成形後の構成が示されているが、半導体装置１００ｃがモールド成形されたときには、第２の薄板部４４の上方を封止樹脂５５が覆い、第２の薄板部４４は表面上に露出しない構成となる。これにより、第３の厚板部４１と第４の厚板部４２との間の距離は、絶縁体である封止樹脂５５で満たされ、第３の厚板部４１と第４の厚板部４２との間の沿面距離を確保することができ、絶縁性を高めることができる構成となっている。

このように、第３の実施の形態に係る半導装置１００ｃにおいては、第３の厚板部４１と第４の厚板部４２との間の距離の絶縁性が確保できるため、両者を接近させて配置させることが可能となり、半導体装置１００ｃ全体を小型に構成することができる。

図１７は、本発明の第３の実施の形態に係る半導体装置の樹脂封止後の完成品の一例を示した図である。図１７において、半導体装置の本体は封止樹脂５５でモールド成形されているが、第１及び第２の半導体素子１０、２０とダイオード１５、２５が存在し、第３及び第４の厚板部４１、４２で覆われた箇所の上には、ヒートシンク７０、７１が搭載されている。また、長手方向の片側には、高電位側電源接続端子１６と、低電位側電源接続端子２６と、出力端子５４が封止樹脂５５から露出して設けられ、他方の片側には第１及び第２の制御電極端子５１、５２が封止樹脂５５から露出して設けられている。

ここで、封止樹脂５５は、ヒートシンク７０、７１の外側の側面に、内側に水平方向に窪んだ凹形状の凹部５６を有する。凹部５６は、第１の半導体素子１０とダイオード１５とが配置された間の箇所、及び第２の半導体素子２０とダイオード２５とが配置された間の箇所を含む範囲に形成される。凹部５６は、封止樹脂５５を用いてモールド成形する際、エアー巻き込みを防ぎ、ボイドの発生を防止するための構成である。以下、その具体的内容について説明する。

図１８は、本発明の第３の実施の形態に係る半導体装置１００ｃの内部構造を示した斜視図である。図１８において、第１の厚板部３１上に第１の半導体素子１０と、第３の半導体素子であるダイオード１５とが、長手方向に間隔ｄを有して配置されている。同様に、第２の厚板部３２上に、第２の半導体素子２０と、第４の半導体素子であるダイオード２５とが、やはり長手方向に間隔ｄを有して配置されている。図２０で示した凹部５６は、間隔ｄが存在する範囲を含むように、封止樹脂５５の外側の側面に形成される。

なお、第１の制御電極端子５１は、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５１ａを介し、ＩＧＢＴ１０のゲート電極１３と電気的に接続されている。同様に、第２の制御電極端子５２は、例えばＡｌ線、Ａｕ線等よりなるボンディングワイヤ５２ａを介し、ＩＧＢＴ２０のゲート電極２３と電気的に接続されている。

図１９は、溶解した封止樹脂５５を金型に流入させてモールド成形を行う際の樹脂流動解析結果を示した図である。

図１９（ａ）は、凹部５６の存在しない従来の半導体装置のモールド成形時の樹脂流動解析結果を示した図である。図１９（ａ）において、封止樹脂５５が、第１の半導体素子１０と第２の半導体素子２０との間の中央部分から流れ込む流れと、第１の半導体素子１０及び第２の半導体素子２０の外側から流れ込む流れが存在し、合流部Ｊにおいて両者が合流する状態が示されている。ここで、第１及び第２の半導体素子１０、２０の外側の流れと、中央から合流部Ｊに向かって流れる流れを比較すると、外側の流れの方が合流部Ｊに早く到達していることが分かる。この場合、外側の流れが先に合流部Ｊに到達して外側に壁が出来た後、中央から合流部Ｊに封止樹脂５５が流れ込むため、中央から合流部Ｊに流れ込む際に外側に押し出すエアーは、外側の流れで壁にぶつかるので、逃げ道が無く、そのままボイドとなってしまうおそれがある。つまり、合流部Ｊでエアーを巻き込み、封止樹脂５５内にボイドが残留するおそれがある。

図１９（ｂ）は、凹部５６の存在する第３の実施の形態に係る半導体装置のモールド成形時の樹脂流動解析結果を示した図である。第３の実施の形態に係る半導体装置１００ｃにおいては、図１７及び図１８で説明したように、金型の形状が側面において内側に突出する形状となっており、第１の半導体素子１０と第３の半導体素子１５との間隔ｄ及び第２の半導体素子２０と第４の半導体素子２５との間隔ｄと外側の金型の側壁との間の流路が狭い形状となっている。そうすると、第１、第２、第３及び第４の半導体素子１０、１５、２０、２５の外側を流れる封止樹脂５５の流れる速度が遅くなり、合流部Ｊには、中央からの流れと略同時のタイミングで到達することになる。この時、中央からの流れが外側に押し出すエアーの先には、壁となる封止樹脂５５は存在しないので、外側に押し出すことができ、エアーの巻き込みを抑制することができる。これにより、封止樹脂５５内にボイドが残留することを防ぐことができ、耐久性が高く信頼性の高い半導体装置１００ｃとすることができる。

このように、第３の実施の形態に係る半導体装置１００ｃによれば、封止樹脂５５の外側の側面の、半導体素子間の間隔を含む範囲に、内側に窪んだ凹部５６を形成することにより、封止樹脂５５内のボイドの発生を防止することができ、信頼性の高い半導体装置１００ｃを構成することができる。

なお、第１及び第３の実施の形態においては、第１の薄板部３３、３４と第２の薄板部４３、４４の接合面が、厚さ方向において、第１の厚板部３１と第３の厚板部４１の中間の位置か、第３の厚板部４１の下面の位置である場合を例に挙げて説明したが、第１の厚板部３１の上面と第３の厚板部４１の下面との間であれば、任意の位置とすることができる。

以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

よって、第１乃至第３の実施形態同士は、矛盾の生じない範囲で適宜組み合わせることができる。例えば、第３の実施形態で説明した内部リードと外部リードとの厚さの関係、モールド成形の際に長手方向の側面に凹部が形成されるような構成は、第１乃至第２の実施形態に適用することができる。また、第３の実施形態で説明した接合面の周囲に溝を設ける構成も、第１乃至第２の実施形態において、接合面が形成される水平な領域を、一方が他方より大きくなるように構成すれば、大きい領域を有する方の接合面の周囲に溝を形成することにより適用することができる。

１０、２０ ＩＧＢＴ（半導体素子）
１０ａ、１０ｂ、２０ａ、２０ｂ、３１ａ、３２ａ、３３ａ、４１ａ、４２ａ、４３ａ 面
１１、２１ コレクタ電極
１２、２２ エミッタ電極
１３、２３ ゲート電極
１４、２４ スペーサ
１５、２５ ダイオード（半導体素子）
１６ 高電位側電源出力端子
２６ 低電位側電源接続端子
３０、４０ リードフレーム
３１、３２、４１、４２ 厚板部
３３、３４、４３、４４ 薄板部
３４ａ、４４ａ 接合面
４５ 溝
５１、５２ 制御電極端子
５１ａ、５２ａ ボンディングワイヤ
５３、５５ 封止樹脂
５４ 出力端子
５６ 凹部
７０、７１ ヒートシンク
１００、１００ａ、１００ｂ、１００ｃ 半導体装置

Claims (17)

1. 第１の半導体素子と、
   該第１の半導体素子の下面側の電極と電気的に接続されており、導電体よりなる第１の厚板部と、
   前記第１の半導体素子と並列に配置された第２の半導体素子と、
   該第２の半導体の下面側の電極と電気的に接続されており、導電体よりなる第２の厚板部と、
   前記第１の半導体素子の上面側の電極と電気的に接続されており、導電体よりなる第３の厚板部と、
   前記第２の半導体素子の上面側の電極と電気的に接続されており、導電体よりなる第４の厚板部と、
   前記第２の厚板部に設けられ、導電体よりなるとともに、前記第２の厚板部よりも薄い第１の薄板部と、
   前記第３の厚板部に設けられ、導電体よりなるとともに、前記第３の厚板部よりも薄い第２の薄板部とを有し、
   前記第１の薄板部と前記第２の薄板部とが、固着されて電気的に接続されている半導体装置。
2. 前記第１の薄板部は、前記第２の厚板部の前記第１の厚板部側に設けられており、
   前記第２の薄板部は、前記第３の厚板部の前記第４の厚板部側に設けられており、
   前記第１の薄板部と前記第２の薄板部とは、前記第１の半導体素子の厚さ方向において、前記第１の厚板部の位置と前記第３の厚板部の位置との間の位置で、電気的に接続されている、請求項１に記載の半導体装置。
3. 前記第１の薄板部と前記第２の薄板部とは、前記第１の半導体素子の厚さ方向において、前記第１の厚板部の位置と前記第３の厚板部の位置との中間の位置で、電気的に接続されている、請求項２に記載の半導体装置。
4. 前記第１の薄板部は、前記第２の厚板部の前記第１の厚板部側に設けられており、
   前記第２の薄板部は、前記第３の厚板部の前記第４の厚板部側に設けられており、
   前記第２の薄板部は、前記第３の厚板部の下面と同一平面を有して水平に延び、
   前記第１の薄板部は、前記第２の薄板部の下面に接触する接合面を形成するように上方に曲げられた形状部分を含む請求項１に記載の半導体装置。
5. 前記第１の半導体素子、前記第２の半導体素子、前記第１の薄板部及び前記第２の薄板部を覆うように樹脂がある請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第１、第２、第３及び第４の厚板部のいずれかに電気的に接続され、前記樹脂の外部に露出する外部リードを有し、
   前記第１の薄板部及び前記第２の薄板部は、前記外部リード以上の厚さである請求項５に記載の半導体装置。
7. 前記第１の厚板部上には、前記第１の半導体素子と所定間隔を有して第３の半導体素子が配置され、
   前記樹脂の側面は、前記第２の薄板部と反対側であって、前記所定間隔を含む範囲に、内側に凹んだ形状の凹部を有する請求項５又は６に記載の半導体装置。
8. 前記第２の厚板部上には、前記第２の半導体素子と前記所定間隔を有して第４の半導体素子が配置され、
   前記樹脂の側面は、前記第１の薄板部と反対側であって、前記所定間隔を含む範囲に、内側に凹んだ形状の凹部を有する請求項５乃至７のいずれか一項に記載の半導体装置。
9. 前記接合面の周囲に、溝が形成された請求項１乃至８のいずれか一項に記載の半導体装置。
10. 第１の半導体素子と、
    前記第１の半導体素子と同じ方向を向くとともに、前記第１の半導体素子の一方の面と同一側の面が、前記第１の半導体素子の前記一方の面と略面一になるように設けられた第２の半導体素子と、
    前記第１の半導体素子の前記一方の面と電気的に接続されており、導電体よりなる第１の厚板部と、
    前記第２の半導体素子の前記同一側の面と電気的に接続されており、導電体よりなる第２の厚板部と、
    前記第１の半導体素子の前記一方の面と反対側の面と電気的に接続されており、導電体よりなる第３の厚板部と、
    前記第２の半導体素子の前記同一側の面と反対側の面と電気的に接続されており、導電体よりなる第４の厚板部と、
    前記第１の厚板部及び前記第２の厚板部よりも薄い導電体よりなるとともに、前記第１の厚板部と前記第２の厚板部とを電気的に接続する第１の薄板部と、
    前記第３の厚板部及び前記第４の厚板部よりも薄い導電体よりなるとともに、前記第３の厚板部と前記第４の厚板部とを電気的に接続する第２の薄板部と
    を有する、半導体装置。
11. 前記第２の半導体素子は、前記第１の半導体素子と同種の半導体素子であり、
    前記第１の半導体素子の前記一方の面と、前記第２の半導体素子の前記同一側の面とには、第１の電極が形成されており、
    前記第１の半導体素子の前記一方の面と反対側の面と、前記第２の半導体素子の前記同一側の面と反対側の面とには、第２の電極が形成されており、
    前記第１の厚板部は、前記第１の半導体素子の前記第１の電極と電気的に接続されており、
    前記第２の厚板部は、前記第２の半導体素子の前記第１の電極と電気的に接続されており、
    前記第３の厚板部は、前記第１の半導体素子の前記第２の電極と電気的に接続されており、
    前記第４の厚板部は、前記第２の半導体素子の前記第２の電極と電気的に接続されている、請求項１０に記載の半導体装置。
12. 前記第１の半導体素子及び前記第２の半導体素子は、ＩＧＢＴであり、
    前記第１の電極は、コレクタ電極であり、
    前記第２の電極は、エミッタ電極である、請求項１１に記載の半導体装置。
13. 第１の厚板部と、第２の厚板部と、前記第１の厚板部と前記第２の厚板部との間に設けられた、前記第１の厚板部及び前記第２の厚板部のいずれよりも薄い第１の薄板部とを含み、導電体よりなる第１の導電板を、前記第１の厚板部が第１の半導体素子の一方の面と接するとともに、前記第２の厚板部が、前記第１の半導体素子と同じ方向を向くように設けられた第２の半導体素子の前記一方の面と同一側の面と接するように、配置する第１工程と、
    第３の厚板部と、第４の厚板部と、前記第３の厚板部と前記第４の厚板部との間に設けられた、前記第３の厚板部及び前記第４の厚板部のいずれよりも薄い第２の薄板部とを含み、導電体よりなる第２の導電板を、前記第３の厚板部が前記第１の半導体素子の前記一方の面と反対側の面と接するとともに、前記第４の厚板部が前記第２の半導体素子の前記同一側の面と反対側の面と接するように、配置する第２工程と、
    前記第１の半導体素子の前記一方の面と前記第１の厚板部とを電気的に接続し、前記第１の半導体素子の前記一方の面と反対側の面と前記第３の厚板部とを電気的に接続し、前記第２の半導体素子の前記同一側の面と前記第２の厚板部とを電気的に接続し、前記第２の半導体素子の前記同一側の面と反対側の面と前記第４の厚板部とを電気的に接続する第３工程と
    を有する、半導体装置の製造方法。
14. 前記第１の薄板部を前記第１の厚板部から切断するとともに、前記第２の薄板部を前記第４の厚板部から切断し、切断した前記第１の薄板部と、切断した前記第２の薄板部とを接触させる第４工程と、
    接触している前記第１の薄板部と前記第２の薄板部とを電気的に接続する第５工程と
    を有する、請求項１３に記載の半導体装置の製造方法。
15. 前記第１の厚板部の一方の面と、前記第２の厚板部の一方の面と、前記第１の薄板部の一方の面とは、面一であり、
    前記第１工程は、前記第１の厚板部の前記一方の面が前記第１の半導体素子と接するとともに、前記第２の厚板部の前記一方の面が前記第２の半導体素子と接するように、配置するものであり、
    前記第３の厚板部の一方の面と、前記第４の厚板部の一方の面と、前記第２の薄板部の一方の面とは、面一であり、
    前記第２工程は、前記第３の厚板部の前記一方の面が前記第１の半導体素子と接するとともに、前記第４の厚板部の前記一方の面が前記第２の半導体素子と接するように、配置するものである、請求項１３又は１４に記載の半導体装置の製造方法。
16. 前記第２の半導体素子は、前記第１の半導体素子と同種の半導体素子であり、
    前記第１の半導体素子の前記一方の面と、前記第２の半導体素子の前記同一側の面とには、第１の電極が形成されており、
    前記第１の半導体素子の前記一方の面と反対側の面と、前記第２の半導体素子の前記同一側の面と反対側の面とには、第２の電極が形成されており、
    前記第３工程は、前記第１の半導体素子の前記第１の電極と前記第１の厚板部とを電気的に接続し、前記第１の半導体素子の前記第２の電極と前記第３の厚板部とを電気的に接続し、前記第２の半導体素子の前記第１の電極と前記第２の厚板部とを電気的に接続し、前記第２の半導体素子の前記第２の電極と前記第４の厚板部とを電気的に接続するものである、請求項１３乃至１５のいずれか一項に記載の半導体装置の製造方法。
17. 前記第１の半導体素子及び前記第２の半導体素子は、ＩＧＢＴであり、
    前記第１の電極は、コレクタ電極であり、
    前記第２の電極は、エミッタ電極である、請求項１６に記載の半導体装置の製造方法。

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