JP2012221551A

JP2012221551A - シフトレジスタとゲートライン駆動装置

Info

Publication number: JP2012221551A
Application number: JP2012087167A
Authority: JP
Inventors: 希 ▲陳▼; Hei Chan; Wenhai Cui; 文海崔
Original assignee: Beijing BOE Optoelectronics Technology Co Ltd
Current assignee: Beijing BOE Optoelectronics Technology Co Ltd
Priority date: 2011-04-07
Filing date: 2012-04-06
Publication date: 2012-11-12
Also published as: CN102651186B; CN102651186A; KR101399592B1; EP2509077A3; EP2509077B1; EP2509077A2; US20120256817A1; US8842061B2; KR20120115126A

Abstract

【課題】シフトレジスタの非動作期間内のノイズの干渉を低減するために、液晶表示技術分野にかかわり、シフトレジスタとゲートライン駆動装置を提供する。
【解決手段】シフトレジスタは、第1薄膜トランジスタと、第2薄膜トランジスタと、第3薄膜トランジスタと、第4薄膜トランジスタと、容量と、プルダウンモジュールを備え、前記プルダウンモジュールはクロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持する。ゲートライン駆動装置は直列に接続される複数の前記シフトレジスタを備え、ゲートラインを駆動するために使われる。
【選択図】図３

Description

本発明は液晶表示技術分野にかかわり、特にシフトレジスタとゲートライン駆動装置にかかわる。

液晶表示パネルの画素アレーは交差する複数行のゲートラインと複数列のデータラインを備える。その中で、ゲートラインの駆動は付けられた集積駆動回路によって実現することができる。それを実現するために、液晶表示パネルのアレー基板の縁に、集積駆動回路のボンディング（Bonding）領域とアレー基板におけるゲートラインのファンアウト（Fan-out）配線領域として、一定の領域を予め確保しなければならない。そして、フレキシブル回路基板ＣＯＦ（Chip On FPC）によって集積駆動回路をアレー基板にボンディングされる。

前記から分かるように、集積駆動回路を用いてゲートラインを駆動するときに、アレー基板の縁に一定の領域を予め確保する必要があるので、液晶パネルの両辺の設計は対称にならない。それに、ボンディングの作業も生産能力と良品率に悪い影響をもたらす。そのために、液晶パネルの対称設計を実現し、生産能力と良品率を向上するために、ＧＯＡ（Gate Drive On Array）技術を用いてゲートライン駆動装置（直列に接続される複数のシフトレジスタを含む）をアレー基板に集積することができる。

現在、典型的なＧＯＡ技術を用いるシフトレジスタは4つの薄膜トランジスタと1つの容量を含むのが多い。図１は該シフトレジスタの回路図であり、図２は図1に示すシフトレジスタの入出力のシーケンス図である。図1と図2を総合して分かるように、該シフトレジスタの動作の過程は以下のようになる。図2においてＴ1〜Ｔ5の五つの段階を選んで、Ｔ1の段階では、信号入力端Inputがハイレベルで、クロック信号端がローレベルで、リセット信号端Resetがローレベルである。このとき、薄膜トランジスタＭ１がオンされ、容量Ｃ１がチャージされて、薄膜トランジスタＭ３がオフされ、信号出力端Outputがローレベルを出力する。Ｔ2の段階では、信号入力端Inputがローレベルで、クロック信号端がハイレベルで、リセット信号端Resetがローレベルである。このとき、容量Ｃ１のブートストラッピング（Bootstrapping）作用によって、薄膜トランジスタＭ３のゲートのレベルがさらに引き上げられ、薄膜トランジスタＭ３がオンされ、信号出力端Outputがクロック信号端のパルス、即ちハイレベルを出力する。Ｔ3の段階では、信号入力端Inputがローレベルで、クロック信号端がローレベルで、リセット信号端Resetがハイレベルである。このとき、薄膜トランジスタＭ２とＭ４がオンされ、薄膜トランジスタＭ３のゲートのレベルと信号出力端OutputのレベルがローレベルVSSに引き下げる。Ｔ4の段階では、信号入力端Inputがローレベルで、クロック信号端がハイレベルで、リセット信号端がローレベルである。このとき、薄膜トランジスタＭ１〜Ｍ４がともにオフされ、信号出力端Outputがローレベルを出力する。Ｔ5の段階では、信号入力端Inputがローレベルで、クロック信号端がローレベルで、リセット信号端がローレベルである。このとき、薄膜トランジスタＭ１〜Ｍ４がオフに維持され、信号出力端Outputがローレベルを出力する。それから、該シフトレジスタは、次に信号入力端Inputがハイレベルになるまで、Ｔ4とＴ5の段階を繰り返す。この期間はシフトレジスタの非動作期間と呼ばれる。

前記のようなシフトレジスタの動作過程から分かるように、その非動作期間において、薄膜トランジスタＭ３のゲートと信号出力端Outputがフローティング（Floating）状態にあり、クロック信号端がハイレベルのときに、薄膜トランジスタＭ３の寄生容量によってそのドレーンの電流が大きくなって、信号出力端Outputにノイズの干渉を及ぼして、それが誤ってハイレベルを出力してしまうことになる。

本発明の実施形態はシフトレジスタの非動作期間におけるノイズの干渉を低減するシフトレジスタとゲートライン駆動装置を提供する。
前記目的を達成するために、本発明の実施形態は以下のような手段を採用する。
本発明のひとつの側面では、
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるシフトレジスタを提供する。

本発明のほかの側面では、直列に接続される複数のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力されて、
各シフトレジスタは、
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるゲートライン駆動装置を提供する。

本発明の実施形態のシフトレジスタとゲートライン駆動装置は、前記プルダウンモジュールがクロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に前記第1ノードと信号出力端をローレベルに維持するので、前記第1ノードと信号出力端がフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタの寄生容量によってそのドレーンの電流が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。

は従来技術におけるシフトレジスタの回路図である。は図1に示すシフトレジスタの入出力のシーケンス図である。は本発明の実施形態のシフトレジスタの回路図である。は図3に示すシフトレジスタにおけるクロック信号端の実現方式の回路図（その１）である。は図3に示すシフトレジスタにおけるクロック信号端の実現方式の回路図（その２）である。は本発明におけるシフトレジスタの一つの具体的な実施形態の回路図である。は図４に示すシフトレジスタの入出力のシーケンス図である。は図４に示すシフトレジスタのＴ１段階における動作の回路図である。は図４に示すシフトレジスタのＴ２段階における動作の回路図である。は図４に示すシフトレジスタのＴ３段階における動作の回路図である。は図４に示すシフトレジスタのＴ４段階における動作の回路図である。は図４に示すシフトレジスタのＴ５段階における動作の回路図である。は本発明におけるシフトレジスタのもう一つの具体的な実施形態の回路図である。は図４に示すシフトレジスタの回路模擬結果のグラフである。は図４に示すシフトレジスタの回路模擬結果のグラフであるは図４に示すシフトレジスタの回路模擬結果のグラフであるは図４に示すシフトレジスタの回路模擬結果のグラフであるは図４に示すシフトレジスタの回路模擬結果のグラフであるは図１１に示すシフトレジスタの回路模擬結果のグラフである。は図１１に示すシフトレジスタの回路模擬結果のグラフである。は図１１に示すシフトレジスタの回路模擬結果のグラフである。は図１１に示すシフトレジスタの回路模擬結果のグラフである。は図１１に示すシフトレジスタの回路模擬結果のグラフである。は本発明の実施形態のゲートライン駆動装置のブロック図である。

では、図面を参照して本発明の実施形態のシフトレジスタとゲートライン駆動装置について詳しく説明する。
ここで説明される実施形態はただ本発明の一部の実施形態で、すべてではないことを明確にすべきである。本発明における実施形態に基づいて、当業者は創造的な働きを経ることなく獲得したすべてのほかの実施形態はいずれも本発明の保護範囲にある。図３に示すのは本発明の実施形態のシフトレジスタの回路図である。本実施形態におけるシフトレジスタは４つの薄膜トランジスタと１つの記憶容量と１つのプルダウンモジュールと該当する入出力端を備える。具体的に以下の手段を備える。

ゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続されて、信号入力端Inputから送信されたハイレベルの信号を受信したときに、シフトレジスタを制御して動作を始めさせるための第1薄膜トランジスタＭ１と、ゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから入力されたハイレベルを受信したときにオンされることで、第3薄膜トランジスタＭ３が誤ってオンされないように、第1ノードPUをローレベルVssまで引き下げるための第2薄膜トランジスタＭ２と、ゲートが前記第1ノードPUに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端Outputに接続されて、オンされたら、クロック信号端のハイレベルを信号出力端Outputに伝えて、信号出力端Outputのハイレベルによって該シフトレジスタに対応する１行のゲートラインがオンするように駆動されるための第3薄膜トランジスタＭ３と、ゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから送信されたハイレベルを受信したときにオンされて、シフトレジスタがリセット段階において誤ってハイレベルを出力しないように信号出力端OutputがローレベルVssに引き下げられるための第4薄膜トランジスタＭ４と、記憶容量を形成するために第1ノードPUと信号出力端Outputの間に接続される容量Ｃ１と、クロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、シフトレジスタの非動作期間内に、第1ノードPUと信号出力端Outputをローレベルに維持するためのプルダウンモジュール1とを備える。

本発明の実施形態のシフトレジスタは、前記プルダウンモジュール1がクロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、前記シフトレジスタの非動作期間内に前記第1ノードPUと信号出力端Outputをローレベルに維持するので、第1ノードPUと信号出力端Outputがフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタＭ３の寄生容量によってそのドレーンの電流が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。

図４は本発明におけるシフトレジスタの一つの具体的な実施形態の回路図である。図4から分かるように、前記シフトレジスタは８つの薄膜トランジスタと１つの記憶容量と該当する入出力端を備える。その中で、その８つの薄膜トランジスタは第1薄膜トランジスタＭ１と第2薄膜トランジスタＭ2と第3薄膜トランジスタＭ3と第4薄膜トランジスタＭ4と第5薄膜トランジスタＭ5と第6薄膜トランジスタＭ6と第7薄膜トランジスタＭ7と第8薄膜トランジスタＭ8である。記憶容量は容量Ｃ１である。入出力端は、信号入力端Inputと信号出力端Outputとリセット信号端Resetとローレベル信号端Vssとクロック信号端を備える。該クロック信号端は信号レベルが互いに逆相である第1クロック信号端ＣＬＫと第2クロック信号端ＣＬＫＢを備える。ここで、信号入力端Inputがハイレベルである場合、第1クロック信号端ＣＬＫはローレベルで、第2クロック信号端ＣＬＫＢはハイレベルである。

本発明のシフトレジスタにおいて、第1薄膜トランジスタＭ１は、そのゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続される。第2薄膜トランジスタＭ２は、そのゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続される。第3薄膜トランジスタＭ３は、そのゲートが前記第1ノードPUに接続されて、ドレーンが第1クロック信号端ＣＬＫに接続され、ソースが信号出力端Outputに接続される。第4薄膜トランジスタＭ４は、そのゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続される。第5薄膜トランジスタＭ５は、そのゲートとドレーンとが接続されて第2クロック信号端ＣＬＫＢに接続され、ソースがプルダウンノードである第2ノードPDに接続される。第6薄膜トランジスタＭ６は、そのゲートが第1ノードPUに接続されて、ドレーンが第2ノードPDに接続されて、ソースがローレベル信号端Vssに接続される。第7薄膜トランジスタＭ７は、そのゲートが第2ノードPDに接続されて、ドレーンが第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続される。第8薄膜トランジスタＭ８は、そのゲートが第2ノードPDに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続される。容量Ｃ１は第1ノードPUと本段の出力端Outputの間に接続される。

その中の第5薄膜トランジスタＭ5と第6薄膜トランジスタＭ6と第7薄膜トランジスタＭ7と第8薄膜トランジスタＭ8によって本実施形態におけるプルダウンモジュール1が形成される。プルダウンモジュール1は、前記シフトレジスタの非動作期間内に第1ノードPUと信号出力端Outputをローレベルに維持するので、第1ノードPUと信号出力端Outputがフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタM3の寄生容量によってそのドレーンの電量が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。

説明する必要があるのは、図３aに示すように、本実施形態における前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端ＣＬＫと第2クロック信号端ＣＬＫＢを備えることができ、信号入力端Inputがハイレベルである場合、第1クロック信号端ＣＬＫはローレベルで、第2クロック信号端ＣＬＫＢはハイレベルであって、前記プルダウンモジュール1が第2クロック信号端ＣＬＫＢに接続されるが、それに限られていない。図３bに示すように、本発明の他の実施形態において、前記クロック信号端はただ第1クロック信号端ＣＬＫを備えることができ、信号入力端Inputがハイレベルである場合、該第1クロック信号端ＣＬＫをローレベルに設定して、第1クロック信号端ＣＬＫとプルダウンモジュール1の間にインバータが接続される。該インバータは、第1クロック信号端ＣＬＫから送信されたレベルの信号を位相回転してプルダウンモジュール1に伝送する役割を持つ。例えば、第1クロック信号端ＣＬＫから送信されたレベルの信号がローレベルである場合に、該インバータを経てハイレベルになってプルダウンモジュール１に転送される一方、第1クロック信号端ＣＬＫから送信されたレベルの信号がハイレベルである場合に、該インバータを経てローレベルになってプルダウンモジュール１に転送される。ここでいうインバータは従来技術においてよく使われるインバータを採用することができる。

図4に示すシフトレジスタと図5に示す入出力シーケンスを参照して、本発明の実施形態のシフトレジスタの動作のプロセスを説明する。そして、どのようにプルダウンモジュール１を利用してシフトレジスタの非動作期間内のノイズの干渉を低減するかについて詳しく説明する。

図５は本実施形態のシフトレジスタの入出力のシーケンス図である。その中のＴ１〜Ｔ５の5つの段階を選ぶ。これからの説明と図6から図10において、１でハイレベル信号を、0でローレベル信号をそれぞれ表す。そして、図6から図10において、矢印で薄膜トランジスタのオンを、バツで薄膜トランジスタのオフをそれぞれ表す。

Ｔ１の段階では、Input=1, CLK=0, CLKB=1, Reset=0。
図6に示すように、Input=1であるので、第1薄膜トランジスタＭ１がオンされ、シフトレジスタを制御して動作を始めさせる。信号入力端Inputは第1薄膜トランジスタＭ１によって第1ノードPUを引き上げて記憶容量Ｃ１を充電する。CLKB=1であるので、第５薄膜トランジスタＭ５がオンされ、第2ノードPDをハイレベルに引き上げる。しかし、第1ノードPUが引き上げられたので、第６薄膜トランジスタＭ６がオンされ、第2ノードPDをローレベルVssに引き下げる。よって、第７薄膜トランジスタＭ７が第1ノードPUをローレベルVssに引き下げないように、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8をオンのままにできる。第５薄膜トランジスタＭ５が第2ノードPDを引き上げる場合に、第６薄膜トランジスタＭ６が第2ノードPDを引き下げることができるので、第５薄膜トランジスタＭ５と第６薄膜トランジスタＭ６によってインバータが構成される。第1ノードPUがハイレベルであるときに、第３薄膜トランジスタＭ３がオンにされるが、CLK=0であるので、信号出力端Outputがローレベルを出力する。Ｔ１の段階は該シフトレジスタにおける記憶容量Ｃ１の充電段階である。

Ｔ２の段階では、Input=0, CLK=1, CLKB=0, Reset=0。
図7に示すように、Input=0であるので、第1薄膜トランジスタＭ１がオフされ、記憶容量Ｃ１のブートストラッピング作用によって、第1ノードPUがさらに引き上げられる。CLKB=0であるので、第５薄膜トランジスタＭ５がオフされて、第1ノードPUが引き上げられると、第６薄膜トランジスタＭ６がオンされ、第2ノードPDをローレベルVssに引き下げる。そこで、第2ノードPDがローレベルに保持される。CLK=1であるので、第1ノードPUがハイレベルであるときに、第３薄膜トランジスタＭ３がオンされて、第1クロック信号端ＣＬＫにおけるハイレベルを信号出力端Outputに出力して、さらに信号出力端Outputによって該ハイレベルを前記シフトレジスタに対応する1行のゲートラインに出力して、液晶パネルの表示領域におけるこの行のゲートライン上のすべての薄膜トランジスタがオンされて、データラインは信号を書き始める。Ｔ２の段階は該シフトレジスタのオンの段階である。

Ｔ３の段階では、Input=0, CLK=0, CLKB=1, Reset=1。
図８に示すように、Reset =1であるので、第２薄膜トランジスタＭ２と第４薄膜トランジスタＭ４がオンされる。第２薄膜トランジスタＭ２がオンにされたら、第1ノードPUをローレベルVssに引き下げて、第４薄膜トランジスタＭ４がオンにされたら、信号出力端OutputをローレベルVssに引き下げて、信号出力端Outputにローレベルを出力させる。また、CLKB=1であるので、第５薄膜トランジスタＭ５がオンされ、第2ノードPDを引き上げる（このときに、第1ノードPUがローレベルであるので、第６薄膜トランジスタＭ６がオフされる）。第2ノードPDがハイレベルのときに、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8がオンされる。第７薄膜トランジスタＭ７がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第８薄膜トランジスタＭ８がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8が同時にオンされることができ、最終的に信号出力端Outputにローレベルを出力させることができるので、この二つの薄膜トランジスタの中の一つが壊れたら、他の一つは信号出力端Outputがローレベルを出力するのを維持できる。このような設置は二重保険の効果をもたらして、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。

Ｔ４の段階では、Input=0, CLK=1, CLKB=0, Reset=0。
図9に示すように、CLKB=0,Reset =0であるので、第５薄膜トランジスタＭ５と第２薄膜トランジスタＭ２と第４薄膜トランジスタＭ４がオフされ、第2ノードPDがハイレベルのまま、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8がオンされる。第７薄膜トランジスタＭ７がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第８薄膜トランジスタＭ８がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。そこで、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。

Ｔ５の段階では、Input=0, CLK=0, CLKB=1, Reset=0。
図10に示すように、CLKB=1であるので、第５薄膜トランジスタＭ５がオンされて、第2ノードPDにハイレベルを維持させ、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8にオンを維持させる。第７薄膜トランジスタＭ７がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第８薄膜トランジスタＭ８がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。そこで、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。
これから、次に信号入力端Inputがハイレベルになるまで、該シフトレジスタがＴ４とＴ５の段階を繰り返す。この時期はシフトレジスタの非動作期間と呼ばれる。Ｔ１〜Ｔ3の段階はシフトレジスタの動作期間と呼ばれてもいい。前記説明から分かるように、シフトレジスタの非動作期間内に、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8がオンを維持するように、第2ノードPDがハイレベルを維持して、第1ノードPUと信号出力端Outputにローレベルを維持させる。そこで、プルダウンモジュール1を利用してシフトレジスタの非動作期間ないのノイズの干渉を低減した。

以上から分かるように、図4に示すシフトレジスタの実施形態はシフトレジスタの役割を果たしただけではなくて、ノイズの干渉を低減することもできる。さらに重要なのは、該シフトレジスタはただ8つの薄膜トランジスタと1つの記憶容量を利用した。これだけ少ない薄膜トランジスタと記憶容量の使用数はシフトレジスタが占める空間を減少できるだけではなく、シフトレジスタ内部ひいてはゲートライン駆動装置内部の配線も最良化して、配線とスルーホールが重なる領域を減少することができるので、液晶表示パネルのフレームの繊細化設計を容易に実現できる。
また、図11に示すのは本発明のシフトレジスタのほかの具体実施形態である。本実施形態におけるシフトレジスタは、さらにゲートが第1クロック信号端ＣＬに接続され、ドレーンが第2ノードＰＤに接続され、ソースがローレベル信号端Vssに接続される第９薄膜トランジスタＭ９を含むのを除いて、図4に示す実施形態におけるシフトレジスタとは基本的同じものである。

説明する必要があるのは、本実施形態におけるシフトレジスタの入出力のシーケンスは図5に示す入出力のシーケンスと同じく、動作の過程も基本的に同じである。以下、図12aから図12eと図13aから図13eを参照して、両者の動作の過程と回路模擬結果の相違点を主に説明する。

本実施形態のシフトレジスタのＴ１の段階は前記Ｔ１の段階と同じである。
本実施形態のシフトレジスタのＴ２の段階は前記Ｔ２の段階と異なる。前記Ｔ２の段階内の動作以外、本実施形態のＴ２の段階において、CLK=1であるので、第2ノードＰＤが制御する第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8がオンされないように、第９薄膜トランジスタＭ９がオンされて、第2ノードPDをローレベルVssに引き下げる。説明する必要があるのは、前記Ｔ２の段階から分かるように、本実施形態のＴ２の段階において、第６薄膜トランジスタＭ６と第９薄膜トランジスタＭ９が同時にオンされることができ、そして最終的に第2ノードPDがローレベルに引き下げられるので、この二つの薄膜トランジスタの中の一つが壊れたら、他の一つは第2ノードＰＤにローレベルに維持させることできる。このような設置は二重保険の効果をもたらした。第2ノードPDがローレベルを維持しているときに、第1ノードPUと信号出力端Outputが引き下げられないように、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8にオフを維持させることができ、最終的に信号出力端OutputがＴ２の段階においてハイレベルを出力するのを保証できる。

本実施形態のシフトレジスタのＴ３の段階は前記Ｔ３の段階と同じである。
本実施形態のシフトレジスタのＴ４の段階は前記Ｔ４の段階と異なる。前記Ｔ４の段階ないの動作以外、本実施形態のＴ４の段階において、CLK=1であるので、第2ノードＰＤが制御する第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8がオンされないように、第９薄膜トランジスタＭ９がオンされて、第2ノードPDをローレベルVssに引き下げる。

本実施形態のシフトレジスタのＴ５の段階は前記Ｔ５の段階と同じである。
前記説明から分かるように、図12aから図12eは図4に示すシフトレジスタの回路模擬結果のグラフである。図4に示すシフトレジスタの非動作期間において、第2ノードPDは常時ハイレベルを保ち、そのオンデューティーが100％と高い。それによって、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8は常時オンの状態を維持する。このような長い時間のオンの状態によって、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8にずっと電圧を印加しなければならないので、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8の閾値電圧のオフセットを起こし、最終的に、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8がオンされることができなくなってシフトレジスタの使用寿命にまで影響が及ぼす。

図13aから図13eに示すのは図11に示すシフトレジスタの回路模擬結果のグラフである。図11に示すシフトレジスタの非動作期間において、第2ノードPDは重複するＴ４の段階内にローレベルを保ち、重複するＴ５の段階だけにおいてハイレベルを保つので、そのオンデューティーがおよそ50％である。それによって、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8は常時オンの状態を維持するのを回避したので、第７薄膜トランジスタＭ７と第８薄膜トランジスタＭ8の閾値電圧のオフセットを低くして、シフトレジスタに割りと長い使用寿命を与える。

図4に示すシフトレジスタと類似して、図11に示すシフトレジスタの実施形態はシフトレジスタの役割を果たすだけではなくて、ノイズの干渉を低減し、第2ノードPDが制御する薄膜トランジスタＭ７とＭ８に割りと低いオンデューティーを持たせることができる。さらに重要なのは、該シフトレジスタはただ９つの薄膜トランジスタと1つの記憶容量を利用した。これだけ少ない薄膜トランジスタと記憶容量の使用数はシフトレジスタが占める空間を減少できるだけではなく、シフトレジスタ内部ひいてはゲートライン駆動装置内部の配線も最良化して、配線とスルーホールが重なる領域を減少することができるので、液晶表示パネルのフレームの繊細化設計を容易に実現できる。

説明する必要があるのは、前記図4と図11に示すシフトレジスタの実施形態について、実際の使用中、それらは水素化非結晶シリコン薄膜トランジスタにだけではなく、ほかの薄膜トランジスタにも適用できる。ほかに説明する必要があるのは、前記図4と図11に示すシフトレジスタの実施形態において使用されている薄膜トランジスタのソースとドレーンは互いに対称である。

ほかに、本発明の実施形態はさらにゲートライン駆動装置を提供する。図14に示すように、前記ゲートライン駆動装置は直列に接続された複数のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力される。

便宜のため、図14に5つのシフトレジスタだけが表示されて、それぞれ第Ｎ−２段シフトレジスタと、第Ｎ−１段シフトレジスタと、第Ｎ段シフトレジスタと、第Ｎ＋１段シフトレジスタと、第Ｎ＋２段シフトレジスタとである。ただし、第Ｎ段シフトレジスタの出力Output（ｎ）は、第Ｎ−１段シフトレジスタをオフするように第Ｎ−１段シフトレジスタへフィードバックするとともに、第Ｎ＋１段シフトレジスタのトリガー信号として該第Ｎ＋１段シフトレジスタに出力する。
図3を参照して、本実施形態におけるシフトレジスタは4つの薄膜トランジスタと、1つの記憶容量と、1つのプルダウンモジュールと、該当する入出力端を含む。具体的に、

本発明の実施形態が提供するゲートライン駆動装置において、プルダウンモジュール１がクロック信号端と第1ノードＰＵと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、前記シフトレジスタの非動作期間において第1ノードＰＵと信号出力端Outputがローレベルであるのを維持するので、第1ノードＰＵと信号出力端Outputがフローティング（Floating）状態にあることを回避できる。それによって、クロック信号端がハイレベルのときに、第3薄膜トランジスタＭ３の寄生容量によってそのドレーンの電流が大きくならなくて、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
説明する必要があるのは、本実施形態のゲートライン駆動装置に使用されるシフトレジスタは前記シフトレジスタの実施形態に使用されているシフトレジスタと機能と構造上同じであるので、同じ技術的問題を解決して同じ予想の効果を達成することができる。

前記に述べるのは本発明の具体的実施形態だけであって、本発明の保護範囲はそれに限られない。いずれの本分野の技術を熟知する当業者が本発明が公開する技術的範囲において容易に思いつく変化や入れ替えは本発明の保護範囲に含むはずである。そこで、本発明の保護範囲は請求範囲によって決められる。

M1,M2,M3,M4,M5,M6,M7,M8,M9…薄膜トランジスタ
C1…容量
1…プルダウンモジュール

Claims

ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるシフトレジスタ。
前記プルダウンモジュールはさらに、
ゲートとドレーンとが接続され、クロック信号端に接続されて、ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンが前記第2ノードに接続されて、ソースがローレベル信号端に接続される第6薄膜トランジスタと、
ゲートが前記第2ノードに接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第7薄膜トランジスタと、
ゲートが前記第2ノードに接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第8薄膜トランジスタと
を備える請求項1に記載のシフトレジスタ。
前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端と第2クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端はローレベルであり、
前記プルダウンモジュールが第2クロック信号端に接続されて、第3薄膜トランジスタのドレーンが第1クロック信号端に接続される請求項1に記載のシフトレジスタ。
前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端と第2クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端はローレベルであり、
前記プルダウンモジュールが第2クロック信号端に接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続され、第5薄膜トランジスタのゲートとドレーンとが接続されて第2クロック信号端に接続される請求項2に記載のシフトレジスタ。
前記クロック信号端は第１クロック信号端を備え、信号入力端がハイレベルであるときに、第１クロック信号端がローレベルになり、第１クロック信号端と前記プルダウンモジュールの間にインバータが接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続される請求項1に記載のシフトレジスタ。
前記クロック信号端は第１クロック信号端を備え、信号入力端がハイレベルであるときに、第１クロック信号端がローレベルになり、第１クロック信号端とプルダウンモジュールの間にインバータが接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続され、第5薄膜トランジスタのゲートとドレーンとが接続されて前記インバータに接続される請求項2に記載のシフトレジスタ。
前記シフトレジスタはさらに、
ゲートが第１クロック信号端に接続され、ドレーンが前記第2ノードに接続され、ソースがローレベル信号端に接続される第9薄膜トランジスタ
を備える請求項４又は６に記載のシフトレジスタ。
直列に接続される複数の請求項1から7のいずれか一項に記載のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力されるゲートライン駆動装置。