CN102930814A - 移位寄存器及其驱动方法、栅极驱动装置与显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存器及其驱动方法、栅极驱动装置与显示装置，通过在移位寄存器中设置充电单元、上拉单元、下拉单元、栅极信号输入端、直流低电平信号输入端、栅极信号输出端，以及第一、二、三、四时钟信号输入端，从而可简化栅极驱动结构，并可降低栅极驱动的功耗。

Description

移位寄存器及其驱动方法、栅极驱动装置与显示装置

技术领域

本发明涉及显示领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动装置与显示装置。

背景技术

在平板显示当中，实现一帧画面显示的基本原理是通过Source driver（源极驱动）将每一行像素所需的数据信号依次从上往下输出，Gate driver（栅极驱动）依次从上到下对每一行像素栅极输入一定宽度的方波进行选通。

在现有的生产工艺中，是将栅极驱动IC（集成电路）和源极驱动IC通过COG（Chip On Glass，将芯片固定于玻璃上）工艺bonding（绑定）在玻璃面板上。

而在现有的栅极驱动结构中，多采用第N行的输出作为第N-1行的复位信号，导致现有栅极驱动结构复杂，并且存在功耗较高的问题。

发明内容

本发明的主要目的在于提供一种移位寄存器及其驱动方法、栅极驱动装置与显示装置，从而简化栅极驱动结构，并可降低栅极驱动的功耗。

为了达到上述目的，本发明提供方案如下：

本发明实施例提供了一种移位寄存器，包括一充电单元、上拉单元、下拉单元、栅极信号输入端、直流低电平信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端以及栅极信号输出端；其中：

所述充电单元，分别与栅极信号输入端、第一时钟信号输入端、上拉单元、下拉单元连接，用于在充电阶段控制上拉节点电位为高电平；

所述上拉单元，分别与充电单元、下拉单元、第二时钟信号输入端、栅极信号输出端连接，用于在输出阶段将第二时钟信号输入端输入的高电平信号输出至栅极信号输出端；

所述下拉单元，分别与充电单元、上拉单元、直流低电平信号输入端、第三时钟信号输入端、第四时钟信号输入端连接，用于在复位阶段以及复位维持阶段控制上拉节点以及栅极信号输出端的电位为低电平。

优选的，所述充电单元包括：

第一薄膜晶体管，所述第一薄膜晶体管的源极与栅极信号输入端连接，所示第一薄膜晶体管的栅极与第一时钟信号端连接，所述第一薄膜晶体管的漏极通过上拉节点，分别与上拉单元和下拉单元连接。

优选的，所述充电单元包括：

第一薄膜晶体管以及第二薄膜晶体管，其中：

所述第一薄膜晶体管的源极与栅极信号输入端连接，所述第一薄膜晶体管的栅极与第一时钟信号输入端连接，所述第一薄膜晶体管的漏极通过上拉节点，分别与上拉单元和下拉单元连接；

所述第二薄膜晶体管的源极和栅极，与栅极信号输入端连接，所述第二薄膜晶体管的漏极通过上拉节点，分别与上拉单元和下拉单元连接。

优选的，所述上拉单元包括：

第三薄膜晶体管，所述第三薄膜晶体管的源极与第二时钟信号输入端连接，所述第三薄膜晶体管的栅极通过上拉节点，分别与充电单元以及下拉单元连接，所述第三薄膜晶体管的漏极分别与栅极信号输出端以及下拉单元连接。

优选的，所述上拉单元还包括：

存储电容，所述存储电容的第一端通过上拉节点，分别与所述第三薄膜晶体管的栅极、上拉单元以及下拉单元连接，所述存储电容的第二端分别与第三薄膜晶体管的漏极、栅极信号输出端以及下拉单元连接。

优选的，所述下拉单元包括：

第一下拉单元和第二下拉单元；其中，

所述第一下拉单元分别与所述第三时钟信号输入端、直流低电平信号输入端连接，用于在复位阶段控制上拉节点以及栅极信号输出端的电位为低电平；

所述第二下拉单元分别与所述第四时钟信号输入端、直流低电平信号输入端连接，用于在复位维持阶段控制上拉节点以及栅极信号输出端的电位为低电平。

优选的，所述第一下拉单元包括：

第四薄膜晶体管、第五薄膜晶体管；

所述第四薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元连接，第四薄膜晶体管的栅极与第三时钟信号输入端连接，第四薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第五薄膜晶体管的源极通过上拉节点，分别与上拉单元、栅极信号输出端连接，第五薄膜晶体管的栅极与第三时钟信号输入端连接，第五薄膜晶体管的漏极与直流低电平信号输入端连接。

优选的，所述第二下拉单元包括：

第六薄膜晶体管、第七薄膜晶体管；

所述第六薄膜晶体管的源极分别与上拉单元、栅极信号输出端连接，第六薄膜晶体管的栅极与第四时钟信号输入端连接，第六薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第七薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元连接，第七薄膜晶体管的栅极与第四时钟信号输入端连接，第七薄膜晶体管的漏极与直流低电平信号输入端连接。

优选的，所述移位寄存器还包括直流高电平信号输入端。

优选的，所述第一下拉单元包括：

第四薄膜晶体管、第五薄膜晶体管、第八薄膜晶体管以及第十薄膜晶体管；

所述第四薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元以及第十薄膜晶体管的栅极连接，第四薄膜晶体管的栅极分别与第八薄膜晶体管的漏极、第十薄膜晶体管的源极连接，第四薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第五薄膜晶体管的源极分别与上拉单元、栅极信号输出端连接，第五薄膜晶体管的栅极分别与第八薄膜晶体管的漏极、第十薄膜晶体管的源极连接，第五薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第八薄膜晶体管的源极与直流高电平信号输入端连接，第八薄膜晶体管的栅极与第三时钟信号输入端连接，第八薄膜晶体管的漏极分别与第四薄膜晶体管的栅极、第五薄膜晶体管的栅极以及第十薄膜晶体管的源极连接；

所述第十薄膜晶体管的漏极与直流低电平信号输入端连接；

优选的，所述第二下拉单元包括：

第六薄膜晶体管、第七薄膜晶体管、第九薄膜晶体管以及第十一薄膜晶体管；

所述第六薄膜晶体管的源极分别与上拉单元、栅极信号输出端连接，第六薄膜晶体管的栅极分别与第九薄膜晶体管的漏极、第十一薄膜晶体管的源极连接，第六薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第七薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元以及第十一薄膜晶体管的栅极连接，第七薄膜晶体管的栅极分别与第九薄膜晶体管的漏极、第十一薄膜晶体管的源极连接，第七薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第九薄膜晶体管的源极与直流高电平信号输入端连接，第九薄膜晶体管的栅极与第四时钟信号输入端连接，第九薄膜晶体管的漏极分别与第六薄膜晶体管的栅极、第七薄膜晶体管的栅极以及第十一薄膜晶体管的源极连接；

所述第十一薄膜晶体管的漏极与直流低电平信号输入端连接。

本发明实施例还提供了一种驱动移位寄存器的驱动方法，应用于上述本发明实施例提供移位寄存器，该方法包括：

在充电阶段，栅极信号输入端输入栅极信号，第一时钟信号输入端输入高电平，第二、第三、第四时钟信号输入端输入低电平，充电单元控制上拉节点电位为高电平并开始充电；

在输出阶段，栅极信号输入端输入结束，第一、三、四时钟信号输入端输入低电平，第二时钟信号输入端输入高电平，上拉单元将第二时钟信号输入端输入的高电平信号输出至栅极信号输出端；

在复位阶段，第一、二、四时钟信号输入端输入低电平，第三时钟信号输入高电平，下拉单元控制上拉节点以及栅极信号输出端的电位为低电平；

在复位维持阶段，第一、二、三时钟信号输入端输入低电平，第四时钟信号输入高电平，下拉单元持续控制上拉节点以及栅极信号输出端的电位为低电平。

本发明实施例还提供了一种栅极驱动装置，包括多级上述本发明实施例提供的移位寄存器；

除最后一级移位寄存器外，其余每一级移位寄存器的栅极信号输出端均与下一级移位寄存器的栅极信号输入端连接。

本发明实施例还提供了一种显示装置，包括上述本发明实施例提供的栅极驱动装置。

从以上所述可以看出，本发明提供的移位寄存器及其驱动方法、栅极驱动装置与显示装置，其中所述移位寄存器包括一充电单元、上拉单元、下拉单元、栅极信号输入端、直流低电平信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入、第四时钟信号输入端以及栅极信号输出端；其中：所述充电单元，分别与栅极信号输入端、第一时钟信号输入端、上拉单元、下拉单元连接，用于在充电阶段控制上拉节点电位为高电平；所述上拉单元，分别与充电单元、下拉单元、第二时钟信号输入端、栅极信号输出端连接，用于在输出阶段将第二时钟信号输入端输入的高电平信号输出至栅极信号输出端；所述下拉单元，分别与充电单元、上拉单元、直流低电平信号输入端、第三时钟信号输入端、第四时钟信号输入端连接，用于在复位阶段以及复位维持阶段控制上拉节点以及栅极信号输出端的电位为低电平。从而简化栅极驱动结构，并可降低栅极驱动的功耗。

附图说明

图1为本发明实施例提供的移位寄存器电路示意图一；

图2为本发明实施例提供的充电单元结构示意图一；

图3为本发明实施例提供的移位寄存器电路示意图二；

图4为本发明实施例提供的上拉单元结构示意图一；

图5为本发明实施例提供的下拉单元结构示意图一；

图6为本发明实施例提供的移位寄存器的工作时序图一；

图7为本发明实施例提供的移位寄存器电路示意图三；

图8为本发明实施例提供的移位寄存器驱动方法流程示意图；

图9为本发明实施例提供的栅极驱动装置结构示意图一；

图10为本发明实施例提供的栅极驱动装置工作时序图一；

图11为本发明实施例提供的栅极驱动装置结构示意图二；

图12为本发明实施例提供的栅极驱动装置工作时序图二。

具体实施方式

为了使本发明实施例的目的、技术方案和优点更加明白，下面结合实施例和附图，对本发明的实施例做进一步详细的说明。在此，本发明的示意性实施例以及说明用于解释本发明，但不作为对本发明的限定。

本发明实施例提供了一种移位寄存器，如附图1所示，其具体可以包括：

充电单元11、上拉单元12、下拉单元13、栅极信号输入端INPUT、直流低电平信号输入端VSS、第一时钟信号输入端CLK1、第二时钟信号输入端CKL2、第三时钟信号输入端CLK3、第四时钟信号输入端CLK4以及栅极信号输出端OUTPUT。其中：

充电单元11，其具体可分别与栅极信号输入端INPUT、第一时钟信号输入端CLK1、上拉单元12、下拉单元13连接，用于在充电阶段控制上拉节点PU电位为高电平；

上拉单元12，其具体可分别与充电单元11、下拉单元13、第二时钟信号输入端CLK2、栅极信号输出端OUTPUT连接，用于将第二时钟信号输入端输入的高电平信号输出至栅极信号输出端；

下拉单元13，其具体可分别与充电单元11、上拉单元12、直流低电平信号输入端VSS、第三时钟信号输入端CLK3、第四时钟信号输入端CLK4连接，用于在复位阶段以及复位维持阶段控制上拉节点PU以及栅极信号输出端OUTPUT的电位为低电平。

上述本发明实施例所提供的移位寄存器即GOA（Gate Driver On Array，阵列基板行驱动）电路，由于采用了四个时钟信号输入端的结构设置，该结构设置就可以解决信号复位的问题，因此本发明实施例所提供的移位寄存器中，可无需下一行移位寄存器的输出信号作为复位信号，从而简化栅极驱动的结构。

而且，由于其采用了四个时钟信号输入端的结构设置，因此其频率相对降低。而根据功率计算公式P=a*C*V^2*F（其中a为功率因数，C为电容，V为电压，F为频率），在其他参数不变的情况下，由于频率降低，从而使移位寄存器以及栅极驱动装置的功率相对降低。

本发明实施例中所涉及的四个时钟信号输入端所输入的时钟信号，可按一周期顺序，间隔输入高电平信号。例如，第一、第二、第三、第四时钟信号依次间隔输入高电平信号。在一具体实施例中，在第一阶段即充电阶段，栅极信号输入端输入栅极信号，同时，第一时钟信号输入端输入高电平，而此时，第二、第三、第四时钟信号输入端输入低电平；而在第二阶段即输出阶段，栅极信号输入端输入结束，第一、三、四时钟信号输入端输入低电平，而第二时钟信号输入端输入高电平；在第三阶段即复位阶段，第一、二、四时钟信号输入端输入低电平，而第三时钟信号输入高电平；在复位维持阶段，第一、二、三时钟信号输入端输入低电平，而第四时钟信号输入高电平。

本发明实施例所涉及的充电单元，在一具体实施例中，如附图2所示，其具体可以包括第一薄膜晶体管M1。

且第一薄膜晶体管M1的源极具体可与栅极信号输入端连接，第一薄膜晶体管M1的栅极具体可与与第一时钟信号端连接，第一薄膜晶体管M1的漏极具体可通过上拉节点，分别与上拉单元和下拉单元连接。

而在本发明的另一具体实施例中，如附图3所示（附图3为本发明实施例提供的移位寄存器的一具体表现形式），本发明实施例所涉及的充电单元11进一步还可以包括第二薄膜晶体管M2，即充电单元内具体可以包括：

第一薄膜晶体管M1以及第二薄膜晶体管M2，其中：

第一薄膜晶体管M1的源极具体可与栅极信号输入端INPUT连接，第一薄膜晶体管M1的栅极具体可与第一时钟信号输入端CLK1连接，第一薄膜晶体管M1的漏极可通过上拉节点PU，分别与上拉单元12和下拉单元13连接；

而第二薄膜晶体管M2的源极和栅极，具体可与栅极信号输入端INPUT连接，第二薄膜晶体管M2的漏极可通过上拉节点PU，分别与上拉单元12和下拉单元13连接。

本发明实施例所涉及的上拉单元12，如附图4所示，其具体可以包括：

第三薄膜晶体管M3，第三薄膜晶体管M3的源极与第二时钟信号输入端CLK2连接，第三薄膜晶体管M3的栅极通过上拉节点PU，分别与充电单元11以及下拉单元13连接，第三薄膜晶体管M3的漏极分别与栅极信号输出端OUTPUT以及下拉单元13连接。

而在一优选实施例中，上拉单元11还可以包括一存储电容C1，如附图3所示，C1的第一端（具体可如附图3所示的左端）通过上拉节点PU，具体可以连接第三薄膜晶体管M3的栅极、充电单元11、下拉单元13连接，而C1的第二端（具体可如附图3所示的右端），具体可与栅极信号输出端OUTPUT以及下拉单元13连接。

本发明实施例所涉及的下拉单元13，如附图5所示，其具体可以包括：

第一下拉单元131和第二下拉单元132。其中：

第一下拉单元131，分别与第三时钟信号输入端CLK3、直流低电平信号输入端VSS连接，用于在复位阶段控制上拉节点PU以及栅极信号输出端OUTPUT的电位为低电平；

第二下拉单元132，分别与第四时钟信号输入端CLK4、直流低电平信号输入端VSS连接，用于在复位维持阶段控制上拉节点PU以及栅极信号输出端OUTPUT的电位为低电平。

在一优选实施例中，如附图3所示，第一下拉单元131（附图3中未示出）具体可以包括：

第四薄膜晶体管M4和第五薄膜晶体管M5。其中：

第四薄膜晶体管M4的源极通过上拉节点PU，可分别与充电单元11、上拉单元12连接，第四薄膜晶体管面的栅极可与第三时钟信号输入端CLK3连接，第四薄膜晶体管M4的漏极可与直流低电平信号输入端VSS连接。

第五薄膜晶体管M5的源极通过上拉节点PU，可分别与上拉单元12、栅极信号输出端OUTPUT连接，第五薄膜晶体管M5的栅极可与第三时钟信号输入端CLK3连接，第五薄膜晶体管的漏极可与直流低电平信号输入端VSS连接。

而同样在如附图3所示的优选实施例中，第二下拉单元132（附图3中未示出）具体可以包括：

第六薄膜晶体管M6和第七薄膜晶体管M7。其中：

第六薄膜晶体M6的源极可分别与上拉单元12、栅极信号输出端INPUT连接，第六薄膜晶体管M6的栅极可与第四时钟信号输入端CLK4连接，第六薄膜晶体管M6的漏极可与直流低电平信号输入端VSS连接；

第七薄膜晶体管M7的源极通过上拉节点PU，可分别与充电单元11、上拉单元12连接，第七薄膜晶体管M7的栅极可与第四时钟信号输入端CLK4连接，第七薄膜晶体管M7的漏极可与直流低电平信号输入端连接。

本发明实施例所提供的移位寄存器的工作时序图具体可如附图6所示。其中，STV为起始信号，用于第一级的移位寄存器的栅极输入信号，而其他移位寄存器则由上一级的移位寄存器输出端OUTPUT输出的栅极信号作为栅极（INPUT）输入信号。

那么，基于如附图6所示的时序图，本发明实施例所提供的移位寄存器的具体工作过程可如下所示：

在充电阶段（即附图6中的A阶段），INPUT输入STV，CLK1输入高电平（即输入时钟信号），CLK2、3、4输入低电平，此时，M1和M2处于导通状态，而其他薄膜晶体管（M3、4、5、6、7）处于截止状态即关闭状态，充电单元11控制上拉节点PU电位为高电平，充电单元11开始为C1充电；

在输出阶段（即附图6中的B阶段），INPUT输入结束，CLK1、3、4输入低电平，CLK2输入高电平，从而使M3处于导通状态（其他薄膜晶体管处于截止状态），CLK2输入的时钟信号通过M3的耦合作用，使上拉节点PU的电位再次被拉高，即上拉单元12控制上拉节点PU的电位为高电平，即上拉单元12控制CLK2输入的时钟信号输出至栅极信号输出端OUTPUT，栅极信号输出端OUTPUT输出高电平即输出栅极信号；

在复位阶段（即附图6中的C阶段，此时栅极信号输出端OUTPUT正常输出完毕），CLK1、2、4输入低电平，CLK3输入高电平，从而M4、5处于导通状态，从而使得上拉节点PU以及栅极信号输出端OUTPUT处于放电状态，即下拉单元13（具体可由第一下拉单元131）控制上拉节点PU以及栅极信号输出端OUTPUT的电位为低电平，此时其他薄膜晶体管处于截止状态；

在复位维持阶段（即附图6中的D阶段），CLK1、2、3输入低电平，CLK4输入高电平，从而使M6、7处于导通状态（其他薄膜晶体管处于截止状态），从而继续使得上拉节点PU以及栅极信号输出端OUTPUT处于低电平，即下拉单元13（具体可由第二下拉单元132）在复位维持阶段持续控制上拉节点PU以及栅极信号输出端OUTPUT的电位为低电平。

由于本发明实施例中，在复位阶段以及复位持续阶段，通过CLK3和CLK4分别输入高电平，从而使M4、5和M6、7交错打开（即处于导通状态），因此，在两个阶段使上拉节点PU以及栅极信号输出端OUTPUT持续处于低电平，从而可起到去除噪声（Noise）的效果。

本发明实施例所提供的如附图3所示结构的移位寄存器，具有占用面积小的特点，有利于窄边框的设计。

在本发明实施例的另一具体实施例中，本发明实施例提供移位寄存器还可以如附图7所示。

那么可见，在附图7所示的实施例中，本发明实施例所提供的移位寄存器具体还可以包括直流高电平信号输入端VDD。

而在附图7所示的移位寄存器中，充电单元11与上拉单元12的电路结构，与上述本发明实施例所提供的移位寄存器基本相同，但下拉单元13存在电路结构的变化。

在附图7所示的实施例中，下拉单元13中所包括的第一下拉单元131（图中未示出）具体可以包括：

第四薄膜晶体管M4、第五薄膜晶体管M5、第八薄膜晶体管M8以及第十薄膜晶体管M10。其中：

第四薄膜晶体管M4的源极通过上拉节点PU，可分别与充电单元11、上拉单元13以及第十薄膜晶体管M10的栅极连接，第四薄膜晶体管M4的栅极可分别与第八薄膜晶体管M8的漏极、第十薄膜晶体管M10的源极连接，第四薄膜晶体管M4的漏极可与直流低电平信号输入端VSS连接；

第五薄膜晶体管M5的源极可分别与上拉单元12、栅极信号输出端OUTPUT连接，第五薄膜晶体管M5的栅极可分别与第八薄膜晶体管的漏极M8、第十薄膜晶体管M10的源极连接，第五薄膜晶体管M5的漏极可与直流低电平信号输入端VSS连接；

第八薄膜晶体管M8的源极可与直流高电平信号输入端VDD连接，第八薄膜晶体管M8的栅极可与第三时钟信号输入端CLK3连接，第八薄膜晶体管M8的漏极可分别与第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极以及第十薄膜晶体管M10的源极连接；

第十薄膜晶体管M10源极和栅极的连接上述已经说明，这里不再赘述，而M10的漏极与直流低电平信号输入端VSS连接。

在附图7所示的实施例中，下拉单元13中所包括的第二下拉单元132（图中未示出）具体可以包括：

第六薄膜晶体管M6、第七薄膜晶体管M7、第九薄膜晶体管M9以及第十一薄膜晶体管M10。其中：

第六薄膜晶体管M6的源极可分别与上拉单元12、栅极信号输出端OUTPUT连接，第六薄膜晶体管M6的栅极可分别与第九薄膜晶体管M9的漏极、第十一薄膜晶体管M10的源极连接，第六薄膜晶体管M6的漏极可与直流低电平信号输入端VSS连接；

第七薄膜晶体管M7的源极通过上拉节点PU，可分别与充电单元11、上拉单元12以及第十一薄膜晶体管M11的栅极连接，第七薄膜晶体管M7的栅极可分别与第九薄膜晶体管M9的漏极、第十一薄膜晶体管M11的源极连接，第七薄膜晶体管M7的漏极可与直流低电平信号输入端VSS连接；

第九薄膜晶体管M9的源极可与直流高电平信号输入端VDD连接，第九薄膜晶体管M9的栅极可与第四时钟信号输入端CLK4连接，第九薄膜晶体管M9的漏极可分别与第六薄膜晶体管M6的栅极、第七薄膜晶体管M7的栅极以及第十一薄膜晶体管M11的源极连接；

第十一薄膜晶体管M11源极和栅极的连接关系已经在上述陈述中说明，这里不再赘述，而M11的漏极可与直流低电平信号输入端VSS连接。

本发明实施例提供的如附图7所示的移位寄存器同样可以按照如附图6所示的时序图进行工作，具体过程可入下所示：

在充电阶段，INPUT输入STV，CLK1输入高电平，CLK2、3、4输入低电平，此时，M1、M2、M10、M11处于导通状态，而其他薄膜晶体管（M3-9）处于截止状态，充电单元11控制上拉节点PU电位为高电平，充电单元11开始为C1充电，而由于M10、M11处于导通状态，因此，第一下拉节点PD1以及第二下拉节点PD2处于低电平；

在输出阶段，INPUT输入结束，CLK1、3、4输入低电平，CLK2输入高电平，从而使M3、M10、M11处于导通状态，CLK2输入的时钟信号通过M3的耦合作用，使上拉节点PU的电位再次被拉高，即上拉单元12控制上拉节点PU的电位为高电平，并且，CLK2输入的时钟信号输出至栅极信号输出端OUTPUT，栅极信号输出端OUTPUT输出高电平，而由于M10、M11处于导通状态，因此，第一下拉节点PD1以及第二下拉节点PD2处于低电平；

在复位阶段，CLK1、2、4输入低电平，CLK3输入高电平，从而M8、M4、M5处于导通状态，从而使得上拉节点PU以及栅极信号输出端OUTPUT处于放电状态，即下拉单元13（具体可由第一下拉单元131）控制上拉节点PU以及栅极信号输出端OUTPUT的电位为低电平，此时其他薄膜晶体管处于截止状态；

在复位维持阶段，CLK1、2、3输入低电平，CLK4输入高电平，从而使M9、M6、M7处于导通状态（其他薄膜晶体管处于截止状态），从而继续使得上拉节点PU以及栅极信号输出端OUTPUT处于低电平，即下拉单元13（具体可由第二下拉单元132）在复位维持阶段持续控制上拉节点PU以及栅极信号输出端OUTPUT的电位为低电平。

在附图7所示的实施例中，由于同样是在复位阶段以及复位持续阶段，通过CLK3和CLK4分别输入高电平，从而使M8、M4、M5和M9、M6、M7交错打开，因此，在两个阶段使上拉节点PU以及栅极信号输出端OUTPUT持续处于低电平，从而同样可起到去除噪声的效果。

本发明实施例还提供了一种驱动移位寄存器的驱动方法，该方法具体看应用于上述本发明实施例提供的移位寄存器中，如附图8所示，该方法具体可以包括：

步骤81，在充电阶段，栅极信号输入端输入栅极信号，第一时钟信号输入端输入高电平，第二、第三、第四时钟信号输入端输入低电平，充电单元控制上拉节点电位为高电平并开始充电；

步骤82，在输出阶段，栅极信号输入端输入结束，第一、三、四时钟信号输入端输入低电平，第二时钟信号输入端输入高电平，上拉单元将第二时钟信号输入端输入的高电平信号输出至栅极信号输出端；

步骤83，在复位阶段，第一、二、四时钟信号输入端输入低电平，第三时钟信号输入高电平，下拉单元控制上拉节点以及栅极信号输出端的电位为低电平；

步骤84，在复位维持阶段，第一、二、三时钟信号输入端输入低电平，第四时钟信号输入高电平，下拉单元持续控制上拉节点以及栅极信号输出端的电位为低电平。

本发明实施例还提供了一种栅极驱动装置，包括制作在液晶显示器玻璃基板上的多级如附图1、2或4等本发明实施例提供的移位寄存器；

除最后一级移位寄存器外，其余每一级移位寄存器的栅极信号输出端均与下一级移位寄存器的栅极信号输入端连接。

本发明实施例所提供的栅极驱动装置，具体可设置为单边驱动和双边驱动两种结构。

其中，单边驱动的结构示意图可如附图9所示，其时序图可如附图10所示。

而双边驱动的结构示意图可如附图11所示，其时序图可如附图12所示。

这里需要说明的是，附图10所示的H1=1/F/L，其中F表示画面刷新频率；L表示行数，如对于480*800的分辨率屏，L表示800，但是显示画面时，存在一个格式问题，所以，在实际计算时，L值比800要稍微大一些。而附图12中出现的2H1表示两倍的H1，而填充部分表示有效时间。另外，附图12中STVL表示双边驱动结构中左侧部分的栅极输入信号，STVR表示双边驱动结构中右侧部分的栅极输入信号。

上述本发明实施例所列举的单边驱动以及双边驱动，可同样适用于本发明实施例提供的如附图1、2或4等本发明实施例提供的移位寄存器。

本发明实施例还提供了一种显示装置，其具体可以包括上述本发明实施例提供的栅极驱动装置。

该显示装置具体可以为液晶面板、液晶电视、液晶显示器、OLED面板、OLED显示器、等离子显示器或电子纸等显示装置。

本发明所述的移位寄存器、栅极驱动装置与显示装置特别适合LTPS（低温多晶硅技术）制程下的GOA电路需求，也可适用于非晶硅工艺下的GOA电路。

通过以上描述可以看出，本发明提供的移位寄存器及其驱动方法、栅极驱动装置与显示装置，通过在移位寄存器中设置充电单元、上拉单元、下拉单元、栅极信号输入端、直流低电平信号输入端、栅极信号输出端，以及第一、二、三、四时钟信号输入端，从而可简化栅极驱动结构，并可降低栅极驱动的功耗。

以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种移位寄存器，其特征在于，包括一充电单元、上拉单元、下拉单元、栅极信号输入端、直流低电平信号输入端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第四时钟信号输入端以及栅极信号输出端；其中：

所述充电单元，分别与栅极信号输入端、第一时钟信号输入端、上拉单元、下拉单元连接，用于在充电阶段控制上拉节点电位为高电平；

所述上拉单元，分别与充电单元、下拉单元、第二时钟信号输入端、栅极信号输出端连接，用于在输出阶段将第二时钟信号输入端输入的高电平信号输出至栅极信号输出端；

所述下拉单元，分别与充电单元、上拉单元、直流低电平信号输入端、第三时钟信号输入端、第四时钟信号输入端连接，用于在复位阶段以及复位维持阶段控制上拉节点以及栅极信号输出端的电位为低电平。

2.如权利要求1所述的移位寄存器，其特征在于，所述充电单元包括：

第一薄膜晶体管，所述第一薄膜晶体管的源极与栅极信号输入端连接，所示第一薄膜晶体管的栅极与第一时钟信号端连接，所述第一薄膜晶体管的漏极通过上拉节点，分别与上拉单元和下拉单元连接。

3.如权利要求1所述的移位寄存器，其特征在于，所述充电单元包括：

第一薄膜晶体管以及第二薄膜晶体管，其中：

所述第一薄膜晶体管的源极与栅极信号输入端连接，所述第一薄膜晶体管的栅极与第一时钟信号输入端连接，所述第一薄膜晶体管的漏极通过上拉节点，分别与上拉单元和下拉单元连接；

所述第二薄膜晶体管的源极和栅极，与栅极信号输入端连接，所述第二薄膜晶体管的漏极通过上拉节点，分别与上拉单元和下拉单元连接。

4.如权利要求1所述的移位寄存器，其特征在于，所述上拉单元包括：

第三薄膜晶体管；所述第三薄膜晶体管的源极与第二时钟信号输入端连接，所述第三薄膜晶体管的栅极通过上拉节点，分别与充电单元以及下拉单元连接，所述第三薄膜晶体管的漏极分别与栅极信号输出端以及下拉单元连接。

5.如权利要求4所述的移位寄存器，其特征在于，所述上拉单元还包括：

存储电容，所述存储电容的第一端通过上拉节点，分别与所述第三薄膜晶体管的栅极、上拉单元以及下拉单元连接，所述存储电容的第二端分别与第三薄膜晶体管的漏极、栅极信号输出端以及下拉单元连接。

6.如权利要求1所述的移位寄存器，其特征在于，所述下拉单元包括：

第一下拉单元和第二下拉单元；其中，

所述第一下拉单元分别与所述第三时钟信号输入端、直流低电平信号输入端连接，用于在复位阶段控制上拉节点以及栅极信号输出端的电位为低电平；

所述第二下拉单元分别与所述第四时钟信号输入端、直流低电平信号输入端连接，用于在复位维持阶段控制上拉节点以及栅极信号输出端的电位为低电平。

7.如权利要求6所述的移位寄存器，其特征在于，所述第一下拉单元包括：

第四薄膜晶体管、第五薄膜晶体管；

所述第四薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元连接，第四薄膜晶体管的栅极与第三时钟信号输入端连接，第四薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第五薄膜晶体管的源极通过上拉节点，分别与上拉单元、栅极信号输出端连接，第五薄膜晶体管的栅极与第三时钟信号输入端连接，第五薄膜晶体管的漏极与直流低电平信号输入端连接。

8.如权利要求6所述的移位寄存器，其特征在于，所述第二下拉单元包括：

第六薄膜晶体管、第七薄膜晶体管；

所述第六薄膜晶体管的源极分别与上拉单元、栅极信号输出端连接，第六薄膜晶体管的栅极与第四时钟信号输入端连接，第六薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第七薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元连接，第七薄膜晶体管的栅极与第四时钟信号输入端连接，第七薄膜晶体管的漏极与直流低电平信号输入端连接。

9.如权利要求6所述的移位寄存器，其特征在于，所述移位寄存器还包括直流高电平信号输入端。

10.如权利要求9所述的移位寄存器，其特征在于，所述第一下拉单元包括：

第四薄膜晶体管、第五薄膜晶体管、第八薄膜晶体管以及第十薄膜晶体管；

所述第四薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元以及第十薄膜晶体管的栅极连接，第四薄膜晶体管的栅极分别与第八薄膜晶体管的漏极、第十薄膜晶体管的源极连接，第四薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第五薄膜晶体管的源极分别与上拉单元、栅极信号输出端连接，第五薄膜晶体管的栅极分别与第八薄膜晶体管的漏极、第十薄膜晶体管的源极连接，第五薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第八薄膜晶体管的源极与直流高电平信号输入端连接，第八薄膜晶体管的栅极与第三时钟信号输入端连接，第八薄膜晶体管的漏极分别与第四薄膜晶体管的栅极、第五薄膜晶体管的栅极以及第十薄膜晶体管的源极连接；

所述第十薄膜晶体管的漏极与直流低电平信号输入端连接。

11.如权利要求9所述的移位寄存器，其特征在于，所述第二下拉单元包括：

第六薄膜晶体管、第七薄膜晶体管、第九薄膜晶体管以及第十一薄膜晶体管；

所述第六薄膜晶体管的源极分别与上拉单元、栅极信号输出端连接，第六薄膜晶体管的栅极分别与第九薄膜晶体管的漏极、第十一薄膜晶体管的源极连接，第六薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第七薄膜晶体管的源极通过上拉节点，分别与充电单元、上拉单元以及第十一薄膜晶体管的栅极连接，第七薄膜晶体管的栅极分别与第九薄膜晶体管的漏极、第十一薄膜晶体管的源极连接，第七薄膜晶体管的漏极与直流低电平信号输入端连接；

所述第九薄膜晶体管的源极与直流高电平信号输入端连接，第九薄膜晶体管的栅极与第四时钟信号输入端连接，第九薄膜晶体管的漏极分别与第六薄膜晶体管的栅极、第七薄膜晶体管的栅极以及第十一薄膜晶体管的源极连接；

所述第十一薄膜晶体管的漏极与直流低电平信号输入端连接。

12.一种驱动移位寄存器的驱动方法，其特征在于，包括：

在充电阶段，栅极信号输入端输入栅极信号，第一时钟信号输入端输入高电平，第二、第三、第四时钟信号输入端输入低电平，充电单元控制上拉节点电位为高电平并开始充电；

在输出阶段，栅极信号输入端输入结束，第一、三、四时钟信号输入端输入低电平，第二时钟信号输入端输入高电平，上拉单元将第二时钟信号输入端输入的高电平信号输出至栅极信号输出端；

在复位阶段，第一、二、四时钟信号输入端输入低电平，第三时钟信号输入高电平，下拉单元控制上拉节点以及栅极信号输出端的电位为低电平；

在复位维持阶段，第一、二、三时钟信号输入端输入低电平，第四时钟信号输入高电平，下拉单元持续控制上拉节点以及栅极信号输出端的电位为低电平。

13.一种栅极驱动装置，其特征在于，包括多级如权利要求1至11中任一权利要求所述的移位寄存器；

除最后一级移位寄存器外，其余每一级移位寄存器的栅极信号输出端均与下一级移位寄存器的栅极信号输入端连接。

14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动装置。

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