JP2012212940A - 光電変換装置および光電変換装置を用いた撮像システム - Google Patents

Abstract

【課題】 感度が向上し、ＳＮ比の高い画像を得ることが可能となる。
【解決手段】 光電変換装置は、入射光を電荷に変換する光電変換素子と、その電荷をフローティングノードに転送するための転送用ＭＯＳトランジスタと、電荷に基づく信号を増幅して出力するための増幅用ＭＯＳトランジスタと、を複数有する。その増幅された信号は出力信号線に出力される。このような光電変換装置において、少なくとも２つのフローティングノードが電気的に接続され、その接続は、増幅用ＭＯＳトランジスタのゲート電極と同じ材料からなる配線によって行われる。
【選択図】 図１

Description

本発明は、光電変換装置および光電変換装置を用いた撮像システムに関する。

近年の光電変換装置の進歩により、より高画質で安価なデジタルカメラが普及している。特に、画素内に能動素子を持ち、周辺回路をオンチップ化できるＭＯＳ型光電変換装置の性能向上はめざましく、一部ＣＣＤセンサを置き換えてきている。ＭＯＳ型光電変換装置では光を電荷に変換するフォトダイオード（以下、光電変換素子と記載する）が、例えば２次元に配列されて構成される。各光電変換素子から読み出し回路へ電荷が出力される。まず、光電変換素子から電荷はフローティングノード（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ部とも呼ばれる。以下、ＦＤ部と記載する）に転送され、保持される。その電荷に基づく信号が、増幅用ＭＯＳトランジスタのゲート電極に入力され、ソースフォロワ動作によって増幅されて出力信号線に出力される。

近年の光電変換装置の多画素化、小型化にともない、光電変換素子を含む画素のサイズの縮小が求められている。その１つの手段として、複数の光電変換素子ごとに読み出し回路を共有化する方法がある。特許文献１には、１つのＦＤ部に複数の光電変換素子から電荷を読み出して、複数の光電変換素子ごとにＦＤ部以降の読み出し回路を共有化する方法の記載がある。また、複数のＦＤ部を配線層によって接続して、複数の光電変換素子ごとに増幅用ＭＯＳトランジスタ以降の読み出し回路を共有化する方法の記載がある。

特開２０００−２３２２１６号公報

しかし、ＦＤ部以降の読み出し回路を共有化する方法では、光電変換素子の配置が非対称となる場合が生じてしまう。さらに、１つのＦＤ部が大きく形成されるため、ＦＤ部の容量が大きくなってしまう。また、複数のＦＤ部を接続する場合においても、ＦＤ部の接続に用いる金属配線層とその接続を取るためのコンタクトやスルーホール等とその他の配線との寄生容量が発生する。この寄生容量によってＦＤ部の容量が増大してしまう。

ＦＤ部の容量が大きくなると、光電変換素子から転送された電荷を出力信号線へ出力する際のゲインが小さくなってしまう。このゲインが小さくなる現象は、光電変換装置の感度を低下させ、信号のＳＮ比を低下させてしまう。

したがって、本発明は複数のＦＤ部を接続した場合において、感度が向上し、ＳＮ比が向上した画像信号を得ることが可能な光電変換装置を提供することを目的とする。

本発明の光電変換装置は、入射光を電荷に変換する光電変換素子と、前記電荷をフローティングノードに転送するための転送用ＭＯＳトランジスタと、前記電荷に基づく信号を増幅して出力するための増幅用ＭＯＳトランジスタと、を複数有し、前記増幅された信号が出力される出力信号線と、を有する光電変換装置において、少なくとも２つの前記フローティングノードが電気的に接続され、前記電気的な接続は、前記増幅用ＭＯＳトランジスタのゲート電極と同一配線層に含まれる配線で行われること特徴とする。

本発明によれば、光電変換装置の感度が向上し、ＳＮ比の高い画像を得ることが可能となる。

（Ａ）第１の実施形態の説明図、（Ｂ）Ａ−Ａ’線の断面図 （Ａ）比較のための説明図、（Ｂ）Ｂ−Ｂ’線の断面図 （Ａ）画素回路の説明図、（Ｂ）駆動タイミング図 第２の実施形態の説明図 第３の実施形態の説明図 第４の実施形態の説明図 （Ａ）第５の実施形態の説明図、（Ｂ）Ａ−Ａ’線の断面図 第５の実施形態の応用例 撮像システムを示すブロック図

本発明による光電変換装置は、光電変換素子からフローティングノードへ電荷を転送する転送用ＭＯＳトランジスタと、ＦＤ部から、その電荷に基づく信号を出力するための増幅用ＭＯＳトランジスタとを有する。そして、少なくとも２つのＦＤ部を増幅用ＭＯＳトランジスタのゲート電極と同じ層からなる配線で接続するものである。

本発明によればＦＤ部の容量の増加を少なくすることができる。具体的には、配線層とその接続を取るためのコンタクトやスルーホール等とその他の配線との寄生容量を生じることなく、ＦＤ部を接続することが可能となり、寄生容量の増加を少なくすることが可能となる。また、金属配線層よりも光電変換素子側の配線を用いることによって、入射光の妨げにならず、開口を大きくすることができる。よって、センサの感度を向上させることによりＳＮ比の高い画像を得る事が可能となる。

具体的な実施形態を例にあげ、詳細に説明する。

（第１の実施形態）
第１の実施形態の説明図を図１および図２に示す。まず、図３（Ａ）は、本実施形態の光電変換装置の回路図を模式的に示したものであり、図３（Ｂ）にその駆動パルスの一例を示す。図１（Ａ）は、図３（Ａ）にて点線で囲われた回路部分のレイアウトを模式的に示したものであり、図１（Ｂ）は、図１（Ａ）のＡ−Ａ’線の断面模式図を示している。

まず、図３（Ａ）を用いて光電変換装置の構造を説明する。図３（Ａ）の３０１、３０２は光電変換素子であり、それぞれ転送用ＭＯＳトランジスタ３０３、３０４を介してＦＤ部３０５に接続されている。ＦＤ部３０５の電位はリセット用ＭＯＳトランジスタ３０６を介して接続された電源線３０９を用いて所望の電位にリセットされる。ＦＤ部３０５の電位は増幅用ＭＯＳトランジスタ３０８のゲート電極に入力される。増幅用ＭＯＳトランジスタ３０８と定電流源３１０により構成されるソースフォロワ回路によって、ＦＤ部３０５の電位に対応した信号が出力信号線３０７を介して出力される。信号はサンプルホールド回路（Ｓ／Ｈ回路、不図示）に保持され、その後、ＣＤＳ等の任意の処理がなされる。点線で囲んだ部分は回路の繰り返し単位であり、２次元に同様の構成が繰り返されている。本実施形態の光電変換装置においては、２つの光電変換素子でＦＤ部以降の回路を共有している。本実施形態においては、画素は光電変換素子１つを含む単位とし、点線で囲んだ部分は２画素とし、それら画素が行列方向に配されている場合を考える。

このような構造の光電変換装置の駆動タイミングを、図３（Ｂ）を用いて説明する。３１１は読み出しを行う行（以下、選択行）のリセット用ＭＯＳトランジスタのゲート電極に入力するパルス、３１２は読み出しを行わない行（以下、非選択行）のリセット用ＭＯＳトランジスタのゲート電極に入力するパルスを示している。３１３は電源線３０９をパルス動作させるタイミングを示している。３１４は光電変換素子３０１から電荷を転送するための転送用ＭＯＳトランジスタのゲート電極に入力するパルスＴｘ１を示している。

また、３１５は光電変換素子３０２から電荷を転送するための転送用ＭＯＳトランジスタのゲート電極に入力するパルスＴｘ２を示している。３１６はＦＤ部の電位をリセット電位に設定した際に出力されるリセットノイズ（Ｎ信号）のサンプルホールドタイミング、３１７は光によって生じた電荷に対応した信号（Ｓ信号）のサンプルホールドタイミングを示している。まず、選択行のＦＤ部は高い電位にリセットされ、非選択行のＦＤ部は低い電位にリセットされる。これにより非選択行の増幅ＭＯＳトランジスタには電流が流れなくなり、選択行のＦＤの電位に依存した電位が出力信号線に出力される。この時の出力をＮ信号としてサンプルホールドする。次にＴｘ１をオンすることにより最初の光電変換素子３０１の光によって生じた電荷をＦＤ部に転送し、その際の出力をＳ信号としてサンプルホールドする。このＳ信号には、先のＮ信号が重畳されているため、先に読み出したＮ信号との差分をとると、光によって生じた信号を得ることが可能となる。さらに、Ｔｘ２についても同様に駆動することにより、ノイズを除去した、もう一方の光電変換素子３０２の光によって生じた電荷に基づく信号を得ることができる。

この構造の光電変換装置の光電変換素子３０１および３０２を含む点線で囲んだ部分のレイアウトについて図１を用いて説明する。この図１の符号１０１〜１１０はそれぞれ図３（Ａ）の符号３０１〜３１０と対応させている。

図１（Ａ）は、基板上のレイアウトを示している。１０１および１０２は光電変換素子、１０３および１０４は転送用ＭＯＳトランジスタのゲート電極、１０５ａ１および１０５ａ２はＦＤ部である。１０５ｆは２つのＦＤ部１０５ａ１および１０５ａ２を接続する配線である。ＦＤ部の光電変換素子１０１および１０２やＦＤ部１０５ａ１および１０５ａ２等の図面のハッチングは基板内の活性領域を示している。１０５ｂ１および１０５ｂ２で示す黒い部分は、ＦＤ部の基板（活性領域部分）と配線１０５ｆとを接続するコンタクトである。以後、コンタクトは黒にて示す。１０６は増幅用ＭＯＳトランジスタのゲート電極を示している。１０６はリセット用ＭＯＳトランジスタのゲート電極であり、配線Ｒｅｓから駆動パルスが入力される。Ｔｘ１およびＴｘ２は、それぞれ転送用ＭＯＳトランジスタのゲート電極１０３および１０４に駆動パルスを与えるための配線である。１０７は出力信号線であり、１０９は電源線である。１０７および１０９との接続をとるビアの位置を、コンタクトとは異なるハッチングの四角にて示している。その他のゲート電極と配線や基板とのコンタクトおよびビアについては省略している。

図１（Ｂ）では、図１（Ａ）の同一の構成には図１（Ａ）の符号と同一のものを付している。ＦＤ部１０５ａ１上に配線１０５ｆへ接続するためのコンタクト１０５ｂ１が形成されている。そして、１１３はコンタクトであり、１１０は基板に形成される素子分離領域であり、活性領域を分離する。１１２は平坦化層である。

本実施形態において、ゲート電極１０３および１０４は、ポリシリコンなどのＭＯＳトランジスタのゲート電極材料によって形成される。複数ある配線層のうち、もっとも基板に近い高さにある。配線１０５ｆは、例えばポリシリコンなどのＭＯＳトランジスタのゲート電極材料によって形成される。これにより、ゲート電極１０３および１０４と同一の高さに形成することが可能である。言い換えると、配線１０５ｆをゲート電極と同一層に形成することが可能ということである。以後、配線Ｔｘと同一の高さに配されるパターンを第１の配線層とし、配線１０７と同一の高さに配されるパターンを第２の配線層と称する。第１および第２の配線層は、半導体の配線として用いられるアルミや銅等によって形成される。図面上、配線について、同一のハッチングにて記している場合には、同一層（同一高さ、つまり同一配線層）であることを示している。

また、本実施形態に限らず、材料基板である半導体基板を「基板」と表現するが、以下のような材料基板が処理された場合も含む。例えば、１又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。具体的には、シリコン半導体基板である。さらに、「半導体基板表面」は、画素および素子が形成された側の半導体基板の主表面を表す。画素は、光電変換素子を含む構成である。その「表面」は、半導体基板上に窒化物や酸化物などによって形成される層間膜や反射防止膜などと、半導体基板との界面を示す。その半導体基板表面を基準に半導体基板内部への距離を基板深さとし、その方向を下方向とする。そして、その反対を上方向とし、上方向への距離を高さとする。入射光側とは、光が基板に向かって入射してくる側であり、基板の上側である。

ここで、比較のため、図３（Ａ）の等価回路図に相当する別の平面レイアウトを図２（Ａ）にしめす。図２（Ｂ）は、図２（Ａ）中のＢ−Ｂ’における断面図である。図２において、図１と同様の機能を有するものは同様の符号を付し詳細な説明は省略する。ＦＤ部２０５ａ１および２０５ａ２は、複数の層によって接続されている。これを、図２Ｂでは、２０５ａ〜ｅで示した。ＦＤ部２０５ａ１および２０５ａ２は、１０５と同様に不純物注入された活性領域である。コンタクト２０５ｂを介して第１の配線層２０５ｃに接続される。第１の配線層２０５ｃはビアホール２０５ｄを介して第２の配線層２０５ｄに接続される。ここで、第１の配線層および第２の配線層の下には、平坦化膜が形成されている。平坦化膜としてはＳｉＯ等の材料を用いることができる。

図２のようなレイアウトでは、配線Ｔｘ１およびＴｘ２を第１の配線層を用いて配線している。そのため、ＦＤ部１０５は配線Ｔｘ１およびＴｘ２を避けてレイアウトするために、Ｔｘ１，Ｔｘ２と異なる配線層である第２の配線層１０５ｅを用いる必要が生じてしまう。

しかし、図１に示した本実施形態においては、配線１０５ｆが、第１の配線層や第２の配線層に形成されることなく、ゲート電極と同じ層に形成されている。よって、図２（Ｂ）に示すコンタクト１０５ｂ、第１の配線層１０５ｃ、ビアホール１０５ｄなどの接続が不要である。つまり、周囲の配線との容量結合を少なくすることが可能である。これにより、光電変換素子１０１および１０２から転送された光電荷をＦＤ部にて電荷から電圧に変換する際の変換効率を向上させることができる。その結果として、光電変換装置の感度を高くでき、信号のＳＮ比を向上することができる。

また、コンタクト１０５ｂは、図２（Ｂ）のコンタクト２０５ｂと比べると高さが低く、第１の配線層には達しない高さになっている。この構造を形成するプロセスとしては、平坦化膜を形成後、コンタクト１０５ｂおよびコンタクト１１０のホールを形成する。そして、タングステン等の材料を埋め込んだ後、平坦化膜１１２を形成する。さらにコンタクト１１０に相当する部分にホールを形成し、タングステン等の材料を埋め込むことで形成が可能である。なお、１１２は第２の配線層の下に形成した平坦化膜である。平坦化膜等は、ＳｉＯ等の材料を用いることが可能であり、全平坦化膜において同一の材料で形成することも可能である。

また、複数のＦＤ部同士を接続する場合において、本実施形態に示したように、配線層１０５ｆを、平面的に出力信号線１０７と平行して配することが好ましい。配線１０５ｆと出力信号線１０７は高さが異なる層に配されているため、容量カップリングを減少させることが可能となる。また、配線１０５ｆを出力信号線１０７等の配線層と上下方向に重ならないように配することで、より容量カップリングを減少させることが可能となる。

さらに、増幅用ＭＯＳトランジスタ１０８は２つのＦＤ部の活性層１０５ａ１と１０５ａ２との間に配することが好ましい。それは、配線１０５ｆは、実質的に最短距離でＦＤ部同士を接続した上で、増幅用ＭＯＳトランジスタ１０８のゲートに接続することが可能となるためである。これにより、ＦＤ部の寄生容量を増加することなく、複数の光電変換素子間でＦＤ部を共有化することが可能である。例えば、２つの光電変換素子間でＦＤ部を共有化する場合、配線１０５ｆの長さは、概ね光電変換素子間の距離である１画素ピッチの長さと同等となる。増幅用ＭＯＳトランジスタ１０８のゲートへの接続を含めても、配線１０５ｆは１画素ピッチの２倍より短い長さでの接続が可能である。

以上、本実施形態によれば、複数の光電変換素子のＦＤ部同士を接続し、画素サイズを縮小しても光電変換素子の面積を大きくすることが可能である。よって、光電変換素子そのものの感度、飽和を大きくすることができる。さらに、ＦＤ部の接続による容量の増大を抑制することが可能となり、光電変換装置のＳＮ比を向上することができる。

（第２の実施形態）
本実施形態ではＦＤ部の活性層と配線４０５ｆとの接続方法について、第１の実施形態とは別の形態について示すものである。同一の構成については、同一の符号を付し詳細な説明を省略する。図４は、第１の実施形態の図１（Ａ）に対応する断面図である。本実施形態では、コンタクト４０５ｂによってＦＤ部の活性層４０５ａと配線４０５ｆとを接続する。コンタクト４０５ｂは、配線４０５ｆのポリシリコンを直接、活性層４０５ａに接触させることで接続している。このようなコンタクトをシェアードコンタクトと称する。
このような構成のコンタクトによって、コンタクトと周囲の配線の容量結合が発生することを抑制することができる。また、図１（Ｂ）における平坦化層１１２が不要となるため、配線部分の高さを更に低くすることが可能となり、コンタクト４１３を形成する工程も容易となる。

本実施形態のコンタクト４０５ｂを含む光電変換装置のプロセスには、ＦＤ部４０５ａの活性領域を形成するための不純物注入工程がある。この工程を、ＭＯＳトランジスタのソースおよびドレインと同じ不純物注入工程で行うと、配線４０５ｆの直下には不純物が注入されない場合があるため、ポリシリコンからの不純物の熱拡散等を行って製造するとよい。コンタクト４０５ｂと活性領域とをオーミック接合にできる。

以上、本実施形態によれば、第１の実施形態で得られた効果に加えて、さらにコンタクトと周囲の配線の容量結合が発生することを抑制することができる。また、配線部分の高さを低くすることをさらに行うことが可能となり、入射光量の向上が可能となる。

（第３の実施形態）
第３の実施形態の特徴的な部分は、４つの光電変換素子の各ＦＤ部を接続し、共有化していることである。つまりＦＤ部は各光電変換素子に独立に設けられ、これらを共通の増幅用ＭＯＳトランジスタに接続する構成となっている。図５に本実施形態の構造レイアウトを記す。４つの光電変換素子にてＦＤ部以降の回路の共有化を行った場合、光電変換素子を大きく設計できる利点がある。しかし、ＦＤ容量が増大してしまう。本実施形態の構成によれば、光電変換素子を大きく設計することが可能となり、且つ、ＦＤ容量の低減を図ることが可能となる。

図５において、５０１から５０４は光電変換素子、５０５から５０８は転送用ＭＯＳトランジスタのゲート電極、５０９から５１２はＦＤ部の活性領域を示している。５１３は、コンタクトを介してＦＤ部同士を接続する配線であり、５１５は増幅用ＭＯＳトランジスタのゲート電極である。配線５１３と増幅用ＭＯＳトランジスタのゲート電極５１５とは、同一の材料によって形成され、同一の層として配されている。増幅用ＭＯＳトランジスタとの接続のために新たな配線層やコンタクトを用いることなく接続が可能であり、ＦＤ部容量の増大を抑制することができる。本実施形態では、配線５１３はさらにリセットスイッチ５１６のソース５１４にもコンタクトを介して接続されている。また、Ｒｅｓ、Ｔｘ１からＴｘ４は、第１の実施形態と同様に第１の配線層で形成され、電源線５１７および出力信号線５１８は第２の配線層に形成される。

ＦＤ部および増幅用ＭＯＳトランジスタのゲート電極を接続する配線を直線的に接続することで、ＦＤ部容量の増大を最小限にすることが可能である。具体的には、４つの光電変換素子間でＦＤ部を共有化しているが、配線５１３の全長さは概ね３画素ピッチの長さと同等であり、増幅用ＭＯＳトランジスタ５１５のゲートへの接続を含めても画素ピッチの４倍よりも短い配線で接続が可能である。ＦＤ部同士を接続する偶数行の画素と、奇数行の画素とを、ＦＤ部同士が近接するようにミラー配置としている。近接したＦＤ部の組を接続し、該ＦＤ部の組を更に接続して４つのＦＤ部を接続している。このような構造によれば、各ＦＤ部を接続する配線の長さを短くすることが可能となり容量を低減させることが可能となる。

本実施形態においては、配線５１３の全長さはリセット用ＭＯＳトランジスタのソース５１４への接続を含めても概ね画素ピッチの４倍程度の長さになっている。さらに、光電変換素子間のＦＤ部の共有化を出力信号線に平行になされており、ＦＤ部を接続する配線５１３は出力信号線５１８等と同一方向の配線となる。また、配線５１３は出力信号線５１８等と別の層に形成されている。よって、第２の配線層５１８および５１７との容量結合をより低減することが可能となる。

（第４の実施形態）
第４の実施形態では、第３の実施形態の構成において、４つの光電変換素子がそれぞれ有したＦＤ部を複数の光電変換素子間で共有化している。具体的には、図６に示す構造である。第３の実施形態と同様の機能を有するものは同様の符号を付し、詳細な説明は省略する。

６０１から６０４は光電変換素子、６０５から５０８に示す転送用ＭＯＳトランジスタのゲート電極、６０９および６１１はＦＤ部の活性領域を示している。つまり、４つの光電変換素子に対してＦＤ部が２つとなっている。６１３はＦＤ部同士を接続する配線であり、６１５は増幅用ＭＯＳトランジスタのゲート電極である。配線６１３と増幅用ＭＯＳトランジスタのゲート電極６１５とは、同一の材料によって形成され、また、同一の配線層に形成されている。ＦＤ部同士を接続する偶数行の画素と、奇数行の画素とを、ＦＤ部同士が近接するようにミラー配置としている。近接したＦＤ部を共通の活性領域で形成している。そして２つの共通の活性領域同士を配線により接続している。

本実施形態においても、配線６１３をゲート電極６１５と同一の材料によって形成することによって、増幅用ＭＯＳトランジスタとの接続のために新たな配線層やコンタクトを用いることなく接続が可能であり、ＦＤ部容量の増大を抑制することができる。また、ＦＤ部から配線６１３へ接続するためのコンタクト６１９、６２０は第１の配線層および第２の配線層との位置関係を考慮することなくレイアウトが可能となり、設計の自由度を高めることが可能となる。それゆえに第１および第２の配線層を近接して配線することができ、光電変換素子の開口を広げることができ、光電変換装置の感度の向上が可能となる。

（第５の実施形態）
本実施形態においては、配線のレイアウト方法に関して説明する。本実施形態で特徴的な部分は、ダミー配線を配した点である。第１の実施形態の構成に、ダミー配線を配した例を、図７を用いて説明する。また、別のレイアウトの例として第３の実施形態にて示した図５にダミー配線を配したレイアウトを図８に示す。

図７は、図１とほぼ同一の図面である。配線１０５ｆの上方にダミー配線を配した点が異なる。同様に、図８は、図５とほぼ同一の図面にダミー配線を配したものである。図７において、ダミー配線を配することによって、光電変換素子１０１および１０２に対する配線の配置が類似の構成となる。これらダミー配線は、光電変換素子１０１および１０２への光の入射条件を同じに近づけるために配されている。ダミー配線としているが、遮光膜でもよい。

画素の微細化において、ＦＤ部からの読み出し回路を、複数の光電変換素子で共有化するレイアウトが有効である。しかしながら、光電変換素子１０１および１０２等の間で感度の特性の差が生じる場合がある。その一因として、光電変換素子１０１および１０２等の間での配線のレイアウトの違いがあげられる。そこで、ダミー配線を配することで、光電変換素子に対する配線レイアウトを同一に近づけることが可能となる。

しかしながら、図２（Ａ）のような構造においては、十分にダミー配線を配置することが困難である。しかし、第１の実施形態等に示した複数のＦＤ部同士の接続配線をＭＯＳトランジスタのゲート配線と同一の層に配するため、ダミー配線の配置の自由度が向上する。

このダミー配線は、光の入射開口を規定する場合に、最も効果を有する。また、「開口を規定する」とは、一般に配線や遮光膜、これに限られたものではなく所望のパターンを有しているものが、光の、光電変換素子へ入射する領域の外縁を決めることである。これは素子断面の光学シミュレーション等を行うことにより、どの配線等が開口を決めたパターンとなっているかがわかる。

本実施形態のように、他の実施形態に例示した構造に、ダミー配線を配することによって、ＦＤ部同士が接続される光電変換素子間での光の入射条件を同一に近づけることが可能となる。また、容易にダミー配線を配することができる。以上によって、ばらつきのない良好な画像信号を得ることが可能となる。

（撮像システム）
図９は、各実施形態にて説明した光電変換装置を、撮像システムの一例であるカムコーダへ適用した場合のブロック図である。他の撮像システムとしては、デジタルスチルカメラ等がある。以下、図９を元に詳細に説明する。

７０１は撮影レンズで焦点調節を行うためのフォーカスレンズ７０１Ａ、ズーム動作を行うズームレンズ７０１Ｂ、結像用のレンズ７０１Ｃ等の光学系を備えている。７０２は絞り及びシャッタ、７０３は撮像面に結像された被写体像を光電変換して電気的な光電変換信号に変換する光電変換装置である。７０４は光電変換装置７０３より出力された光電変換信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

７０５は、サンプルホールド回路７０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路７０５から出力されたクロマ信号Ｃは、色信号補正回路７２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。また、プロセス回路７０５から出力された輝度信号Ｙと、色信号補正回路７２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）７２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいはモニタ電子ビューファインダ（ＥＶＦ）等の電子ビューファインダへと供給される。

次いで、７０６はアイリス制御回路で有り、サンプルホールド回路７０４から供給される映像信号に基づいてアイリス駆動回路７０７を制御する。そしてし、映像信号のレベルが所定レベルの一定値となるように、絞り７０２の開口量を制御すべくｉｇメータ７０８を自動制御するものである。

７１３及び７１４は、サンプルホールド回路７０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出するバンドパスフィルタ（ＢＰＦ）である。それぞれ異なる帯域制限である第１のバンドパスフィルタ７１３（ＢＰＦ１）及び第２のバンドパスフィルタ７１４（ＢＰＦ２）から出力された信号は、ゲート回路７１５及びフォーカスゲート枠で、各々ゲートされる。ピーク検出回路７１６でピーク値が検出されてホールドされる。それと共に、論理制御回路７１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。

また、７１８はフォーカスレンズ１Ａの移動位置を検出するフォーカスエンコーダ、７１９はズームレンズ１Ｂの合焦を検出するズームエンコーダ、７２０は絞り７０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路７１７へと供給される。

その論理制御回路７１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い、焦点調節を行う。即ち、各々のバンドパスフィルタ７１３、７１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ７０１Ａを駆動する。そのために、フォーカス駆動回路７０９にフォーカスモーター７１０の回転方向、回転速度、回転もしくは停止等の制御信号を供給し、これを制御する。ズーム駆動回路７１１は、ズームが指示されると、ズームモーター７１２を回転させる。ズームモーター７１２が回転すると、ズームレンズ７０１Ｂが移動し、ズームが行われる。このような動作によって、カムコーダが駆動し、撮影し得られた光電変換装置からの出力信号を信号処理回路（不図示）にて処理して出力する。

このような撮像システムに、本発明の光電変換装置を用いることによって、ＳＮ比のよい画像が得られる撮像システムを提供することが可能となる。

以上、本発明の光電変換装置によれば、複数のＦＤ部を接続することによる容量の増加量を小さくし、ＳＮ比の向上した画像を得ることが可能となる。また、光電変換素子上の開口を広げることができ、感度の向上が可能となる。さらには、ダミー配線のレイアウトの自由度が高いため、複数の光電変換素子への光の入射条件をより均一に近づけることを可能となる。

また、本発明において、導電型等は各実施形態に限られるものではない。例えば、画素の構成は記載の構成に限られるものではない。

１０１、１０２ 光電変換素子
１０３、１０４ 転送用ＭＯＳトランジスタのゲート電極
１０５ａ ＦＤ部
１０５ｂ コンタクト
１０５ｆ ＦＤ部を接続する配線
１０７ 信号出力線
１０９ 電源線

Claims (7)

1. 入射光を電荷に変換する光電変換素子と、
   前記電荷をフローティングノードに転送するための転送用ＭＯＳトランジスタと、前記電荷に基づく信号を増幅して出力するための増幅用ＭＯＳトランジスタと、を複数有し、
   前記増幅された信号が出力される出力信号線と、を有する光電変換装置において、
   少なくとも２つの前記フローティングノードが電気的に接続され、
   前記電気的な接続は、前記増幅用ＭＯＳトランジスタのゲート電極と同一配線層に含まれる配線で行われること特徴とする光電変換装置。
2. 前記フローティングノードは、複数の前記光電変換素子から前記電荷が転送されることを特徴とする請求項１に記載の光電変換装置。
3. 前記電気的に接続されるフローティングノードは、前記出力信号線の方向に平行に配列した光電変換素子のフローティングノードであることを特徴とするとする請求項１または２に記載の光電変換装置。
4. 前記配線は、前記出力信号線に重ならないことを特徴とする請求項３に記載の光電変換装置。
5. 前記フローティングノードと前記配線との接続はシェアードコンタクトによることを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
6. 前記配線の前記入射光側に、前記入射光の開口を規定するダミー配線を有することを特徴とする請求項１から５のいずれか１項に記載の光電変換装置。
7. 請求項１から６のいずれか１項に記載の光電変換装置と、
   前記光電変換装置に結像するための光学系と、
   前記光電変換装置からの出力信号を処理する信号処理回路と、を有することを特徴とする撮像システム。

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