JP2012204530A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。
【選択図】図１
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。
【選択図】図１
Description
本発明の実施形態は、半導体装置の製造方法に関する。
ＬＳＩ（large scale integrated circuit：大規模集積回路）の集積度が増して、トランジスタのゲート電極の幅が微細化すると、ゲート電極及びソース・ドレインが平面的に配置されたトランジスタにおいては、チャネル長が短くなって、ソース・ドレイン間のリーク電流を抑制することが困難になってくる。
そこで、チャネル構造を立体的にすることが試みられている。チャネル構造を立体的にしたトランジスタとして、リセス構造のトランジスタ（Recessed Channel Transistor：ＲＣＡＴ）が挙げられる。
そこで、チャネル構造を立体的にすることが試みられている。チャネル構造を立体的にしたトランジスタとして、リセス構造のトランジスタ（Recessed Channel Transistor：ＲＣＡＴ）が挙げられる。
リセス構造のトランジスタにおいては、ゲート電極の一部が、半導体基板に形成された溝の内部に埋め込まれている。そして、溝の内壁に形成された絶縁膜がゲート絶縁膜となり、半導体基板の溝に沿った領域がチャネルを構成する。
このように、チャネル構造を立体的にすることによってチャネル長をリーク電流の抑制が可能な程度に長く確保しつつ、ゲート電極の幅を微細化することができる。
また、このような立体的な構造においては、ソース・ドレイン端が広がり、チャネルを流れる電流量を増加させることもできる。
このように、チャネル構造を立体的にすることによってチャネル長をリーク電流の抑制が可能な程度に長く確保しつつ、ゲート電極の幅を微細化することができる。
また、このような立体的な構造においては、ソース・ドレイン端が広がり、チャネルを流れる電流量を増加させることもできる。
本発明の実施形態は、高集積化を図ることができる半導体装置の製造方法を提供する。
実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程と、前記柱状体をマスクとしてエッチングすることにより、前記露出した部分の下部を除去する工程とを備える。
また、実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分を除去する工程と、前記電極加工側壁を除去する工程とを備える。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態は、半導体装置についてのものである。
図１は、第１の実施形態に係る半導体装置を例示する斜視図である。
図２は、第１の実施形態に係る半導体装置を例示する断面図であり、図１に示すＡ−Ａ’面による断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態は、半導体装置についてのものである。
図１は、第１の実施形態に係る半導体装置を例示する斜視図である。
図２は、第１の実施形態に係る半導体装置を例示する断面図であり、図１に示すＡ−Ａ’面による断面図である。
先ず、第１の実施形態に係る半導体装置の構成について説明する。
図１及び図２に示すように、半導体装置１においては、半導体基板、例えばシリコン基板１０が設けられている。シリコン基板１０の上面には、１つの方向に延びる複数の溝１２が平行に形成されている。溝１２の内部には、絶縁材料、例えば酸化シリコン１３が埋め込まれている。溝１２の内部に酸化シリコン１３が埋め込まれた領域をＳＴＩ領域（Shallow Trench Isolation）１７とする。ＳＴＩ領域１７に挟まれた領域を活性領域１６とする。
シリコン基板１０には、シリコン基板１０の表面から、溝１２の底面より深い領域まで、不純物、例えばボロンが導入されて、ウェル１５が形成されている。
シリコン基板１０には、ＳＴＩ領域１７及び活性領域１６が延びる方向に直交する方向に延びる溝１９が設けられている。
図１及び図２に示すように、半導体装置１においては、半導体基板、例えばシリコン基板１０が設けられている。シリコン基板１０の上面には、１つの方向に延びる複数の溝１２が平行に形成されている。溝１２の内部には、絶縁材料、例えば酸化シリコン１３が埋め込まれている。溝１２の内部に酸化シリコン１３が埋め込まれた領域をＳＴＩ領域（Shallow Trench Isolation）１７とする。ＳＴＩ領域１７に挟まれた領域を活性領域１６とする。
シリコン基板１０には、シリコン基板１０の表面から、溝１２の底面より深い領域まで、不純物、例えばボロンが導入されて、ウェル１５が形成されている。
シリコン基板１０には、ＳＴＩ領域１７及び活性領域１６が延びる方向に直交する方向に延びる溝１９が設けられている。
溝１９の内面上には、ゲート絶縁膜、例えばシリコン酸化膜２０が設けられている。また、溝１９の内部には、導電材料、例えばポリシリコンが埋め込まれている。溝１９の内部に埋め込まれたポリシリコンの部分を、下部導電部４１という。ポリシリコンには、不純物、例えばリンが導入されている。
活性領域１６の表層部分における溝１９の外縁を含む領域には、不純物、例えばリンが導入された拡張領域３４が形成されている。活性領域１６の表層部分における溝を挟んで両側の拡張領域３４の隣には、それぞれソース・ドレイン領域３６が形成されている。ソース・ドレイン領域３６には、不純物、例えばリンが、拡張領域３４に導入された濃度より高濃度で導入されている。また、ソース・ドレイン領域３６には、不純物が、拡張領域３４より深く導入されている。
活性領域１６の表層部分における溝１９の外縁を含む領域には、不純物、例えばリンが導入された拡張領域３４が形成されている。活性領域１６の表層部分における溝を挟んで両側の拡張領域３４の隣には、それぞれソース・ドレイン領域３６が形成されている。ソース・ドレイン領域３６には、不純物、例えばリンが、拡張領域３４に導入された濃度より高濃度で導入されている。また、ソース・ドレイン領域３６には、不純物が、拡張領域３４より深く導入されている。
また、溝１９の直上域の一部を含む領域には、溝１９に沿って、溝１９の幅と略等しい幅で、導電材料からなる柱状体が設けられている。ここで、溝１９の幅方向の長さを「幅」という。この溝１９上に設けられた柱状体は、溝１９の内部に埋設された導電材料と同じ材料のポリシリコンからなり、溝１９の内部に埋め込まれた下部導電部４１と一体化している。溝１９上に設けられたポリシリコンの柱状体を、上部導電部４２という。
上部導電部４２と下部導電部４１を合わせて導電部４３という。
上部導電部４２の位置と、下部導電部４１及び溝１９の位置とは、ズレが生じている。ズレは想定される範囲のものである。
上部導電部４２と下部導電部４１を合わせて導電部４３という。
上部導電部４２の位置と、下部導電部４１及び溝１９の位置とは、ズレが生じている。ズレは想定される範囲のものである。
上部導電部４２上には、バリアメタル層２２が設けられている。バリアメタル層２２としては、チタンと窒化チタンの積層膜が挙げられる。バリアメタル層２２上には、低抵抗金属層２３が設けられている。低抵抗金属層２３の材料としては、タングステンがあげられる。低抵抗金属層２３上には、ハードマスク２８が設けられている。ハードマスク２８の材料としては、窒化シリコンがあげられる。導電部４３、バリアメタル層２２及び低抵抗金属層２３とから、ゲート電極が形成される。
ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２は積層して、柱状体２９を構成している。柱状体２９におけるバリアメタル層２２が、チタンと窒化チタンの積層膜である場合には、製造工程における酸化熱処理で、積層膜に含まれるチタンが酸化することがある。そこで、チタンの酸化を防ぐために、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２の積層体の側面には、バリアメタル側壁３０が設けられている。バリアメタル側壁３０の材料としては、窒化シリコンがあげられる。バリアメタル側壁３０が設けられている場合は、バリアメタル側壁３０を含んだ積層構造を柱状体２９という。
上部導電部４２及び柱状体２９とで、柱状体３２を構成する。
柱状体３２の側面には、エクステンション側壁３３とソース・ドレイン側壁３５が設けられている。エクステンション側壁３３の側面の端部を上から見た位置は、拡張領域３４の溝１９側の端部を上から見た位置と略同一である。ソース・ドレイン側壁３５の側面の端部を上から見た位置は、ソース・ドレイン領域３６の溝１９側の端部を上から見た位置と略同一である。
柱状体３２の側面には、エクステンション側壁３３とソース・ドレイン側壁３５が設けられている。エクステンション側壁３３の側面の端部を上から見た位置は、拡張領域３４の溝１９側の端部を上から見た位置と略同一である。ソース・ドレイン側壁３５の側面の端部を上から見た位置は、ソース・ドレイン領域３６の溝１９側の端部を上から見た位置と略同一である。
シリコン基板１０上には層間絶縁膜３７が設けられている。なお、図１においては、図を見やすくするために、層間絶縁膜３７を省略してある。層間絶縁膜３７におけるソース・ドレイン領域３６上にはコンタクトホール３８が形成されている。コンタクトホール３８の内部には、コンタクト３９が設けられている。
ソース・ドレイン領域３６の表面は、シリサイド、例えばニッケルシリサイドが設けられている。コンタクトホール３８内部に埋設されたコンタクト３９はソース・ドレイン表面におけるシリサイドに接合されている。
ソース・ドレイン領域３６の表面は、シリサイド、例えばニッケルシリサイドが設けられている。コンタクトホール３８内部に埋設されたコンタクト３９はソース・ドレイン表面におけるシリサイドに接合されている。
次に、第１の実施形態に係る半導体装置の動作について説明する。
先ず、半導体装置１のゲート電極に電圧を負荷する。そうすると、溝１９の内面上に設けられたシリコン酸化膜２０が、ゲート絶縁膜として働く。シリコン基板１０の溝１９に沿った領域がチャネルとして働き、反転層が形成される。そしてソース・ドレイン間に電圧を負荷すれば、反転層内をキャリアが移動し、電流が流れる。ゲート電極の電圧を変化させることによって、ソース・ドレイン間を流れる電流量を制御する。
先ず、半導体装置１のゲート電極に電圧を負荷する。そうすると、溝１９の内面上に設けられたシリコン酸化膜２０が、ゲート絶縁膜として働く。シリコン基板１０の溝１９に沿った領域がチャネルとして働き、反転層が形成される。そしてソース・ドレイン間に電圧を負荷すれば、反転層内をキャリアが移動し、電流が流れる。ゲート電極の電圧を変化させることによって、ソース・ドレイン間を流れる電流量を制御する。
次に、第１の実施形態に係る半導体装置の効果について説明する。
リセス構造にするための溝１９の内部にゲート電極の一部となるポリシリコンを完全に埋設することができる。よって、デザインルールが微細化して、リソグラフィーによる溝とゲート電極との間にズレが生じるようになっても、リセス構造のトランジスタを製造することができる。したがって、ゲート電極の幅を微細化しつつ、チャネル長を増加させ、高集積化した半導体装置を提供することができる。
リセス構造にするための溝１９の内部にゲート電極の一部となるポリシリコンを完全に埋設することができる。よって、デザインルールが微細化して、リソグラフィーによる溝とゲート電極との間にズレが生じるようになっても、リセス構造のトランジスタを製造することができる。したがって、ゲート電極の幅を微細化しつつ、チャネル長を増加させ、高集積化した半導体装置を提供することができる。
（第２の実施形態）
次に、第２の実施形態に係る半導体装置について説明する。
図３は、第２の実施形態に係る半導体装置を例示する断面図である。
図３に示すように、本実施形態においては、上部導電部４２の側面には、段差が設けられている。
段差における上方を向いた面の幅は、溝１９の位置と柱状体３２の位置のズレの幅と略等しい。
次に、第２の実施形態に係る半導体装置について説明する。
図３は、第２の実施形態に係る半導体装置を例示する断面図である。
図３に示すように、本実施形態においては、上部導電部４２の側面には、段差が設けられている。
段差における上方を向いた面の幅は、溝１９の位置と柱状体３２の位置のズレの幅と略等しい。
上部導電部４２の上面の幅は、柱状体２９の幅及び溝１９の幅と略同一である。
一方、上部導電部４２の下面の幅は、柱状体２９の幅及び溝１９の幅より大きい。
エクステンション側壁及びソース・ドレイン側壁は、柱状体３２の側面形状に合わせて設けられている。
エクステンション側壁３３の側面の最も外側の端部を上から見た位置は、拡張領域３４の溝１９側の端部を上から見た位置と略同一である。ソース・ドレイン側壁３５の側面の最も外側の端部を上から見た位置は、ソース・ドレイン領域３６の溝１９側の端部を上から見た位置と略同一である。
その他の構成は、第１の実施形態と同様であるので省略する。また、動作も同様であるので省略する。
一方、上部導電部４２の下面の幅は、柱状体２９の幅及び溝１９の幅より大きい。
エクステンション側壁及びソース・ドレイン側壁は、柱状体３２の側面形状に合わせて設けられている。
エクステンション側壁３３の側面の最も外側の端部を上から見た位置は、拡張領域３４の溝１９側の端部を上から見た位置と略同一である。ソース・ドレイン側壁３５の側面の最も外側の端部を上から見た位置は、ソース・ドレイン領域３６の溝１９側の端部を上から見た位置と略同一である。
その他の構成は、第１の実施形態と同様であるので省略する。また、動作も同様であるので省略する。
次に、第２の実施形態に係る半導体装置の効果について説明する。
第２の実施形態においては、上部導電部４２の下部の幅が広くなっている。したがって、下部導電部４１を覆い、リセス構造にするための溝１９の内部に電極の一部となるポリシリコンを完全に埋設することができる。よって、リセス構造を実現し、高集積化した半導体装置を提供することができる。
第２の実施形態においては、上部導電部４２の下部の幅が広くなっている。したがって、下部導電部４１を覆い、リセス構造にするための溝１９の内部に電極の一部となるポリシリコンを完全に埋設することができる。よって、リセス構造を実現し、高集積化した半導体装置を提供することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。
図４は、第３の実施形態に係る半導体装置を例示する断面図である。
図４に示すように、本実施形態においては、上部導電部４２の幅は、柱状体２９の幅及び溝１９の幅より大きい幅で設けられている。また、上部導電部４２の側面には、第２の実施形態と異なり、段差が設けられていない。
エクステンション側壁及びソース・ドレイン側壁は、第２の柱状体の側面形状に合わせて設けられている。
その他の構成は、第１の実施形態と同様であるので省略する。また、動作及び効果も同様であるので省略する。
次に、第３の実施形態について説明する。
図４は、第３の実施形態に係る半導体装置を例示する断面図である。
図４に示すように、本実施形態においては、上部導電部４２の幅は、柱状体２９の幅及び溝１９の幅より大きい幅で設けられている。また、上部導電部４２の側面には、第２の実施形態と異なり、段差が設けられていない。
エクステンション側壁及びソース・ドレイン側壁は、第２の柱状体の側面形状に合わせて設けられている。
その他の構成は、第１の実施形態と同様であるので省略する。また、動作及び効果も同様であるので省略する。
（第４の実施形態）
次に、第４の実施形態について説明する。
本実施形態は、第１の実施形態に係る半導体装置の製造方法についてのものである。
図５〜１２は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１３は、第４の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、
図１４は、図１３に示すＡ−Ａ’線による工程断面図であり、
図１５は、図１３に示すＢ−Ｂ’線による工程断面図であり、
図１６は、図１３に示すＣ−Ｃ’線による工程断面図であり、
図１７〜図３８は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
次に、第４の実施形態について説明する。
本実施形態は、第１の実施形態に係る半導体装置の製造方法についてのものである。
図５〜１２は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１３は、第４の実施形態に係る半導体装置の製造方法を例示する工程平面図であり、
図１４は、図１３に示すＡ−Ａ’線による工程断面図であり、
図１５は、図１３に示すＢ−Ｂ’線による工程断面図であり、
図１６は、図１３に示すＣ−Ｃ’線による工程断面図であり、
図１７〜図３８は、第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図５に示すように、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板１０を用意する。
そして、図６に示すように、シリコン基板１０上にハードマスク１１となる膜として、例えばＳｉＮ膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク１１を形成する。ハードマスク１１は、シリコン基板１０上の１つの方向に平行に形成する。
そして、図６に示すように、シリコン基板１０上にハードマスク１１となる膜として、例えばＳｉＮ膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク１１を形成する。ハードマスク１１は、シリコン基板１０上の１つの方向に平行に形成する。
次に、図７に示すように、ハードマスク１１をマスクとして反応性イオンエッチングを行い、シリコン基板１０の上層部分にＳＴＩ領域１７となる溝１２を形成する。このとき、ハードマスク１１に覆われて、エッチングされない領域が活性領域１６となる。
その後、図８に示すように、溝１２及びハードマスク１１を含むシリコン基板１０上をシリコン酸化膜１３で覆う。
そして、図９に示すように、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法によって、ハードマスクの表面が現れるまでシリコン酸化膜１３を研磨し、シリコン酸化膜１３の上面を平坦化する。
その後、図８に示すように、溝１２及びハードマスク１１を含むシリコン基板１０上をシリコン酸化膜１３で覆う。
そして、図９に示すように、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法によって、ハードマスクの表面が現れるまでシリコン酸化膜１３を研磨し、シリコン酸化膜１３の上面を平坦化する。
次に、図１０に示すように、ウェットエッチングによって、ハードマスク１１の下面まで、すなわち、シリコン基板１０におけるハードマスク１１に覆われた部分の上面まで、シリコン酸化膜１３を除去する。
その後、図１１に示すように、ウェットエッチングにより、ハードマスク１１（図１０参照）を除去する。シリコン基板１０の上面が現れている領域が活性領域１６である。また、溝１２の中にシリコン酸化膜１３が埋め込まれた領域がＳＴＩ領域１７である。ＳＴＩ領域１７ではシリコン酸化膜１３の上面が表面に現れている。
その後、図１１に示すように、ウェットエッチングにより、ハードマスク１１（図１０参照）を除去する。シリコン基板１０の上面が現れている領域が活性領域１６である。また、溝１２の中にシリコン酸化膜１３が埋め込まれた領域がＳＴＩ領域１７である。ＳＴＩ領域１７ではシリコン酸化膜１３の上面が表面に現れている。
そして、図１２に示すように、活性領域１６及びＳＴＩ領域１７を含むシリコン基板１０の上面上に、シリコン酸化膜１４を形成する。その後、シリコン酸化膜１４上から、イオン注入法によって、不純物として例えばボロンを導入する。導入する深さは、シリコン基板１０の表面から溝１２の底部より深い領域までとする。これによって、活性領域１６においては、シリコン基板１０の上面から、溝１２の底部より深い領域に相当する深さまで、シリコン基板１０中にボロンが導入される。ＳＴＩ領域１７においては、溝１２の底面から、溝１２の底部より深い領域まで、シリコン基板１０中にボロンが導入される。シリコン基板１０におけるボロンが導入された部分がｐ形のウェル１５となる。
図１３〜図１６に示すように、上述の工程により、シリコン基板１０上に、１つの方向に平行に延びるＳＴＩ領域１７が形成される。そして、ＳＴＩ領域１７の間に配置されるように活性領域１６が形成される。シリコン基板１０の表面にはシリコン酸化膜１４が形成されているが、図１３においては、図示を省略してある。
次に、図１７に示すように、図１３のＢ−Ｂ’線における断面に相当する断面においては、シリコン基板１０上にハードマスク１８となる膜として、例えばＳｉＮ膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク１８を形成する。ハードマスク１８は、ＳＴＩ領域１７を形成するための溝１２と直交する方向に延びている。
次に、図１８に示すように、ハードマスク１８をマスクとして、反応性イオンエッチングを行うことにより、シリコン酸化膜１４及びシリコン基板１０を選択的に除去する。これにより、溝１９が形成される。
また、図１９に示すように、図１３のＣ−Ｃ’線における断面に相当する断面においては、ＳＴＩ領域１７においても、シリコン基板１０上にハードマスク１８となる膜として、ＳｉＮ膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク１８を形成する。
次に、図２０に示すように、ハードマスク１８をマスクとして、反応性イオンエッチングにより、シリコン酸化膜１３及びシリコン酸化膜１４を選択的に除去する。これにより、溝１９が形成される。
このように、図１３に示すＢ−Ｂ’線による活性領域における溝１９の内部と、図１３に示すＣ−Ｃ’線によるＳＴＩ領域における溝１９の内部は同じ構成となっている。そこで、以後は活性領域における工程断面図のみ示す。
また、図１９に示すように、図１３のＣ−Ｃ’線における断面に相当する断面においては、ＳＴＩ領域１７においても、シリコン基板１０上にハードマスク１８となる膜として、ＳｉＮ膜を形成した後、フォトリソグラフィー法等でパターニングしてハードマスク１８を形成する。
次に、図２０に示すように、ハードマスク１８をマスクとして、反応性イオンエッチングにより、シリコン酸化膜１３及びシリコン酸化膜１４を選択的に除去する。これにより、溝１９が形成される。
このように、図１３に示すＢ−Ｂ’線による活性領域における溝１９の内部と、図１３に示すＣ−Ｃ’線によるＳＴＩ領域における溝１９の内部は同じ構成となっている。そこで、以後は活性領域における工程断面図のみ示す。
次に、図２１に示すように、シリコン基板１０上のハードマスク１８及びシリコン酸化膜１４を除去する。
その後、図２２に示すように、溝１９の内面上及びシリコン基板１０の上面上にゲート絶縁膜となるシリコン酸化膜２０を形成する。
その後、図２２に示すように、溝１９の内面上及びシリコン基板１０の上面上にゲート絶縁膜となるシリコン酸化膜２０を形成する。
次に、図２３に示すように、シリコン酸化膜２０上からゲート電極の一部となるポリシリコン膜２１を形成する。このポリシリコン膜にはリンが不純物として導入されている。ポリシリコン膜２１は、溝１９内を埋め込むように形成する。
その後、図２４に示すように、ポリシリコン膜２１上からバリアメタル層２２として、例えばチタンと窒化チタンの積層膜を積層する。そして、その上から低抵抗金属層２３として、例えばタングステン（Ｗ）膜を形成する。本実施形態において、ゲート電極は、ポリシリコン膜２１、バリアメタル層２２及び低抵抗金属層２３を含んでいる。バリアメタル層２２の材料としては、チタンと窒化チタンの積層膜の他、窒化チタンがあげられる。
その後、図２４に示すように、ポリシリコン膜２１上からバリアメタル層２２として、例えばチタンと窒化チタンの積層膜を積層する。そして、その上から低抵抗金属層２３として、例えばタングステン（Ｗ）膜を形成する。本実施形態において、ゲート電極は、ポリシリコン膜２１、バリアメタル層２２及び低抵抗金属層２３を含んでいる。バリアメタル層２２の材料としては、チタンと窒化チタンの積層膜の他、窒化チタンがあげられる。
そして、図２５に示すように、低抵抗金属層２３上から、シリコン窒化膜２４及び有機膜２５を形成した後、その上に、シリコン酸化膜２６を形成する。さらにシリコン酸化膜２６上に、レジスト２７を形成する。このとき、レジスト２７の形成領域は、溝１９の直上域と一致させることを目標とする。しかし、リソグラフィーの合わせズレにより、これらの位置にはズレが生じる場合がある。しかし、このズレの量はリソグラフィー法の精度から予測される範囲内にあり、溝１９の幅よりも小さい。したがって、レジスト２７は、溝１９の直上域の一部を含む領域に形成される。
次に、レジスト２７をマスクとして、シリコン酸化膜２６をパターニングする。
その後、図２６に示すように、パターニングされたシリコン酸化膜２６をマスクとして有機膜２５及びシリコン窒化膜２４を加工する。溝１９とレジスト２７との間のあわせズレと同じ幅のズレが、溝１９とシリコン酸化膜２６、有機膜２５及びシリコン窒化膜２４との間にも生じる。
その後、図２６に示すように、パターニングされたシリコン酸化膜２６をマスクとして有機膜２５及びシリコン窒化膜２４を加工する。溝１９とレジスト２７との間のあわせズレと同じ幅のズレが、溝１９とシリコン酸化膜２６、有機膜２５及びシリコン窒化膜２４との間にも生じる。
図２７に示すように、本実施形態では、シリコン酸化膜２６及び有機膜２５を除去し、パターニングされたシリコン窒化膜２４をハードマスク２８とする。
次に、図２８に示すように、ハードマスク２８をマスクとして反応性イオンエッチングを行い、低抵抗金属層２３及びバリアメタル層２２を選択的に除去する。これによって、ハードマスク２８で覆われている部分には、低抵抗金属層２３及びバリアメタル層２２からなるゲート電極の一部が形成される。
一方、ハードマスク２８で覆われていない部分の表面には、ポリシリコン膜２１が現れている。
次に、図２８に示すように、ハードマスク２８をマスクとして反応性イオンエッチングを行い、低抵抗金属層２３及びバリアメタル層２２を選択的に除去する。これによって、ハードマスク２８で覆われている部分には、低抵抗金属層２３及びバリアメタル層２２からなるゲート電極の一部が形成される。
一方、ハードマスク２８で覆われていない部分の表面には、ポリシリコン膜２１が現れている。
バリアメタル層２２として窒化チタンとチタンの積層膜を用いた場合は、ゲート電極加工後の後酸化のときにチタンが酸化されて劣化する可能性がある。
そこで、図２９に示すように、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜の側面上に、バリアメタル側壁３０を形成する。バリアメタル側壁３０の材料としては、例えば、シリコン窒化膜があげられる。バリアメタル側壁３０は、ＣＶＤ法（chemical vapor deposition：化学気相成長法）等により、シリコン窒化膜を形成した後、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜の側面上以外の部分を除去して形成する。
バリアメタル側壁３０を形成した場合は、バリアメタル側壁３０、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜を柱状体２９という。バリアメタル側壁３０を形成しない場合は、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜を柱状体２９という。
そこで、図２９に示すように、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜の側面上に、バリアメタル側壁３０を形成する。バリアメタル側壁３０の材料としては、例えば、シリコン窒化膜があげられる。バリアメタル側壁３０は、ＣＶＤ法（chemical vapor deposition：化学気相成長法）等により、シリコン窒化膜を形成した後、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜の側面上以外の部分を除去して形成する。
バリアメタル側壁３０を形成した場合は、バリアメタル側壁３０、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜を柱状体２９という。バリアメタル側壁３０を形成しない場合は、ハードマスク２８、低抵抗金属層２３及びバリアメタル層２２を含む多層膜を柱状体２９という。
次に、図３０に示すように、バリアメタル側壁３０の側面上に電極加工側壁３１を形成する。電極加工側壁３１は、炭素を含む膜から形成される。炭素を含む膜の形成方法としては、ＣＶＤ法等の成膜手法を用いて形成する方法と、エッチング時の反応生成物により形成する方法があげられる。ＣＶＤ法等による方法では、先ず、シリコン基板１０上に、炭素、水素及び窒素を含む膜を形成する。炭素の含有率が１００％に近い膜も形成することができる。炭素、水素及び窒素を含む膜を形成した後に、柱状体２９の側壁上以外の部分を除去して電極加工側壁３１を形成する。エッチング時の反応生成物により形成する方法では、シリコン基板１０上に、エッチング時の反応生成物により形成されたフルオロカーボン膜において、柱状体２９の側壁上以外の部分を除去して形成する。バリアメタル側壁３０の側面上における電極加工側壁３１の厚さは、溝１９の位置とハードマスク２８の位置との間に想定される合わせズレ幅以上の膜厚とする。
次に、ポリシリコン膜２１の加工を行う。本実施形態においては、ゲート電極は、ポリシリコン膜２１、バリアメタル層２２及び低抵抗金属層２３の三層構造とされている。したがって、ポリシリコン膜２１は、ゲート電極の最下層膜となっている。
図３１に示すように、電極加工側壁３１及び柱状体２９をマスクとしてポリシリコン膜２１のエッチングを行う。これによって、ゲート電極間のポリシリコン膜２１はエッチングされるが、電極加工側壁３１で覆われたポリシリコン膜２１はエッチングされない。
図３１に示すように、電極加工側壁３１及び柱状体２９をマスクとしてポリシリコン膜２１のエッチングを行う。これによって、ゲート電極間のポリシリコン膜２１はエッチングされるが、電極加工側壁３１で覆われたポリシリコン膜２１はエッチングされない。
そして、ゲート電極間のポリシリコン膜２１を完全に除去せずに、エッチングを途中で一旦停止する。一旦停止することによって、電極加工側壁３１で覆われたポリシリコン膜２１の厚さを、ゲート電極間のポリシリコン膜２１の厚さより厚く残しておく。ゲート電極間の絶縁を完全にするために行うオーバーエッチング時に、電極加工側壁３１で覆われたポリシリコン膜２１が除去されるようにする。そうすれば、溝１９の位置とゲート電極の位置との間にズレが生じていても、下部導電部４１がエッチングされずにすむ。
次に、エッチングを途中で一旦停止するときのポリシリコン膜２１の厚さについて説明する。
図３１に示すように、ゲート電極間、すなわち、溝１９が設けられていない部分のシリコン基板１０上におけるポリシリコン膜２１の厚さＡが、次式（１）で表される厚さまで薄くなった時に、エッチングを途中で一旦停止する。
Ａ＝Ｂ−（Ｂ・Ｘ／１００） （１）
ここで、Ｂは、電極加工側壁３１の形成前における溝１９が形成されていない部分のシリコン基板１０上のポリシリコン膜２１の厚さである。Ｘは、オーバーエッチング量を表し、単位は％である。オーバーエッチング量とは、シリコン基板１０上の表面において、ポリシリコン膜を除去したとしても、ゲート電極間の絶縁を完全なものとするために余分に行うエッチング量である。
図３１に示すように、ゲート電極間、すなわち、溝１９が設けられていない部分のシリコン基板１０上におけるポリシリコン膜２１の厚さＡが、次式（１）で表される厚さまで薄くなった時に、エッチングを途中で一旦停止する。
Ａ＝Ｂ−（Ｂ・Ｘ／１００） （１）
ここで、Ｂは、電極加工側壁３１の形成前における溝１９が形成されていない部分のシリコン基板１０上のポリシリコン膜２１の厚さである。Ｘは、オーバーエッチング量を表し、単位は％である。オーバーエッチング量とは、シリコン基板１０上の表面において、ポリシリコン膜を除去したとしても、ゲート電極間の絶縁を完全なものとするために余分に行うエッチング量である。
Ｘが少ないほどコストが少なくてすむ。しかし、ポリシリコン膜２１の厚さのばらつきを考慮し、ゲート電極間の絶縁を図るために、オーバーエッチング量は例えば３０％以上とすることが好ましい。ゲート電極間の絶縁を向上させてトランジスタの歩留まりを上げつつ、生産コストを低下するためには、オーバーエッチング量は５０％程度が好ましい。
例えば、カーボン側壁３１の形成前における溝１９が形成されていないシリコン基板１０上のポリシリコン膜２１の厚さが１００ｎｍのとき、オーバーエッチング量を３０％とすると、
１００−（１００・３０／１００）＝７０
となり、溝１９が設けられていない部分のシリコン基板１０上におけるポリシリコン膜２１の厚さＡが７０ｎｍまで薄くなった時に、ポリシリコン膜２１のエッチングを一旦停止して、電極加工側壁３１を除去することになる。
また、例えば、オーバーエッチング量を５０％とすると、
１００−（１００・５０／１００）＝５０
となり、溝１９が設けられていない部分のシリコン基板１０上におけるポリシリコン膜２１の厚さＡが５０ｎｍまで薄くなった時に、ポリシリコン膜２１のエッチングを一旦停止して、電極加工側壁３１を除去することになる。
１００−（１００・３０／１００）＝７０
となり、溝１９が設けられていない部分のシリコン基板１０上におけるポリシリコン膜２１の厚さＡが７０ｎｍまで薄くなった時に、ポリシリコン膜２１のエッチングを一旦停止して、電極加工側壁３１を除去することになる。
また、例えば、オーバーエッチング量を５０％とすると、
１００−（１００・５０／１００）＝５０
となり、溝１９が設けられていない部分のシリコン基板１０上におけるポリシリコン膜２１の厚さＡが５０ｎｍまで薄くなった時に、ポリシリコン膜２１のエッチングを一旦停止して、電極加工側壁３１を除去することになる。
そして、図３２に示すように、再びエッチングを開始してポリシリコン膜２１が上記（１）式で求めた厚さまで薄くなったときに、一旦エッチングを停止する。そして、酸素ガスを含むガスを用いたエッチングを行い、電極加工側壁３１を除去する。この段階で、電極加工側壁３１で覆われていた領域のポリシリコン膜２１は厚く残っており、その外側のゲート電極間のポリシリコン膜２１は薄く残っている。
次に、図３３に示すように、ポリシリコン膜２１における電極加工側壁３１で覆われていた部分と、ゲート電極の間に形成された部分を除去する。ゲート電極の間のポリシリコン膜２１の部分が除去されて、シリコン酸化膜２０が表面に現れるようになっても、設定したオーバーエッチング量のエッチングを続ける。そうすると、電極加工側壁３１で覆われていた部分も除去されるが、ポリシリコン膜２１における溝１９内に埋め込まれた部分までエッチングされて、えぐれることはない。これは、電極加工側壁３１で覆われていた部分のポリシリコン膜２１をちょうどＢの厚さだけエッチングできるように、あらかじめ、オーバーエッチング量Ｘを考慮して、（１）式によって、ゲート電極の間のポリシリコン膜２１を残す厚さＡを設定したからである。
その後、図３４に示すように、ゲート電極間のシリコン基板１０上のシリコン酸化膜２０、すなわち、ゲート絶縁膜となる溝１９の内壁のシリコン酸化膜２０以外のシリコン酸化膜２０を除去する。溝１９内には、シリコン酸化膜２０が残存している。
柱状体２９及び上部導電部４２を含む積層膜を柱状体３２という。
その後、図３４に示すように、ゲート電極間のシリコン基板１０上のシリコン酸化膜２０、すなわち、ゲート絶縁膜となる溝１９の内壁のシリコン酸化膜２０以外のシリコン酸化膜２０を除去する。溝１９内には、シリコン酸化膜２０が残存している。
柱状体２９及び上部導電部４２を含む積層膜を柱状体３２という。
次に、図３５に示すように、柱状体３２の側面上にエクステンション側壁３３を形成する。エクステンション側壁３３は、シリコン基板１０上にシリコン窒化膜を形成した後、柱状体３２の側面上以外の部分を除去して形成する。
そして、図３６に示すように、柱状体３２及びエクステンション側壁３３をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における柱状体３２及びエクステンション側壁３３に覆われていない領域に拡張領域３４を形成する。
そして、図３６に示すように、柱状体３２及びエクステンション側壁３３をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における柱状体３２及びエクステンション側壁３３に覆われていない領域に拡張領域３４を形成する。
さらに、図３７に示すように、柱状体３２の側面上にソース・ドレイン側壁３５を形成する。
そして、図３８に示すように、柱状体３２、エクステンション側壁３３及びソース・ドレイン側壁３５をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における柱状体３２、エクステンション側壁３３及びソース・ドレイン側壁３５に覆われていない領域にソース・ドレイン領域３６を形成する。ソース・ドレイン領域３６には、拡張領域３４に注入された濃度より高濃度でリンを注入する。また、ソース・ドレイン領域３６には、拡張領域３４より深くリンを注入する。
そして、図３８に示すように、柱状体３２、エクステンション側壁３３及びソース・ドレイン側壁３５をマスクとして、シリコン基板１０にリンをイオン注入する。これにより、シリコン基板１０における柱状体３２、エクステンション側壁３３及びソース・ドレイン側壁３５に覆われていない領域にソース・ドレイン領域３６を形成する。ソース・ドレイン領域３６には、拡張領域３４に注入された濃度より高濃度でリンを注入する。また、ソース・ドレイン領域３６には、拡張領域３４より深くリンを注入する。
その後は、ニッケルを堆積した後、加熱することにより、ソース・ドレイン領域３６の表面をシリサイド化する。次に、未反応のニッケルを除去する。そして、シリコン基板１０上に層間絶縁膜３７を堆積した後、層間絶縁膜３７にソース・ドレイン領域に到達するコンタクトホール３８を形成する。コンタクトホール内に導電部材を埋設してコンタクト３９を形成する。
このようにして、図１及び図２に示すように、半導体装置１が完成する。
このようにして、図１及び図２に示すように、半導体装置１が完成する。
次に、第４の実施形態に係る半導体装置の製造方法の効果について説明する。
リセス構造のトランジスタにおいては、溝１９の内部及び直上域にゲート電極を形成する。そのため、ゲート電極の上部を加工するためのレジスト２７を、溝１９の位置に一致するように配置しようとする。しかし、実際はリソグラフィーの合わせズレにより、溝１９の位置とレジスト２７の位置との間にズレが生じることが多い。本実施形態に係る半導体装置の製造方法は、ゲート電極の側面上に、予測されるズレの長さのポリシリコン膜２１のマージン部分を形成し、オーバーエッチングによって、マージン部分が除去されるようにしている。
したがって、ズレが生じている場合にも、リセス構造トランジスタの下部導電部４１のエッチングを抑制することができる。よって、トランジスタの特性の劣化を抑制することができる。
リセス構造のトランジスタにおいては、溝１９の内部及び直上域にゲート電極を形成する。そのため、ゲート電極の上部を加工するためのレジスト２７を、溝１９の位置に一致するように配置しようとする。しかし、実際はリソグラフィーの合わせズレにより、溝１９の位置とレジスト２７の位置との間にズレが生じることが多い。本実施形態に係る半導体装置の製造方法は、ゲート電極の側面上に、予測されるズレの長さのポリシリコン膜２１のマージン部分を形成し、オーバーエッチングによって、マージン部分が除去されるようにしている。
したがって、ズレが生じている場合にも、リセス構造トランジスタの下部導電部４１のエッチングを抑制することができる。よって、トランジスタの特性の劣化を抑制することができる。
また、電極加工側壁３１の材料として、炭素を含む材料とすると、ハードマスク、バリアメタル側壁、素子分離領域、ゲート絶縁膜の材料のエッチング速度との関係から、電極加工側壁３１を形成しやすく、除去しやすい。したがって、本実施形態は、リセス構造のトランジスタを実現でき、高集積化を図ることができる半導体装置を提供することができる。
（第４の実施形態の比較例）
次に、第４の実施形態の比較例について説明する。
本比較例においては、電極加工側壁３１を形成しない場合における半導体装置の製造方法である。
第４の実施形態における図５〜図２９に示す工程は、比較例においても同様なので説明を省略する。
図３９は、第４の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
図３９に示すように、本比較例においては、電極加工側壁３１を形成せずにポリシリコン膜２１をエッチングする。ゲート電極間の絶縁を完全にするために、オーバーエッチングを実施すると、溝１９とゲート電極との間にズレが生じているため、下部導電部４１の一部も除去される。
次に、第４の実施形態の比較例について説明する。
本比較例においては、電極加工側壁３１を形成しない場合における半導体装置の製造方法である。
第４の実施形態における図５〜図２９に示す工程は、比較例においても同様なので説明を省略する。
図３９は、第４の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
図３９に示すように、本比較例においては、電極加工側壁３１を形成せずにポリシリコン膜２１をエッチングする。ゲート電極間の絶縁を完全にするために、オーバーエッチングを実施すると、溝１９とゲート電極との間にズレが生じているため、下部導電部４１の一部も除去される。
その後、ゲート電極間のシリコン酸化膜２１、すなわち、ゲート絶縁膜となる溝１９の内壁のシリコン酸化膜２１以外のシリコン酸化膜２１を除去する。そして、第４の実施形態における図３５〜３８に示すような工程を行って、半導体装置が製造される。
比較例に係る半導体装置においては、下部導電部４１に欠損が生じる。そのため、リセス型のトランジスタの性能が十分に発揮されない。
比較例に係る半導体装置においては、下部導電部４１に欠損が生じる。そのため、リセス型のトランジスタの性能が十分に発揮されない。
（第５の実施形態）
次に、第５の実施形態について説明する。
本実施形態は、第２の実施形態に係る半導体装置の製造方法の実施形態である。
本実施形態においては、第４の実施形態と異なり、（１）式で求めた厚さ以上のポリシリコン膜２１を除去した後、電極加工側壁３１を除去している。
以下、図面を参照しつつ、本実施形態について説明する。
図４０〜図４３は、第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第４の実施形態と同様に、図５〜図３０に示す工程を実施する。これらの工程については、説明を省略する。
次に、第５の実施形態について説明する。
本実施形態は、第２の実施形態に係る半導体装置の製造方法の実施形態である。
本実施形態においては、第４の実施形態と異なり、（１）式で求めた厚さ以上のポリシリコン膜２１を除去した後、電極加工側壁３１を除去している。
以下、図面を参照しつつ、本実施形態について説明する。
図４０〜図４３は、第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第４の実施形態と同様に、図５〜図３０に示す工程を実施する。これらの工程については、説明を省略する。
図４０に示すように、本実施形態においては、電極加工側壁３１及び柱状体２９をマスクとしてポリシリコン膜２１を、ポリシリコン膜２１の厚さが（１）式で求めた厚さより薄くなるまで除去した後に、一旦エッチングを停止する。
次に、図４１に示すように、電極加工側壁３１を、酸素を含むガスを用いたエッチングで除去する。この段階で、電極加工側壁３１で覆われていた領域のポリシリコン膜２１は厚く残っており、その外側のゲート電極の間の領域のポリシリコン膜２１は、第４の実施形態の場合より薄くなっている。
次に、図４１に示すように、電極加工側壁３１を、酸素を含むガスを用いたエッチングで除去する。この段階で、電極加工側壁３１で覆われていた領域のポリシリコン膜２１は厚く残っており、その外側のゲート電極の間の領域のポリシリコン膜２１は、第４の実施形態の場合より薄くなっている。
次に、図４２に示すように、エッチングを再開して、電極加工側壁３１で覆われていたポリシリコン膜２１と、ゲート電極の間のポリシリコン膜２１とを、柱状体２９をマスクとして除去する。ゲート電極の間のポリシリコン膜２１が除去されて、シリコン酸化膜２０が表面に現れるようになっても、設定したオーバーエッチング量のエッチングを続ける。第５の実施形態においては、電極加工側壁３１で覆われていたポリシリコン膜２１は残っている。そして、上部導電部４２の側面には段差が形成されている。
その後、図４３に示すように、ゲート電極間のシリコン酸化膜２０、すなわち、ゲート絶縁膜となる溝１９の内壁のシリコン酸化膜２０以外の部分のシリコン酸化膜２０を除去する。溝１９内には、シリコン酸化膜２０が残存している。
そして、第４の実施形態と同様に、図３５〜図３８に示すような工程を行う。
このようにして、図３に示すように、半導体装置２が製造される。
そして、第４の実施形態と同様に、図３５〜図３８に示すような工程を行う。
このようにして、図３に示すように、半導体装置２が製造される。
次に、第５の実施形態に係る半導体装置の製造方法の効果について説明する。
本実施形態においては、電極加工側壁３１で覆われていた部分のポリシリコン膜２１が残っている。したがって、ゲート電極の幅が第４の実施形態の場合より大きくなっている。しかし、溝１９とハードマスク２８の位置にズレが生じ、かつオーバーエッチング量Ｘの設定値と実際のエッチング量にズレが生じていても、確実に、溝１９の直上域をゲート電極のポリシリコン膜２１で覆うことができる。よって、下部導電部４１溝１９のエッチングを抑制することができる。
本実施形態における上記以外の効果は、前述の第４の実施形態と同様である。
本実施形態においては、電極加工側壁３１で覆われていた部分のポリシリコン膜２１が残っている。したがって、ゲート電極の幅が第４の実施形態の場合より大きくなっている。しかし、溝１９とハードマスク２８の位置にズレが生じ、かつオーバーエッチング量Ｘの設定値と実際のエッチング量にズレが生じていても、確実に、溝１９の直上域をゲート電極のポリシリコン膜２１で覆うことができる。よって、下部導電部４１溝１９のエッチングを抑制することができる。
本実施形態における上記以外の効果は、前述の第４の実施形態と同様である。
（第６の実施形態）
次に、第６の実施形態について説明する。
本実施形態は、第３の実施形態に係る半導体装置の製造方法の実施形態である。
本実施形態においては、第４の実施形態と異なり、電極加工側壁３１及び柱状体２９をマスクとしてエッチングを行う際に、ポリシリコン膜２１におけるマスクによって覆われていない部分を全て除去して、ゲート電極間のシリコン酸化膜２０を表面に露出させた後に、電極加工側壁３１を除去している。
以下、図面を参照しつつ、本実施形態について説明する。
図４４〜図４６は、第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第４の実施形態と同様に、図５〜図２６に示す工程を実施する。これらの工程については説明を省略する。
次に、第６の実施形態について説明する。
本実施形態は、第３の実施形態に係る半導体装置の製造方法の実施形態である。
本実施形態においては、第４の実施形態と異なり、電極加工側壁３１及び柱状体２９をマスクとしてエッチングを行う際に、ポリシリコン膜２１におけるマスクによって覆われていない部分を全て除去して、ゲート電極間のシリコン酸化膜２０を表面に露出させた後に、電極加工側壁３１を除去している。
以下、図面を参照しつつ、本実施形態について説明する。
図４４〜図４６は、第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第４の実施形態と同様に、図５〜図２６に示す工程を実施する。これらの工程については説明を省略する。
図４４に示すように、本実施形態においては、電極加工側壁３１及び柱状体２９をマスクとしてポリシリコン膜２１を、ゲート電極間のシリコン基板１０表面にシリコン酸化膜２０が現れるまで除去する。
その後、図４５に示すように、電極加工側壁３１を、酸素を含むガスを用いたエッチングで除去する。この段階で、電極加工側壁３１で覆われていた領域のポリシリコン膜２１は厚く残っており、その外側のゲート電極の間の領域のポリシリコン膜２１は、除去されて、シリコン基板１０上に形成されたシリコン酸化膜２０が表面に現れている。
その後、図４５に示すように、電極加工側壁３１を、酸素を含むガスを用いたエッチングで除去する。この段階で、電極加工側壁３１で覆われていた領域のポリシリコン膜２１は厚く残っており、その外側のゲート電極の間の領域のポリシリコン膜２１は、除去されて、シリコン基板１０上に形成されたシリコン酸化膜２０が表面に現れている。
次に、図４６に示すように、表面に現れているシリコン酸化膜２０を除去する。
そして、第４の実施形態と同様に、図３５〜図３８に示すような工程を行う。
このようにして、図４に示すように、半導体装置３が製造される。
そして、第４の実施形態と同様に、図３５〜図３８に示すような工程を行う。
このようにして、図４に示すように、半導体装置３が製造される。
次に、第６の実施形態に係る半導体装置の効果について説明する。
本実施形態においては、図４４に示す工程において、ポリシリコン膜２１における柱状体２９及び電極加工側壁３１によって覆われていない部分の全体を除去した後、図４５に示す工程において、電極加工側壁３１を除去している。このため、ポリシリコン膜２１のオーバーエッチング量に拘わらず、溝１９の直上域にポリシリコン膜２１を確実に残留させることができる。従って、前述の第４の実施形態のように、オーバーエッチング量Ｘを考慮する必要がない。また、ポリシリコン膜２１の加工を１回のエッチング処理によって実施することができる。このため、工程が簡略である。一方、第４の実施形態は、本実施形態と比較して、ゲート電極の導電部４３をより細く形成することができるため、半導体装置をより一層微細化することができる。
本実施形態における上記以外の効果は、前述の第４及び第５の実施形態の効果と同様である。
本実施形態においては、図４４に示す工程において、ポリシリコン膜２１における柱状体２９及び電極加工側壁３１によって覆われていない部分の全体を除去した後、図４５に示す工程において、電極加工側壁３１を除去している。このため、ポリシリコン膜２１のオーバーエッチング量に拘わらず、溝１９の直上域にポリシリコン膜２１を確実に残留させることができる。従って、前述の第４の実施形態のように、オーバーエッチング量Ｘを考慮する必要がない。また、ポリシリコン膜２１の加工を１回のエッチング処理によって実施することができる。このため、工程が簡略である。一方、第４の実施形態は、本実施形態と比較して、ゲート電極の導電部４３をより細く形成することができるため、半導体装置をより一層微細化することができる。
本実施形態における上記以外の効果は、前述の第４及び第５の実施形態の効果と同様である。
以上説明した実施形態によれば、高集積化を図ることができる半導体装置の製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３：半導体装置、１０：シリコン基板、１１：ハードマスク、１２：溝、１３：シリコン酸化膜、１４：シリコン酸化膜、１５：ウェル、１６：活性領域、１７：ＳＴＩ領域、１８：ハードマスク、１９：溝、２０：シリコン酸化膜、２１：ポリシリコン膜、２２：バリアメタル層、２３：低抵抗金属層、２４：窒化シリコン、２５：有機膜、２６シリコン酸化膜、２７：レジスト、２８：ハードマスク、２９：第１の柱状体、３０：バリアメタル側壁、３１：電極加工側壁、３２：第２の柱状体、３３：エクステンション側壁、３４：拡張領域、３５：ソース・ドレイン側壁、３６：ソースドレイン領域、３７：層間絶縁膜、３８：コンタクトホール、３９：コンタクト、４１：下部導電部、４２：上部導電部、４３：導電部
Claims (10)
- 半導体基板に第１の方向に延びる複数の溝を形成する工程と、
前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、
前記第１の導電層上に第２の導電層を堆積する工程と、
前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、
前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、
前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、
前記電極加工側壁を除去する工程と、
前記柱状体をマスクとしてエッチングすることにより、前記露出した部分の下部を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板に第１の方向に延びる複数の溝を形成する工程と、
前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、
前記第１の導電層上に第２の導電層を堆積する工程と、
前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、
前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、
前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分を除去する工程と、
前記電極加工側壁を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記上部及び前記下部を合わせた厚さをｔ、前記第１の導電層のオーバーエッチング量をパーセント表示した量をＡとした場合に、前記下部の厚さは、｛ｔ−（ｔ・Ａ／１００）｝であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記電極加工側壁の前記柱状体の前記側面上における厚さを、前記溝の位置と前記ハードマスクの位置との予測されるズレの長さ以上とすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
- 前記電極加工側壁の材料には、炭素が含まれることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
- 前記電極加工側壁を形成する工程は、
炭素、窒素及び水素を含むガスを用いた化学気相成長法によって前記半導体基板上に炭素を含む膜を形成する工程と、
前記炭素を含む膜における前記２つの側面上以外に形成された部分を除去する工程と、
を有することを特徴とする請求項５記載の半導体装置の製造方法。 - 前記柱状体を形成する工程は、前記第２の導電層をエッチングした後に、前記ハードマスク及び前記第２の導電層における前記溝の幅方向に面する２つの側面上にバリアメタル側壁を形成して、前記柱状体には前記バリアメタル側壁を含むようにする工程を有することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
- 前記半導体基板に第１の方向に延びる溝を形成する工程の前に、前記半導体基板の上面に前記第１の方向と交差する方向に延びる複数本の素子分離領域を形成する工程をさらに備えたことを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
- 前記柱状体及び前記第１の導電層における前記溝の幅方向に面する２つの側面上にソース・ドレイン側壁を形成する工程と、
前記柱状体及び前記ソース・ドレイン側壁をマスクとして前記半導体基板に不純物を注入して、第１の不純物領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１の不純物領域に到達する貫通孔を形成する工程と、
前記貫通孔内に前記第１の不純物領域に接続する導電部材を埋設する工程と、
をさらに備えたことを特徴とする請求項１〜８のいずれか１つに記載の半導体装置の製造方法。 - 前記ソース・ドレイン側壁を形成する工程の前に、
前記柱状体及び前記第１の導電層における前記溝の幅方向に面する２つの側面上にエクステンション側壁を形成する工程と、
前記柱状体及び前記エクステンション側壁をマスクとして前記半導体基板に不純物を注入して、第２の不純物領域を形成する工程と、
をさらに備えたことを特徴とする請求項９記載の半導体装置の製造方法。
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