JP2012182199A - Semiconductor device - Google Patents
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Abstract
Description
電力用半導体装置に関する。 The present invention relates to a power semiconductor device.
従来より、電力用半導体装置として、縦型のフィールドプレート構造により電界集中を緩和して高耐圧化を図った絶縁ゲート電界効果トランジスタが知られている。 Conventionally, as a power semiconductor device, an insulated gate field effect transistor has been known which has a vertical field plate structure to alleviate electric field concentration and achieve a high breakdown voltage.
この半導体装置では、ドレイン層上のN形半導体層にトレンチが形成される。このトレンチには、厚いフィールドプレート絶縁膜を介してフィールドプレート電極が埋め込まれている。フィールドプレート電極はソース層に電気的に接続されている。 In this semiconductor device, a trench is formed in the N-type semiconductor layer on the drain layer. In this trench, a field plate electrode is embedded via a thick field plate insulating film. The field plate electrode is electrically connected to the source layer.
トレンチの上部には、ゲート絶縁膜を介するとともに、絶縁膜を介してフィールドプレート電極を挟むようにゲート電極が埋め込まれている。トレンチに隣接するN形半導体層の上部にはP形ベース層が形成され、ベース層の上部にはN形ソース層が形成されている。 A gate electrode is embedded in the upper part of the trench so as to sandwich the field plate electrode with the gate insulating film interposed therebetween. A P-type base layer is formed on the N-type semiconductor layer adjacent to the trench, and an N-type source layer is formed on the base layer.
この構造を用いれば、フォトリソグラフィ工程の削減だけでなく、より深い位置にベースコンタクト層を形成することができるため、アバランシェ耐量を高めることができる。 If this structure is used, the base contact layer can be formed at a deeper position as well as the reduction of the photolithography process, so that the avalanche resistance can be increased.
しかしながら、上記の埋め込みフィールドプレート電極構造のMOSFETにおいては、トレンチ内にフィールドプレート電極が埋め込まれきらず、ボイドが発生する場合がある。ボイドが発生すると、ベース領域とフィールドプレート電極との間のコンタクト抵抗が増加し、アバランシェ電流がベース領域に流れ、寄生バイポーラトランジスタが発生する。寄生バイポーラトランジスタが発生すると、アバランシェ電流が一箇所に集中してしまい、アバランシェ耐量が低下するという問題が生じる。 However, in the MOSFET having the buried field plate electrode structure, the field plate electrode is not completely buried in the trench, and a void may occur. When a void occurs, the contact resistance between the base region and the field plate electrode increases, an avalanche current flows through the base region, and a parasitic bipolar transistor is generated. When the parasitic bipolar transistor is generated, the avalanche current is concentrated in one place, which causes a problem that the avalanche resistance is lowered.
実施形態によれば、この半導体装置は、素子部とダイオード部を有する。素子部は、第1導電形のドレイン層と、前記ドレイン層の上に設けられた第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、前記ベース領域の表面に選択的に設けられた第1導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第1トレンチ内に第1絶縁膜を介して設けられた第1ゲート電極と、前記第1トレンチ内において前記第1ゲート電極の下に第2絶縁膜を介して設けられたフィールドプレート電極と、を有する。ダイオード部は、前記第1導電形のドレイン層と、前記ドレイン層の上に設けられた前記第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、前記素子部のソース領域表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第2トレンチ内に第3絶縁膜を介して設けられた第2ゲート電極と、前記第2トレンチ内において、前記第2ゲート電極の下に、第4絶縁膜を介して設けられたフィールドプレート電極と、を有する。前記ダイオード部の第2トレンチ間の距離が前記素子部の第1トレンチ間の距離と比較して大きくなるように形成されている。 According to the embodiment, the semiconductor device has an element part and a diode part. The element unit includes a drain layer of a first conductivity type, a drift layer of a first conductivity type provided on the drain layer, a base region of a second conductivity type provided on the drift layer, A source region of a first conductivity type selectively provided on the surface of the base region, and a first insulating film in a plurality of first trenches that penetrates the base region from the surface of the source region and contacts the drift layer And a field plate electrode provided in the first trench under the first gate electrode with a second insulating film interposed therebetween. The diode portion includes a drain layer of the first conductivity type, a drift layer of the first conductivity type provided on the drain layer, and a base region of the second conductivity type provided on the drift layer. A second gate electrode provided in a plurality of second trenches through the base region from the surface of the source region of the element portion and in contact with the drift layer via a third insulating film, and in the second trench And a field plate electrode provided via a fourth insulating film under the second gate electrode. The distance between the second trenches of the diode part is formed to be larger than the distance between the first trenches of the element part.
以下、図面を参照しつつ、本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施形態)
図1は第1の実施形態にかかる半導体装置1を示す。半導体装置1は、上下電極構造のパワーMOSFETであり、素子部Aとこの素子部Aに隣接するダイオード部Bとを有する。図1に示すように、素子部Aは、n形(第1導電形)のドレイン層10と、ドレイン層10の上に設けられたn形のドリフト層11と、ドリフト層11の上に設けられたp形(第2導電形)のベース領域12と、を備える。ベース領域12の表面には、n形のソース領域13が選択的に設けられている。
(First embodiment)
FIG. 1 shows a
素子部Aにおいては、ソース領域13の表面からベース領域12を貫通して、ドリフト層11に接する複数の第1トレンチ20が設けられている。第1トレンチ20内の深さ方向下側には、第1フィールドプレート絶縁膜21(第1絶縁膜)を介して第1フィールドプレート電極22が設けられている。第1フィールドプレート電極22の上には、第1ゲート電極23が設けられている。第1ゲート電極23は、第1トレンチ20内において、第1ゲート絶縁膜24(第2絶縁膜)を介して設けられている。第1フィールドプレート絶縁膜21の膜厚は、第1ゲート絶縁膜24の膜厚よりも厚い。
In the element portion A, a plurality of
素子部Aの各第1トレンチ20同士の間には、素子部Aのソース領域13の表面からベース領域12を貫通して、ドリフト層11に接する第1トレンチコンタクト30が設けられている。すなわち、第1トレンチコンタクト30は、ベース領域12の表面と略平行な方向に、交互に配置されている。第1トレンチコンタクト30の下端は、トレンチ20の下端よりも浅い位置にあり、この第1トレンチコンタクト30の直下域内にキャリア抜き層31が形成されている。
Between the
一方、ダイオード部Bは、素子部Aと同様、n形(第1導電形)のドレイン層10と、ドレイン層10の上に設けられたn形のドリフト層11とを有する。すなわち、ダイオード部Bは、素子部Aと半導体基板(実施形態では、ドレイン層10、ドリフト層11)を共有する。ダイオード部Bには、選択的なソース領域13が設けられない。すなわち、ダイオード部Bの第2トレンチ40内の深さ方向下側には、第2フィールドプレート絶縁膜41(第3絶縁膜)を介して第2フィールドプレート電極42が設けられており、第2フィールドプレート電極42の上には直接第2ゲート電極43が設けられている。第2ゲート電極43は、第2トレンチ40内において、第2ゲート絶縁膜44(第4絶縁膜)を介して設けられており、第2フィールドプレート絶縁膜41の膜厚は、第2ゲート絶縁膜44の膜厚よりも厚い。
On the other hand, the diode part B, like the element part A, has an n-type (first conductivity type)
ダイオード部Bの各第2トレンチ40同士の間には、素子部Aのベース領域12の表面からこれを貫通して、ドリフト層11に接する第2トレンチコンタクト50が設けられている。すなわち、トレンチコンタクトは、ベース領域12の表面と略平行な方向に、交互に配置されている。トレンチコンタクト30の下端は、トレンチ20の下端よりも浅い位置にあり、このトレンチコンタクトの直下域内にキャリア抜き層31が形成されている。
Between the
素子部Aとダイオード部Bが共有するドレイン層10にはドレイン電極80に接続されており、ソース領域13と、ベース領域12には、ソース電極81が接続されている。
The
第1と第2ゲート電極23、43は、半導体装置1の端部において、図示しないゲートコンタクトを共有し、やはり図示しない共通のゲート配線に接続されている。各第1および第2フィールドプレート電極22、42は、第1および第2フィールドプレート電極22、42の端部において、上記のゲートコンタクトを経由して、共通のフィールドプレート配線に接続されている。
The first and
ドレイン層10、ドリフト層11、ベース領域12、およびソース領域13の主成分は、たとえば、シリコン(Si)であってよい。第1と第2ゲート電極23、43、および第1と第2フィールドプレート電極22、42の材質は、たとえば、ポリシリコン(poly−Si)である。第1と第2フィールドプレート絶縁膜21、41、第1と第2ソース絶縁膜24、44の材質は、酸化シリコン(SiO2)である。ドレイン電極80、ソース電極81の材質は、例えば、アルミニウム(Al)、銅(Cu)、タングステン(W)、ポリシリコンであってよい。
The main component of the
以上のように、半導体装置1は、同一基板のドレイン層10、ドリフト層11とゲート層12と各電極上に、素子部Aとダイオード部Bとを有することになる。
As described above, the
図2は、素子部とダイオード部との電気的接続関係を示す簡易回路図である。ここでは、N基板(ドレイン層10およびドリフト層11)は正の電圧Vにバイアスされるように概略的に示され、フィールドプレート電極22とはアース接続されるように概略的に示されている。同図に示すように、ダイオード部Bにおいては、素子部Aと共通するベース層12がアノード電極となり、素子部Aのソース電極81と接続される。一方、素子部Aと共通するドレイン層10とドリフト層11がカソード電極となり、素子部Aのドレイン電極80と電気的に接続される。このように、半導体装置1は素子部AとダイオードBは互いに並列接続される構造となる。
FIG. 2 is a simplified circuit diagram showing an electrical connection relationship between the element portion and the diode portion. Here, the N substrate (
ここで、本実施形態では、素子部Aの複数の第1トレンチ20同士のピッチX1が0.6μm(ミクロン)以上に設定されている。例えば、トレンチ20のピッチX1が0.6μmのとき、ドリフト層11の不純物濃度は、1×1017(atoms/cm3)以下に設計されている。なお、第1トレンチ20のピッチX1の最小値は、0.6μmであり、ドリフト層11の不純物濃度の最大値は、1×1017(atoms/cm3)である。
Here, in the present embodiment, the pitch X1 between the plurality of
一方、ダイオード部Bの第2トレンチ40同士のピッチY1は素子部Aの第1トレンチ20のピッチよりも大きく設定され、例えば、3.0μm以上に設定される。すなわち、図1に示すように、X1<Y1となるように設定される。このようにすることで、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレイン・ソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレークダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。これにより、素子部Aのオン抵抗を減少させることが可能とする。
On the other hand, the pitch Y1 between the
図3は、本実施形態におけるダイオード部BのピッチY1とダイオード部Bの耐圧Vdssとの関係を例示したグラフである。本図に示す通り、ダイオード部BのセルピッチY1が3.0μmの時は耐圧Vdssは115.0Vであるが、セルピッチYを3.20μmとすることで、耐圧Vdssが118.5V発生するという効果が生じた。 FIG. 3 is a graph illustrating the relationship between the pitch Y1 of the diode part B and the withstand voltage Vdss of the diode part B in the present embodiment. As shown in this figure, when the cell pitch Y1 of the diode part B is 3.0 μm, the withstand voltage Vdss is 115.0V, but by setting the cell pitch Y to 3.20 μm, the withstand voltage Vdss is generated by 118.5V. Occurred.
以上の通り、本実施形態によると、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレイン・ソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。したがって、素子部Aのオン抵抗を減少させることが可能とする。特に、ダイオード部BのセルピッチYを3.20μmとし、素子部AのセルピッチXをそれ以下とすることで、より上記効果を実現し易くする。 As described above, according to the present embodiment, since the breakdown voltage Vdss in the diode part B is smaller than the drain-source breakdown voltage Vdss in the element part A, the avalanche breakdown occurs in the diode part B, and the generation of carriers is reduced to the diode. It is concentrated in part B. Therefore, the on-resistance of the element part A can be reduced. In particular, when the cell pitch Y of the diode part B is set to 3.20 μm and the cell pitch X of the element part A is set to be smaller than that, the above effect can be more easily realized.
なお、本実施形態にかかる半導体装置1の終端部は、素子部A、ダイオード部Bのいずれを終端としても構わない。ただし、第1トレンチ20あるいは第2トレンチ40の側面の最終端をドレイン層11のみで積層させる処理を行うことが好ましい。
Note that the terminal part of the
(第2の実施形態)
図4は、第2の実施形態にかかる半導体装置1を示す図である。同図に示すように、本実施形態では、素子部Aの第1フィールドプレート絶縁膜21の膜厚X2とダイオード部Bの第2フィールドプレート絶縁膜41のY2とを比較した場合に、X2>Y2が成り立つ関係になるよう形成する。このようにすることで、ダイオード部Bの耐圧Vdssが素子部Aのドレイン・ソース間の耐圧よりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。よって、素子部Aのオン抵抗を減少させることが可能とする。キャリアの発生をダイオード部Bに集中させる。
(Second Embodiment)
FIG. 4 is a diagram illustrating the
図5はダイオード部Bの耐圧Vdssと第2フィールドプレート絶縁膜41の膜圧Y2との関係を例示した図である。本図では、ダイオード部Bの膜厚Y2を640nmとすることで、もっとも大きな耐圧Vdssが発生するという効果が生じた。
FIG. 5 is a diagram illustrating the relationship between the breakdown voltage Vdss of the diode part B and the film pressure Y2 of the second field
以上の通り、本実施形態によると、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレイン・ソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。したがって、素子部Aのオン抵抗を減少させることが可能とする。特に、ダイオード部Bの膜厚Y2を640nmとし、素子部AのセルピッチXをそれ以上とすることで、より上記効果を実現し易くする。
(第3の実施形態)
図6は第3の実施形態にかかる半導体装置を示す図である。同図に示すように、本実施形態では、素子部Aの第1トレンチ20の深さX3とダイオード部Bの第2トレンチ40の深さY3を比較した場合において、X3>Y3が成り立つように第1および第2トレンチ20、40を形成する。本実施形態によると、ダイオード部Bにおける耐圧Vdssが素子部Aにおけるドレイン・ソース間の耐圧Vdssよりも小さくなるため、ダイオード部Bでアバランシェブレイクダウンが発生し、キャリアの発生をダイオード部Bに集中させられる。したがって、素子部Aのオン抵抗を減少させることが可能とする。
As described above, according to the present embodiment, since the breakdown voltage Vdss in the diode part B is smaller than the drain-source breakdown voltage Vdss in the element part A, the avalanche breakdown occurs in the diode part B, and the generation of carriers is reduced to the diode. It is concentrated in part B. Therefore, the on-resistance of the element part A can be reduced. In particular, when the film thickness Y2 of the diode part B is 640 nm and the cell pitch X of the element part A is more than that, the above effect can be more easily realized.
(Third embodiment)
FIG. 6 is a diagram showing a semiconductor device according to the third embodiment. As shown in the figure, in this embodiment, when the depth X3 of the
半導体装置 1、ドレイン層 10、ドリフト層 11、 ゲート領域 12、 ソース領域 13、 第1トレンチ 20、 第1フィールドプレート絶縁膜(第1絶縁膜) 21、 第1フィールドプレート電極 22、 第1ゲート電極 23、 第1ゲート絶縁膜(第2絶縁膜) 第1トレンチコンタクト 30、 キャリア抜き層 31、51、 第2トレンチ 40、 第2フィールドプレート絶縁膜(第3絶縁膜) 41、 第2フィールドプレート電極 42、第2ゲート電極 43、 第2ゲート絶縁膜(第4絶縁膜) 第1トレンチコンタクト 50、 ドレイン電極 80、 ソース電極 81
Claims (3)
前記第1導電形のドレイン層と、前記ドレイン層の上に設けられた前記第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、このベース領域を貫通して、前記ドリフト層に接する複数の第2トレンチ内に第3絶縁膜を介して設けられた第2ゲート電極と、この第2ゲート電極の下に、第4絶縁膜を介して設けられた第2フィールドプレート電極と、を有するダイオード部とを有し、
前記ダイオード部の隣接する第2トレンチ間の距離が前記素子部の隣接する第1トレンチ間の距離と比較して大きくなるように形成されていることを特徴とする半導体装置。 A drain layer of a first conductivity type; a drift layer of a first conductivity type provided on the drain layer; a base region of a second conductivity type provided on the drift layer; and a surface of the base region A source region of a first conductivity type selectively provided in the first region and a plurality of first trenches through the base region from the surface of the source region and in contact with the drift layer via a first insulating film A first gate electrode provided in the first trench and a first field plate electrode provided under the first gate electrode via a second insulating film;
The drain layer of the first conductivity type, the drift layer of the first conductivity type provided on the drain layer, the base region of the second conductivity type provided on the drift layer, and the base region A second gate electrode provided through a third insulating film in a plurality of second trenches that are in contact with the drift layer, and provided below the second gate electrode through a fourth insulating film A second field plate electrode, and a diode portion having
The semiconductor device is characterized in that the distance between the second trenches adjacent to the diode part is larger than the distance between the first trenches adjacent to the element part.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2011042472A JP2012182199A (en) | 2011-02-28 | 2011-02-28 | Semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105161536A (en) * | 2015-07-27 | 2015-12-16 | 成都嘉石科技有限公司 | Manufacturing method of semiconductor device with overline field plate |
| US10121892B2 (en) | 2016-03-08 | 2018-11-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
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2011
- 2011-02-28 JP JP2011042472A patent/JP2012182199A/en not_active Withdrawn
Cited By (2)
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