JP2012175594A - 可変容量回路 - Google Patents

Abstract

【課題】キャパシタが破壊されずＡＣ信号が歪まないようにした可変容量回路を提供する。
【解決手段】可変容量回路は，基準電位を中心とする交流信号が印加される所定ノードと，所定ノードに接続される第１のキャパシタと，第１のキャパシタと基準電位との間に接続された第２のキャパシタと，第２のキャパシタと第１のキャパシタとの間の第１のノードと基準電位との間に設けられた第３のキャパシタ及び容量制御用のトランジスタと，第３のキャパシタとトランジスタとの間の第２のノードに第１のバイアス電圧を印加するバイアス回路とを有する。
【選択図】 図５

Description

本発明は，可変容量回路に関する。

可変容量回路は，キャパシタとスイッチを有する回路を複数有し，オンするスイッチの数を制御することで容量値を可変制御する。あるノードの容量値を様々な条件に応じて可変設定する必要がある場合に，このような可変容量回路が使用される。

例えば，携帯端末等に用いられるパワーアンプの出力端子には，インピーダンスマッチング回路が設けられる。インピーダンスマッチング回路は，インダクタとキャパシタを有する回路である。そのインピーダンスマッチング回路のインピーダンスを微調整可能にするためには，インダクタのインダクタンスを可変制御可能にするか，キャパシタの容量値を可変制御可能にするかが考えられるが，一般には容量値を可変にする可変容量回路が利用される。パワーアンプ以外にも様々な用途で容量値を可変設定する必要がある場合にも，可変容量回路が利用される。

このような可変容量回路は，パワーアンプの出力端子とグランドとの間にキャパシタとＭＯＳトランジスタを有する回路を並列に設け，ＭＯＳトランジスタをオンさせることで出力端子の容量を増加させる。

可変容量回路については，たとえば，以下の特許文献に記載されている。

特開２００８−１６６８７７号公報 特開２０００−１５０７７９号公報

しかしながら，上記の例のパワーアンプの出力端子には大電力の信号が出力される。例えば，携帯端末で出力のインピーダンスマッチングが一時的にずれた場合，瞬時的に出力電力が３０ｄＢｍを上回る場合がある。この電力はＡＣ信号の電圧振幅に換算すると，５０Ωでマッチングする場合，０Ｖを中心に±１０Ｖの振幅を有することを意味する。

そのため，パワーアンプの出力端子に接続される可変容量回路は，キャパシタ素子に高い電圧が印加され破壊されるおそれがあり，キャパシタ素子の耐圧を考慮した回路構成が必要になる。

０Ｖを中心に大振幅で出力端子に現れるこのＡＣ信号は，電源電圧を超える電圧を有するとともに，一方で，マイナスの大きな電圧を有する。そのため，可変容量回路内のＭＯＳトランジスタのドレインのＰＮ接合が導通して，出力信号波形を歪ませる原因になる。

そこで，本発明の目的は，キャパシタが破壊されず信号波形への影響が少ない可変容量回路を提供することにある。

可変容量回路の第１の側面は，基準電位を中心とする交流信号が印加される所定ノードと，
前記所定ノードに接続される第１のキャパシタと，
前記第１のキャパシタと前記基準電位との間に接続された第２のキャパシタと，
前記第２のキャパシタと前記第１のキャパシタとの間の第１のノードと前記基準電位との間に設けられた第３のキャパシタ及び容量制御用のトランジスタと，
前記第３のキャパシタとトランジスタとの間の第２のノードに第１のバイアス電圧を印加するバイアス回路とを有する。

第１の側面によれば，キャパシタが破壊されず信号波形への影響が少ない可変容量回路を提供する。

本実施の形態の可変容量回路が適用されるパワーアンプを示す図である。 可変容量回路の一例と動作を示す図である。 トランジスタＳＷの構造の例を示す図である。 図２の可変容量回路の動作シミュレーションを示す図である。 第１の実施の形態における可変容量回路を示す図である。 第２の実施の形態における可変容量回路の図である。 第２の実施の形態における可変容量回路の動作波形図である。 第３の実施の形態における可変容量回路の図である。 第３の実施の形態における可変容量回路の動作波形図である。 実施例の可変容量回路とシミュレーション結果を示す図である。

図１は，本実施の形態の可変容量回路が適用されるパワーアンプを示す図である。図１には，入力信号を増幅して大電力の出力信号を生成するパワーアンプＰＡと，パワーアンプＰＡの出力ＯＵＴに設けられたインピーダンス整合回路１０とが示されている。インピーダンス整合回路１０は，インダクタＬと，可変容量回路２０と，可変容量回路２０の容量値を制御する制御回路１２とを有する。

図１に示された可変容量回路２０は，パワーアンプの出力端子ＯＵＴと基準電位であるグランドＡＶＳとの間に，キャパシタＣとスイッチＳＷとを有する回路が複数並列に設けられている。

制御回路１２からの制御信号によりスイッチＳＷが導通すると，そのスイッチに接続されるキャパシタＣの容量値が出力端子ＯＵＴの容量値に加算される。スイッチＳＷが非導通ではキャパシタＣのグランドＡＶＳに接続されている下部電極がフローティングになり出力端子ＯＵＴの容量値には加算されない。制御回路１２は，所定のモニタ量に応じて制御信号を生成し，必要な数のスイッチＳＷを導通させて，可変容量回路２０の容量値を最適値に制御する。スイッチＳＷは，例えば，ＭＯＳトランジスタで構成される。

パワーアンプＰＡは，小振幅の入力信号ＩＮを増幅し，大電力の出力信号を生成する。この出力信号は，例えばグランドＡＶＳなどの基準電位を中心とする大振幅のＡＣ（交流）信号である。そのため，出力端子とグランド間に設けられたキャパシタには大きな電圧が印加される。したがって，大きな電圧印加によっても可変容量回路内のキャパシタが破壊されないようにすることが要求される。

図２は，可変容量回路の一例と動作を示す図である。図２（Ａ）には，可変容量回路２０内の１組のキャパシタＣとスイッチＳＷを有する回路例が示されている。図１で示したパワーアンプＰＡなどの出力端子には大振幅のＡＣ信号が印加されるため，キャパシタＣが破壊されないような回路構成になっている。

すなわち，図２（Ａ）の可変容量回路は，パワーアンプの出力端子などＡＣ信号が印加される所定のノードＭ０とグランドＡＶＳとの間に，複数のキャパシタＣ０，Ｃ１，Ｃ２とＮチャネルＭＯＳトランジスタのスイッチＳＷとが直列に接続されている。そして，トランジスタＳＷのゲートには，制御回路からの制御信号Ｇが供給される。

図１の例では，キャパシタの耐圧が概ね電源電圧（ＡＶＤ＝３．３Ｖ）程度であるため，所定ノードＭ０の±１０ＶのＡＣ信号の振幅電圧に耐えられるようにするために，３段のキャパシタＣ０，Ｃ１，Ｃ２を直列に接続した構成にしている。これらのキャパシタの容量値は等しいとする。そのようにすることで，１つのキャパシタの電極間に印加される電位差が約３．３Ｖ程度と，耐圧以下になっている。図示されるとおり，キャパシタの最上部から最下部のノード（端子）を順にＭ０，Ｍ１，Ｍ２，Ｍ３とし，またトランジスタＳＷのゲートをＧとする。

なお，本来なら，ノードＭ０〜Ｍ２にはグランドに対してリークパスを形成する素子が設けられるが，ここでは省略されている。このリークパスは，半導体製造時の配線工程でパターニングのために用いられるプラズマ荷電粒子が配線に蓄積され，その電位が上昇することによって大きな電位差を招き，その配線に接続される薄い酸化膜を有する素子が破壊することを回避するために設けられる。

図１（Ｂ）は，それぞれスイッチＳＷがオン，オフ時の各ノードＭ０〜Ｍ３の動作波形を示している。ノードＭ０はパワーアンプの出力端子に相当し，基準電位である０Ｖを中心とする±10Vの振幅のＡＣ信号の波形になる。ゲートＧがＨレベルの電源レベルＡＶＤ（Ｇ＝ＡＶＤ），すなわち，スイッチであるトランジスタＳＷがオンの時は，ノードＭ３の電位はグランド電位になり，ノードＭ０とグランドとの電位差が３分割され，他のノードＭ１，Ｍ２の電位が図示されるように，基準電位０Ｖを中心としたノードＭ０よりも小さい振幅のＡＣ信号になる。

一方，ゲートＧがＬレベルのグランドレベルＡＶＳ（Ｇ＝ＡＶＳ），すなわち，スイッチＳＷがオフの時は，ノードＭ３がハイインピーダンスになる。そのため，理想的には各ノードＭ０〜Ｍ３は全て同じＡＣ信号波形になり，ノードＭ０からはキャパシタＣ０〜Ｃ３として見えない状態になり，合成容量=0になる。

しかしながら，実際には，トランジスタＳＷのドレイン端であるノードＭ３にマイナスの大振幅が供給されると，トランジスタＳＷのＮ型ドレイン領域とそのバックゲートであるＰ型ウエル領域との間のＰＮ接合が導通し，ノードＭ３にはグランドから電荷が注入される。

図３は，トランジスタＳＷの構造の例を示す図である。図３に示すように，ＮチャネルＭＯＳトランジスタは，Ｐ型基板Ｐｓｕｂ内に形成したＮ型ウエル領域Ｎ−ｗｅｌｌ，その中に形成したＰ型ウエル領域Ｐ−ｗｅｌｌ，そして，その中に形成したＮ型のソース，ドレインＳ，Ｄと，ゲート電極とで構成される。そして，トランジスタＳＷがオフ状態でノードＭ３にマイナスの大振幅の電圧が供給されると，グランド電位ＡＶＳに固定されているバックゲートであるＰウエル領域Ｐ−ｗｅｌｌとノードＭ３が接続されるドレインＤ(n^＋拡散層)とで構成されるＰＮ接合が，その閾値電圧を超えて順バイアスになる。その結果，ＰＮ接合が導通してグランドＡＶＳからノードＭ３に電荷が注入され，ノードＭ３の電位が理想的な−１０Ｖまで下がらないという現象が生じる。すなわち，ノードＭ３の波形は，図２（Ｂ）の（２）の破線のようになる。

このようにノードＭ３の波形は，マイナス側（下側）が歪んだ波形になる。このことは，即ち，ノードＭ３に容量性負荷がありグランドから電荷が注入され，トランジスタＳＷがオフの場合の理想的な動作（図２（Ｂ）（２）中のＩｄｅａｌの波形）を得ることができないことを意味する。また，直交周波数分割多重（ＯＦＤＭ）信号に見られるように瞬時的にマイナスの大信号が入力された場合には，スイッチＳＷオフの理想的な動作ができず，ノードＭ０の波形を歪ませる原因となり，例えば，パワーアンプの出力信号の線形性を劣化させてしまうことを意味している。

図４は，図２の可変容量回路の動作シミュレーションを示す図である。シミュレーションモデルは，図４（Ａ）に示されるとおり，グランドを中心とするＡＣ信号が印加されるノードＭ０とグランドとの間に，容量値３Ｃの３つのキャパシタを直列に接続した左側の回路と，容量値３Ｃの３つのキャパシタとＮＭＯＳトランジスタＳＷとを直列に接続した右側の回路とを有する。ゲートＧに印加される制御信号がＨレベルの場合はトランジスタＳＷがオンして，両側の回路がノードＭ０とグランドとの間に並列接続された状態になり，合成容量値は２Ｃになる。一方，ゲートＧの制御信号がＬレベルの場合はトランジスタＳＷがオフとなり，左側の回路のみがノードＭ０とグランドとの間に接続された状態となり，合成容量値は半分のＣになる。たとえば，容量値ＣをＣ＝２．５ｐＦに設定すると，合成容量値は，トランジスタＳＷがオンになると５．０ｐＦ，オフになると２．５ｐＦに可変できることが理解できる。

図４（Ｂ）に示したシミュレーション結果は，ゲートＧの制御信号がＬレベルにされトランジスタＳＷがオフ状態で，時間０ｎｓでグランド（０Ｖ）を中心として電圧が振幅するＡＣ信号を印加したときの，ノードＭ３の電圧変化を示している。トランジスタのスイッチＳＷがオフの時は，時間０ｎｓ直後では，フローティング状態のノードＭ３はノードＭ０のＡＣ信号に追従して０Ｖを中心に電位が上下しようとするが，時間０ｎｓと１ｎｓとの間でノードＭ３がマイナス電位になると，トランジスタのバックゲートであるＰウエルとドレインのn^＋拡散層間のＰＮ接合が順バイアスになり，閾値電圧を超えてオンし，バックゲートからドレインに電荷が流入され，理想的なマイナス電位である−１０Ｖまで低下しない。そのため，ノードＭ３の電位の波形は，マイナス側は振幅が小さく，プラス側は振幅が大きい歪んだ波形となり，理想的な０Ｖを中心とする波形にはならない。

図４（Ｂ）のシミュレーション結果によれば，ノードＭ３の電位は，その最大値がノードＭ０の＋１０Ｖよりもむしろ高くなっている。その理由は，ノードＭ３に流入されるバックゲートからドレインへの電流により，ノードＭ３のＤＣ電位ＶＤＣが時間０ｎｓからゆっくりと上昇し，上昇したＤＣ電位ＶＤＣのままノードＭ３が上下に振幅するからである。したがって，一見すると，シミュレーション結果では定常状態（８〜１０ｎｓ）でノードＭ３の波形はノードＭ０の波形に追従しているかのように見える。

しかし，その絶対電位は＋１０Ｖを超えている。ノードＭ０が接続されているドレインが＋１０Ｖを超えると，実際には，図３のＰ型ウエル領域とドレインＤとの間のＰＮ接合には，逆バイアスで且つＰＮダイオードのブレークダウン電圧（概ね１０Ｖ）を超える電圧が印加され，ドレインＤからＰ型ウエル領域，そしてグランドに向かって大電流が流れる。そのため，実際のノードＭ３の波形は，図４（Ｂ）のようにプラス側を上下に振幅する波形にはならない。ただし，シミュレーションモデルにはこのブレークダウンモデルは設けられていない。

このように，トランジスタＳＷがオフの場合，ノードＭ３の波形は，ノードＭ０に追従する理想的な波形ではなくマイナス側が歪み，さらに，ＰＮ接合をブレークダウンさせることもあり，理想的な波形からはほど遠い波形になる。

無線通信のＯＦＤＭ通信方式のようにマルチキャリアの場合は，周波数が直交関係にある複数のサブキャリアが多重化されるので，多重化後の信号は波高率（クレストファクタ）が高い信号になる。したがって，そのような通信方式ではパワーアンプの出力端子には瞬時に電位がプラス側に高くなったりマイナス側に低くなったりと変化する。よって，可変容量回路は，そのような波形がノードＭ０に印加されても，対応できることが望まれる。

本実施の形態にかかる可変容量回路は，上記のノードＭ０のように，電源電圧（例えば３．３Ｖ）以上の電位，およびグランド以下のマイナス電位を有するＡＣ信号が印加されても，可変容量回路内のキャパシタが耐圧以下に維持される構成にすることが求められる。特に，スイッチであるトランジスタＳＷがオフの場合に，各ノードの波形を歪ませずに，ノードＭ０に対して影響を及ぼさないような小さい容量負荷になるようにすることが求められる。

［第１の実施の形態］
図５は，第１の実施の形態における可変容量回路を示す図である。図５に示した可変容量回路２０は，例えばパワーアンプＰＡの出力端子である所定のノードＭ０と基準電位であるグランドＡＶＳとの間に設けられている。パワーアンプの出力端子は所定のノードの一例である。所定のノードＭ０には基準電位であるグランドを中心とする交流信号（ＡＣ信号）が印加される。そして，可変容量回路２０は，所定のノードＭ０に接続される第１のキャパシタＣ０〜Ｃｋ−１と，第１のキャパシタと基準電位ＡＶＳとの間に設けられる第２のキャパシタＣＡと，第２のキャパシタＣＡと第１のキャパシタＣ０〜Ｃｋ−１との間の第１のノードＭｋと基準電位ＡＶＳとの間に設けられた第３のキャパシタＣｋ及び容量制御用のトランジスタＳＷとを有する。

第１のキャパシタＣ０〜Ｃｋ−１は，１個または複数個の直列接続されたキャパシタからなり，所定のノードＭ０のＡＣ信号の振幅に対応して，各キャパシタの電極間が耐圧以下になるような個数で構成されている。所定のノードＭ０のＡＣ信号の振幅が±１０Ｖで，キャパシタの耐圧が３．３Ｖ程度であれば，ｋ＝２が選択され，所定のノードＭ０とグランド間は，第１のキャパシタＣ０，Ｃ１と第２のキャパシタＣＡの計３つのキャパシタを直列接続した構成になる。第２のキャパシタＣＡの容量値によっては，ｋ＝３が選択され４つのキャパシタ構成になる。ＡＣ信号の振幅が小さいなど，場合によってはｋ＝１でもよく，その場合は，第１のキャパシタは１個のキャパシタＣ０のみである。

そして，可変容量回路２０は，第３のキャパシタＣｋとトランジスタＳＷとの間の第２のノードＭｋ＋１に，第１のバイアス電圧ＡＶＤを印加するバイアス回路ＢＩＡＳを有する。この第１のバイアス電圧は，少なくともトランジスタＳＷのドレインとバックゲートの間のＰＮ接合が順方向に導通しない程度のプラスの電位であり，望ましくは電源電圧ＡＶＤ（例えば３．３Ｖ）である。

バイアス回路ＢＩＡＳは，第１のノードＭｋにも，第２のバイアス電圧Ｖｋを印加する。この第２のバイアス電圧Ｖｋは，回路条件によるが，グランド電位でもよく，グランドと第１のバイアス電圧ＡＶＤとの間の電位でもよい。

第１，第２のバイアス電圧ＡＶＤ，Ｖｋは，それぞれ高抵抗Ｒｋ＋１，Ｒｋを介して，ノードＭｋ＋１，Ｍｋに印加される。この高抵抗Ｒｋ＋１，Ｒｋは，容量の中間ノードとバイアス回路の間に挿入されているため、上述した半導体製造時の配線工程で生じる可能性のあるノードＭｋ＋１，Ｍｋのリークパス（電荷が逃げるパス）としても働く。さらに，Ｒｋ＋１，Ｒｋの抵抗値は高いので，ノードＭ０から各バイアス電圧ＡＶＤ，Ｖｋを見たＣＲ回路を有するローパスフィルタのカットオフ周波数は低く設定され，ノードＭ０のＡＣ信号の高い周波数成分がリークすることはない。

上記の可変容量回路２０では，次のようにノードＭｋ＋１の波形が歪むことが抑制または防止される。すなわち，所定ノードＭ０とグランドＡＶＳとの間には，トランジスタＳＷのオン，オフにかかわらず，第１のキャパシタＣ０〜Ｃｋ−１と第２のキャパシタＣＡが直列に接続された構成を有する。したがって，トランジスタＳＷがオフの場合，所定ノードＭ０に大振幅のＡＣ信号が印加されたときのノードＭｋのＡＣ信号波形は，所定ノードＭ０のＡＣ信号の電位とグランド電位とを第１のキャパシタＣ０〜Ｃｋ−１と，第２のキャパシタＣＡで分圧した波形になり，その振幅はノードＭ０のＡＣ信号の振幅より小さくなる。

また，トランジスタＳＷがオフの場合に，第２のノードＭｋ＋１の電位は，第１のノードＭｋの振幅に追従する。しかし，第２のノードＭｋ＋１には，プラスの第１のバイアス電圧ＡＶＤが印加されているので，第２のノードＭｋ＋１の電位は，第１のバイアス電圧ＡＶＤを中心とし第１のノードＭｋと同等の小振幅を有する電位になる。つまり，（ＡＶＤ＋ＭｋのＡＣ電位）になる。

その結果，ノードＭ０にマイナスの大振幅の電位が印加されたときも，第２のノードＭｋ＋１が接続されるトランジスタＳＷのドレインの電位が，バックゲートとの間のＰＮ接合を順方向に導通させる電位までは低下せず，ＰＮ接合はその閾値電圧Ｖｔｈより低く抑えられ，導通が抑制または防止される。

さらに，第２のバイアス電圧Ｖｋがグランド電位であれば，第１のノードＭｋのＡＣ信号は，０Ｖを中心とする小振幅の信号になる。一方，第２のバイアス電圧Ｖｋがグランドと第１のバイアス電圧ＡＶＤとの間のプラスの電位であれば，第１のノードＭｋのＡＣ信号は，そのプラスの第２のバイアス電圧Ｖｋを中心とする小振幅の信号になる。いずれの場合でも，第１，第２のノードＭｋ，Ｍｋ＋１間の電圧が，第３のキャパシタＣｋの耐圧以下になるように第２のバイアス電圧Ｖｋが選択されることが望ましい。

このように，図５の可変容量回路２０は，次の構成を有する。第１に，スイッチであるトランジスタＳＷがオフ状態でも必ずノードＭ０とグランドＡＶＳとの間に複数のキャパシタが接続されるように，グランドに接続される第２のキャパシタＣＡを設ける。第２に，第１，第２のキャパシタの間の第１のノードＭｋと，スイッチトランジスタＳＷのドレイン側の第２のノードＭｋ＋１に高抵抗を介してそれぞれ適切なバイアス電位Ｖｋ，ＡＶＤを供給する。

以下，図５の可変容量回路を基本構成とする２つの実施の形態の可変容量回路について具体的に説明する。

［第２の実施の形態］
図６は，第２の実施の形態における可変容量回路の図である。第２の実施の形態では，図５の第１の実施の形態において，第１のキャパシタＣ０〜Ｃｋ−１が３つのキャパシタＣ０，Ｃ１，Ｃ２からなり，第１のノードＭｋ（Ｍ３）には高抵抗Ｒ３を介して電源ＡＶＤとグランドＡＶＳとの間のバイアス電圧Ｖｂが供給される。さらに，ノードＭ１，Ｍ２は高抵抗Ｒ１，Ｒ２を介してグランド電位ＡＶＳに接続されている。これらの高抵抗Ｒ１，Ｒ２，Ｒ３はそれぞれ上述したリークパスを形成するとともに，カットオフ周波数が低いローパスフィルタを構成する。また，ノードＭ４は，図５の例と同様に，高抵抗Ｒ４を介して電源ＡＶＤのバイアス電圧に接続される。

すなわち，第２の実施の形態では，所定ノードＭ０とグランドＡＶＳとの間にキャパシタC0〜C2を直列に接続し，ノードＭ３にキャパシタC3とスイッチ用トランジスタＳＷを直列に接続したものをグランドに対して直列に設け，またノードＭ３とグランド間にキャパシタCAを設けている。またキャパシタC0〜CAの中間ノードM1，M2，M3，及びトランジスタSWのドレイン端子M4にそれぞれ高抵抗R1〜R4を介してバイアス回路BIASのバイアス電位が供給される。

高抵抗は約100kΩ以上が目安である。この抵抗は，キャパシタC0〜C2と高抵抗R1〜R4を介して所定ノードM0の高周波信号が抜けていくロスを低減するために，ある程度大きい値が要求される。

図７は，第２の実施の形態における可変容量回路の動作波形を示す図である。図７には，所定ノードM0にグランド中心に±10Vの振幅で振れるAC信号が印加された時のスイッチSWがオン，オフの時の各ノードの波形を示している。

スイッチのオン，オフにかかわらず，キャパシタC0〜C2，CAが所定ノードM0からグランドに対して直列に接続されている。そのため，各ノードM0〜M3のAC波形は，所定ノードM0のAC波形を分圧した波形になる。また，各ノードM1〜M3のDC電位は，バイアス回路によって供給された電位，それぞれVa，Va，Vbに固定される。従って，ノードM1，M2，M3の波形は，図示されるように，それぞれバイアス電圧Va，Va，Vbを基準にして所定ノードM0とグランドを4分圧したAC振幅を持つ波形になる。

バイアス電圧Vaはグランド０Ｖであるので，ノードM1,M2はそれぞれ０Vを中心とするAC波形になり，バイアス電圧Vbは電源ＡＶＤ(=3.3V)とグランドとの間の電位であるので，ノードM3はバイアス電圧Vbを中心とするAC波形になる。ただし，トランジスタSWがオンの時とオフの時とで，キャパシタC3がグランドに接続されたりされなかったりするので，その分，分圧比率がことなり，ノードM3の振幅に差が生じる。トランジスタSWがオンの場合の方が振幅は小さくなる。

次に，ノードM4の波形について，スイッチトランジスタSWがオフの時について説明する。トランジスタがOFFになると，ノードM4はAC的にはハイインピーダンス，DC的には高抵抗R4を介して電源電位であるバイアス電圧Vcになるよう固定される。したがって，図７（２）に示されるように，ノードM4の電位は，バイアス電圧VcのDC電位を中心にノードM3と同じ振幅で振れる。

図２，図３の構成例では，本実施の形態のキャパシタCAがないため，スイッチトランジスタSWがオフの時はノードM3の波形がほぼノードM0と同じになり，そのためマイナスの大信号がトランジスタのドレイン端子に供給されていた。これがドレイン領域のPN接合の導通とそれによるリーク電流を招いていた。

しかし，本実施の形態では，トランジスタSWのオフ状態でもグランドに接続される固定容量CAを設けているため，ノードM3の電位はノードM0とグランドを4分圧した小振幅となることができる。よって，キャパシタC3を介してカップリングしているノードM4の波形も同様に小振幅にすることができる。

さらに，ノードM4のDC電位を高抵抗R4によってバイアス電圧Vc(電源電圧)に持ち上げているので，図７（２）中の破線で示すように，ノードM4はマイナス電位にならず，トランジスタSWのバックゲートのP型ウエル領域PwellとN型ドレイン領域とのPN接合を常に逆バイアスにすることができる。少なくとも，ノードM4の電位が上記PN接合の閾値電圧Vthを超えないようにバイアス電圧VcとキャパシタCA，C3などの容量値が選択されている。

また，高抵抗R1〜R4は，バイアス回路BIASの抵抗を介してグランドに接続されているため，容量間のノードM1〜M4に接続するリークパスの役割も兼ねさせることができる。

次に，ノードM4の電位についてスイッチトランジスタSWがオンの時の動作を説明する。この時，ノードM4はグランド電位になり，キャパシタCAとC3の並列容量が最下部のキャパシタになる。可変容量回路の全キャパシタは，キャパシタCAとC3の合成キャパシタと，キャパシタC0，C1，C2の計４つの直列キャパシタになる。そして，ノードM3のDC電位Vbは，ノードM2とM4のDC電位が共にグランドであることを考慮し，キャパシタC1，C2，C3，CAに印加される電圧が耐圧以下になるように選択される。つまり，各ノードM1，M2，M3，M4には，それぞれバイアス電圧に各ノードのAC振幅を加えた電位が印加されるので，それらノード間の差電圧が各キャパシタの耐圧（例えば電源電圧3.3V程度）を超えないように，バイアス電圧Vbが予め設定される。

［第３の実施の形態］
図８は，第３の実施の形態における可変容量回路の図である。また，図９は，第３の実施の形態における可変容量回路の動作波形図である。図６の可変容量回路と異なり，ノードM3が高抵抗R3を介してグランドＡＶＳに接続されている。それ以外の構成は，図６と同じである。

図９に示されるとおり，ノードM3はグランド０Vを中心とするAC振幅の電位になっている。したがって，所定ノードM0に印加されるAC信号の振幅が低い場合や，キャパシタにより分圧されたノードM3のAC振幅が小さい場合や，ノードM4のバイアス電圧Vcを低めに設定した場合など，ノードM3,M4間の差電圧がキャパシタC3の耐圧を超えないような条件が満たされる場合は，ノードM3のＤＣバイアス電圧をグランドＡＶＳにすることができる。

すなわち，図８の例では，ノードM4のみにバイアス電圧として電源電位ＡＶＤを供給して，ノードM4の電位がマイナスにならないようそのDC電位を上昇させて，他のノードM1〜M3のDC電位は，高抵抗R1〜R3を介してグランドＡＶＳに固定している。

スイッチトランジスタＳＷがオンの時は，ノードM1〜M4の全てのDC電位はグランド電位になり等しいため，各キャパシタC0〜C3，CAの端子間電圧は，端子間のAC振幅に依存する。この場合，図８の本実施の形態では，各キャパシタの端子間電圧の最大振幅を考慮して縦積みにキャパシタC0〜C3，CAを構成しているので，キャパシタの端子間電圧がその耐圧をオーバーしてキャパシタが破壊される懸念はない。

一方，スイッチトランジスタＳＷがオフの時は，ノードM3とM4のDC電位差，すなわちキャパシタC3の端子間DC電位差は電源電位ＡＶＤになる。ノードM4のAC信号はノードM3の振幅に追従するため，両ノードM3,M4のAC振幅差はゼロである。結果的にキャパシタC3の端子間には，電源電圧AVDのみがかかることになるため，この構成においてもキャパシタC3の耐圧を超えないようにすることができる。

図１０は，実施例の可変容量回路とシミュレーション結果を示す図である。図１０（Ａ）の回路例に用いるキャパシタは，C0＝C1＝18C，CA＝4C，C3＝7Cに，高抵抗は，R1＝R2＝R4＝100kΩに設定している。この時の可変容量回路の合成容量値はスイッチオンで約5.0C，オフで約2.8Cになる。すなわち，C＝1pFに設定することで，図４と同様に，所定ノードM0における合成容量値を，スイッチオンで5.0pF，オフで2.8pFに可変させることができる。

図１０（Ｂ）には，図１０（Ａ）の回路でのスイッチオフの場合のノードM4の波形Ｓ２と，図４の回路でのスイッチオフの場合のノードM3の波形S1とが示されている。

スイッチオフ時のノードM4のAC振幅は，図１０（Ａ）のCA＝4Cで与えられる固定容量によってノードM0の振幅が分圧されたノードM3の波形に追従する。そのため，シミュレーション波形Ｓ２に示すように振幅が小さくなり，また，ノードM4のDC電位は電源電位が供給されているため，スイッチトランジスタＳＷのバックゲート−ドレイン間のPN接合が逆バイアスになることがなく，歪を伴わず安定したキャパシタとして動作できる。また，過渡的にもノードM4は10Vを越えることがないため，上記PN接合が逆方向にブレークダウンすることはない。

図１０に示すように，本実施の形態の可変容量回路に用いる容量値は，グランドに接続される固定キャパシタCAに対して，他のキャパシタC0，C1，C3の比率を大きくする，すなわちキャパシタC0，C1，C3の容量値をCAよりも大きく設定すると，スイッチトランジスタSWをオン，オフしたときの合成容量値の可変幅を広くとることができる。これは，キャパシタC3がCAに対して相対的に大きいために，スイッチトランジスタSWのオン，オフによって容量値CA+C3，CAを大きく変更できる上，そのキャパシタCA,C3がキャパシタC0，C1に対して直列接続され，全合成容量に直接的に関与するためである。

可変容量回路の目的とする可変レンジや容量値にも依存するが，一般的には，キャパシタCAに対して，C0とC1の合成キャパシタ，及びキャパシタC3の容量値を２倍以上に設定するとよい。図１０の例では，CA＝４に対し，C0とC1の合成キャパシタ＝９，C3＝７であり，約２倍の設定になっている。この倍率を大きく取ると，より広い可変幅が実現できる。ただし，各容量間に印加される電位差には耐圧の限界があるため，現実的に１０倍程度までが設定の限度であると考えられる。

以上説明したとおり，本実施の形態における可変容量回路は，容量が可変設定される所定ノードM0に比較的大振幅のAC信号が印加された場合でも，スイッチトランジスタSWのドレイン端子がマイナス電位に振れて，トランジスタのバックゲートとドレイン領域間のPN接合間の電圧が順方向閾値電圧を超えることがない。よって，所定ノードM0に大振幅の信号が印加されたとしても，AC信号の波形を歪ませることは抑制または防止される。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
基準電位を中心とする交流信号が印加される所定ノードと，
前記所定ノードに接続される第１のキャパシタと，
前記第１のキャパシタと前記基準電位との間に接続された第２のキャパシタと，
前記第２のキャパシタと前記第１のキャパシタとの間の第１のノードと前記基準電位との間に設けられた第３のキャパシタ及び容量制御用のトランジスタと，
前記第３のキャパシタとトランジスタとの間の第２のノードに第１のバイアス電圧を印加するバイアス回路とを有する可変容量回路。

（付記２）
付記１において，
前記第１のバイアス電圧が，前記第２のノードに高抵抗を介して印加される可変容量回路。

（付記３）
付記１または２において，
前記バイアス回路は，前記第１のノードに，前記基準電位を，高抵抗を介して供給する可変容量回路。

（付記４）
付記１または２において，
前記バイアス回路は，前記第１のノードに，前記第１のバイアス電圧と前記基準電位との間の電位を有する第２のバイアス電圧を，高抵抗を介して供給する可変容量回路。

（付記５）
付記１または２において，
前記第１のキャパシタは，直列に接続された複数のキャパシタを有し，
前記第１のキャパシタの複数のキャパシタの接続ノードは，高抵抗を介して，前記基準電位または前記基準電位と前記第１のバイアス電圧との間の電位を有する第３のバイアス電圧に接続されている可変容量回路。

（付記６）
付記５において，
前記所定ノードに印加される前記交流信号に対応して，前記第１のキャパシタの複数のキャパシタの電極間に印加される電圧が，前記複数のキャパシタの耐圧を超えないように，前記第１のキャパシタの複数のキャパシタの容量値と個数が選択されている可変容量回路。

（付記７）
付記１または２において，
前記第１のバイアス電圧は，前記トランジスタがオフの場合に，当該トランジスタのバックゲートとドレインとの間のPN接合が導通しない程度の電位である可変容量回路。

（付記８）
付記４において，
前記第２のバイアス電圧は，前記第１のノードの両側のキャパシタに印加される電圧が当該キャパシタの耐圧を超えない電位である可変容量回路。

（付記９）
付記１または２において，
前記トランジスタのゲートに容量制御信号が印加され，前記トランジスタが導通したときの前記第１，第２，第３のキャパシタの合成容量値が，前記トランジスタが非導通のときの前記合成容量値よりも大きい可変容量回路。

２０：可変容量回路 C0〜Ck-1：第１のキャパシタ
CA：第２のキャパシタ Ck：第３のキャパシタ
M0：所定のノード Mk：第１のノード
Mk+1：第２のノード

Claims (5)

1. 基準電位を中心とする交流信号が印加される所定ノードと，
   前記所定ノードに接続される第１のキャパシタと，
   前記第１のキャパシタと前記基準電位との間に接続された第２のキャパシタと，
   前記第２のキャパシタと前記第１のキャパシタとの間の第１のノードと前記基準電位との間に設けられた第３のキャパシタ及び容量制御用のトランジスタと，
   前記第３のキャパシタとトランジスタとの間の第２のノードに第１のバイアス電圧を印加するバイアス回路とを有する可変容量回路。
2. 請求項１において，
   前記第１のバイアス電圧が，前記第２のノードに高抵抗を介して印加される可変容量回路。
3. 請求項１または２において，
   前記バイアス回路は，前記第１のノードに，前記基準電位を，高抵抗を介して供給する可変容量回路。
4. 請求項１または２において，
   前記バイアス回路は，前記第１のノードに，前記第１のバイアス電圧と前記基準電位との間の電位を有する第２のバイアス電圧を，高抵抗を介して供給する可変容量回路。
5. 請求項１または２において，
   前記第１のキャパシタは，直列に接続された複数のキャパシタを有し，
   前記第１のキャパシタの複数のキャパシタの接続ノードは，高抵抗を介して，前記基準電位または前記基準電位と前記第１のバイアス電圧との間の電位を有する第３のバイアス電圧に接続されている可変容量回路。

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