JP2012039345A - 出力回路及びデータドライバ及び表示装置 - Google Patents

Abstract

【課題】出力信号遅延を抑制し、消費電流の増大を抑制する出力回路の提供。
【解決手段】入力端子１０１と出力端子１０２の電圧を差動入力する差動入力段１１０からなる差動増幅回路と、第１及び第２の電源端子ＶＤＤ、ＶＳＳに接続された第１及び第２のカレントミラー１３０、１４０と、前記第１及び第２のカレントミラーの入力間、出力間に接続される第１、第２の連絡回路１５０Ｌ、１５０Ｒと、第１導電型の第１のトランジスタ１２１と第２導電型の第２のトランジスタ１２２とからなる出力増幅回路と、前記第１、第２の電源端子ＶＤＤ、ＶＳＳの電源電圧の間の電圧が供給される第３の電源端子ＶＭＬの電圧に応じたバイアス信号を受ける第１導電型の第３のトランジスタ１６１からなる制御回路１６０と、を備えている。
【選択図】図１

Description

本発明は、出力回路とそれを用いたデータドライバ及び表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、携帯情報端末、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし、最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく、据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。

図７を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図７（Ａ）には、液晶表示装置の要部構成がブロック図にて示され、図７（Ｂ）には、液晶表示装置の表示パネルの単位画素の要部構成が示されている。図７（Ｂ）において、単位画素は、模式的な等価回路で示す。

図７（Ａ）を参照すると、一般に、アクティブマトリクス駆動方式の薄型表示装置は、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０で構成される。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置され（例えばカラーＳＸＧＡ（Ｓｕｐｅｒ ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）パネルの場合、１２８０×３画素列×１０２４画素行）、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。なお、ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、デジタル信号にてデータドライバ９８０に供給される。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は、半導体基板で構成され、特に大画面表示装置ではガラス基板やプラスチック基板等の絶縁性基板上に薄膜トランジスタ（ＴＦＴ）で画素スイッチ等を形成した半導体基板が広く使われている。

上記表示装置は、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオン（導通状態）となるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像を表示するものである。

１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（画素スイッチ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、走査線で複数画素行を同時に選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。

液晶表示装置の場合、図７（Ａ）及び図７（Ｂ）を参照すると、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。なお単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライト（不図示）を備えている。

走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により、液晶を透過するバックライトの透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。

なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧（ＣＯＭ）に対して画素ごと通常１フレーム周期で電圧極性（正又は負）を切替える駆動（反転駆動）が行われる。代表的な駆動として、隣接画素間で異なる電圧極性となるようなドット反転駆動や隣接データ線間で異なる電圧極性となるようなカラム反転駆動がある。データ線９６２には、ドット反転駆動では１選択期間（１データ期間）毎に異なる電圧極性の階調電圧信号が出力され、カラム反転駆動では１選択期間（１データ期間）毎に同じ電圧極性の階調電圧信号が出力される（１フレーム周期毎には極性反転される）。

図８は、特許文献１の図６を引用した図である（詳細は特許文献１の記載が参照される）。差動段１４は、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１５、ＭＮ１６、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１５、ＭＰ１６、定電流源Ｉ１１、Ｉ１２、浮遊電流源Ｉ１３、スイッチＳＷ１１、ＳＷ１２を備える。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、それぞれのゲートがスイッチ回路６、入力端子１２に接続され、Ｎｃｈ差動対を形成する。定電流源Ｉ１１は、負電源電圧ＶＳＳが供給され、Ｎｃｈ差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）にバイアス電流を供給する。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、それぞれのゲートがスイッチ回路６、入力端子１２に接続され、Ｐｃｈ差動対を形成する。定電流源Ｉ１２は、正電源電圧ＶＤＤが供給され、Ｐｃｈ差動対トランジスタ（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）にバイアス電流を供給する。ＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタのゲートは、スイッチ回路６によって、出力端子１１又は出力端子２１に接続される。

ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のソースは電源端子１５（正電源電圧ＶＤＤ）に共通接続され、ドレインはＮｃｈ差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）のそれぞれのドレインに接続される。またＰＭＯＳトランジスタＭＰ１５のドレインは、スイッチＳＷ１１及びＰＭＯＳトランジスタＭＰ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のゲートは、浮遊電流源Ｉ１３及びＰＭＯＳトランジスタＭＰ１３のドレインに共通接続される。これにより、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６は、フォールデッドカスコード接続の能動負荷として機能する。ＰＭＯＳトランジスタＭＰ１３のゲートにはバイアス電圧ＢＰ２が供給される。

ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のソースは電源端子１６（負電源電圧ＶＳＳ）に共通接続され、ドレインはＰｃｈ差動対トランジスタ（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）のそれぞれのドレインに接続される。またＮＭＯＳトランジスタＭＮ１５のドレインは、スイッチＳＷ１２及びＮＭＯＳトランジスタＭＮ１３を介して浮遊電流源Ｉ１３に接続される。更に、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６のゲートは、浮遊電流源Ｉ１３及びＮＭＯＳトランジスタＭＮ１３のドレインに共通接続される。これにより、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６は、フォールデッドカスコード接続の能動負荷として機能する。ＮＭＯＳトランジスタＭＮ１３のゲートにはバイアス電圧ＢＮ２が供給される。スイッチＳＷ１１、１２は、常時、オン状態（導通状態）である。

ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１６のドレインは、入力段出力端子５１に接続され、スイッチＳＷ５１、ＳＷ５２を介して出力段１３（ＰＭＯＳトランジスタＭＰ１４のソース）及び出力段２３（ＰＭＯＳトランジスタＭＰ２４のソース）に接続される。ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１６のドレインは、入力段出力端子５２に接続され、スイッチＳＷ５３、ＳＷ５４を介して出力段１３（ＮＭＯＳトランジスタＭＮ１４のソース）及び出力段２３（ＮＭＯＳトランジスタＭＮ２４のソース）に接続される。以上のような構成により、ＮＭＯＳトランジスタＭＮ１２及びＰＭＯＳトランジスタＭＰ１６のドレイン（入力段出力端子５１）と、ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１６のドレイン（入力段出力端子５２）とから、入力端子１２に入力された入力信号Ｖｉｎ１に応じた２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２が出力される。

差動段２４も同様な構成である。ただし、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１６、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１６、定電流源Ｉ１１、Ｉ１２、浮遊電流源Ｉ１３、スイッチＳＷ１１、ＳＷ１２、ＳＷ５１〜ＳＷ５４、バイアス電圧ＢＰ１２、ＢＮ１２、入力段出力端子５１、５２、入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２はそれぞれ、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２６、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２６、定電流源Ｉ２１、Ｉ２２、浮遊電流源Ｉ２３、スイッチＳＷ２１、ＳＷ２２、ＳＷ５５〜ＳＷ５８、バイアス電圧ＢＰ２２、ＢＮ２２、入力段出力端子５３、５４、入力段出力信号Ｖｓｉ２１、Ｖｓｉ２２に読み替える。

差動段１４（２４）は、入力信号Ｖｉｎ１（Ｖｉｎ２）が入力される２つの差動対を有し、差動対のそれぞれにフォールデッドカスコード接続された能動負荷を有している。２つの差動対及び能動負荷は、それぞれ導電型が異なるトランジスタで構成されている。このため、差動段１４（２４）から出力段１３又は２３に入力される２つの入力段出力信号Ｖｉ１１、Ｖｉ１２（Ｖｉ２１、Ｖｉ２２）は、入力レベルが異なる同相信号となる。

差動段１４（２４）では、入力信号Ｖｉｎ１（Ｖｉｎ２）の電圧範囲がＶＳＳ〜ＶＤＳ（ｓａｔ）＋ＶＧＳである場合、Ｐｃｈ差動対（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））のみで動作し、ＶＤＳ（ｓａｔ）＋ＶＧＳ〜ＶＤＤ−（ＶＤＳ（ｓａｔ）＋ＶＧＳ）である場合、Ｐｃｈ差動対（ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））とＮｃｈ差動対（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２））の両方が動作し、ＶＤＤ−（ＶＤＳ（ｓａｔ）＋ＶＧＳ）〜ＶＤＤの場合、Ｎｃｈ差動対（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２））のみが動作する。ここで、ＶＤＳ（ｓａｔ）は定電流源Ｉ１１、Ｉ１２（Ｉ２１、Ｉ２２）に含まれるトランジスタの三極管領域と五極管領域の切り替わり目のソース、ドレイン間電圧、ＶＧＳは差動対を形成するトランジスタ（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２（ＭＮ２１、ＭＮ２２）、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２（ＭＰ２１、ＭＰ２２））のゲートとソース間電圧である。結果として、差動段１４、２４は、入力電圧のＶＳＳ〜ＶＤＤ全ての電圧範囲でＲａｉｌ−ｔｏ−Ｒａｉｌ動作する。

正専用出力段１３は、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８、位相補償容量Ｃ１、Ｃ２を備える。ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７のドレイン及びソースは相互に接続され、それぞれゲートにバイアス電圧ＢＰ１１、ＢＮ１１が供給されることで浮遊電流源として機能する。ＰＭＯＳトランジスタＭＰ１４のゲートはバイアス定電圧源（バイアス電圧ＢＰ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７）の一端に接続される。ＮＭＯＳトランジスタＭＮ１４のゲートはバイアス定電圧源（バイアス電圧ＢＮ１２）に接続され、ドレインは浮遊電流源（ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７）の他端に接続される。又、ＰＭＯＳトランジスタＭＰ１４のソースは位相補償用容量Ｃ１１を介して出力端子１１に接続され、ＮＭＯＳトランジスタＭＮ１４のソースは位相補償用容量Ｃ１２を介して出力端子１１に接続される。

ＰＭＯＳトランジスタＭＰ１８のドレインとＮＭＯＳトランジスタＭＮ１８のドレインは出力端子１１を介して接続される。ＰＭＯＳトランジスタＭＰ１８のゲートは浮遊電流源の一端（及びＰＭＯＳトランジスタＭＰ１４のドレイン）に接続され、ソースは電源端子１５（正電源電圧ＶＤＤ）に接続される。ＮＭＯＳトランジスタＭＮ１８のゲートは浮遊電流源の他端（及びＮＭＯＳトランジスタＭＮ１４のドレイン）に接続され、ソースは電源電圧ＶＭＬが供給される電源端子１７に接続される。

負専用出力段２３も同様な構成である。ただし、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８、位相補償用容量Ｃ１１、１２、電源端子１５（正電源電圧ＶＤＤ）、電源端子１７（電源電圧ＶＭＬ）、バイアス電圧ＢＰ１１、ＢＰ１２、ＢＮ１１、ＢＮ１２はそれぞれ、ＮＭＯＳトランジスタＭＮ２４、ＭＮ２７、ＭＮ２８、ＰＭＯＳトランジスタＭＰ２４、ＭＰ２７、ＭＰ２８、位相補償用容量Ｃ２１、Ｃ２２、電源端子１６（負電源電圧ＶＳＳ）、電源端子１８（電源電圧ＶＭＨ）、バイアス電圧ＢＰ２１、ＢＰ２２、ＢＮ２１、ＢＮ２２に読み替える。

スイッチＳＷ６１は、出力端子１１と差動段１４（ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１）と間の接続を制御する。スイッチＳＷ６２は、出力端子１１と差動段２４（ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１）との間の接続を制御する。スイッチＳＷ６３は、出力端子２１と差動段２４（ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１）との間の接続を制御する。スイッチＳＷ６４は、出力端子２１と差動段１４（ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１）との間の接続を制御する。

出力段１３（２３）の入力トランジスタ（ＰＭＯＳトランジスタＭＰ１４（ＭＰ２４）及びＮＭＯＳトランジスタＭＮ１４（ＭＮ２４））、出力トランジスタ（ＰＭＯＳトランジスタＭＰ１８（ＭＰ２８）、ＮＭＯＳトランジスタＭＮ１８（ＭＮ２８））は、それぞれ出力端子１１（２１）に対して対称的に形成される。出力段１３（２３）は、入力レベルが異なる同相の２つの入力段出力信号Ｖｓｉ１１、Ｖｓｉ１２（Ｖｓｉ２１、Ｖｓｉ２２）に基づくシングルエンド信号を、出力信号Ｖｏｕｔ１（Ｖｏｕｔ２）として出力端子１１（２１）に出力する。この際、出力トランジスタ（ＰＭＯＳトランジスタＭＰ１８、ＮＭＯＳトランジスタＭＮ１８）のアイドリング電流は、バイアス電圧ＢＰ１１、ＢＮ１１によって決定する。

図８に示した構成は、ハーフＶＤＤアンプ（駆動用電源を正極、負極性のダイナミックレンジに応じて設けたアンプ）であり、差動段１４（２４）と、出力段１３（２３）を備え、差動段１４（２４）の電源電圧範囲ＶＤＤ〜ＶＳＳ（ＶＤＤ〜ＶＳＳ）に対して、出力段１３（２３）の電源電圧範囲はＶＤＤ〜ＶＭＬ（ＶＭＨ〜ＶＳＳ）と小さい場合がある（例えばＶＭＬ＝ＶＭＨ＝ＶＤＤ／２）。

データ線等の重負荷を高速駆動（カラム反転駆動）する場合、例えば差動段１４と出力段１３が接続されて正極入力電圧（Ｖｉｎ１）が差動段１４に入力され、差動段２４と出力段２３が接続されて負極入力電圧（Ｖｉｎ２）が差動段２４に入力されるとする。差動段１４にＶＤＤ電源電圧付近の正極入力電圧が入力されるとき（出力端子がＶＤＤ電源電圧側に充電動作）、出力段１３の出力段トランジスタＭＰ１８、ＭＮ１８のゲート電圧は過渡的に中位電源電圧ＶＭＬよりも低いＶＳＳ電源電圧付近まで大きく低下する場合がある。この状態で正極入力電圧が低電圧側（例えばＶＭＬ付近）へ変化すると、出力段トランジスタ（ＭＰ１８、ＭＮ１８）のゲート電圧がＶＭＬより高電位側の出力安定状態時の電圧に一旦戻るまで、ＮＭＯＳトランジスタＭＮ１８はオンせず、放電動作への切替えは行われない。このため、出力信号電圧に遅延が生じる。同様に、差動段２４にＶＳＳ電源電圧付近の負極入力電圧が入力され、出力段２３の出力段トランジスタＭＰ２８、ＭＮ２８のゲート電圧がＶＤＤ電源電圧付近まで大きく上昇している状態で、負極入力電圧が高電圧側（例えばＶＭＨ付近）へ変化すると、出力信号電圧に遅延が生じる。

一方、差動段１４に電源ＶＭＬ付近の正極入力電圧が入力されるとき、出力段１３の出力段トランジスタ（ＭＰ１８、ＭＮ１８）のゲート電圧はＶＤＤ付近の電圧までしか上がらない。この状態で正極入力信号がＶＤＤ側へ変化しても、出力段トランジスタ（ＭＰ１８、ＭＮ１８）のゲート電圧は出力安定状態時の電圧に速やかに戻り、引き続き出力段トランジスタＭＰ１８のゲート電圧は速やかに低下して放電動作に切り替わり、出力信号の遅延の発生は起こりにくい。同様に、差動段２４に電源ＶＭＨ付近の負極入力電圧が入力されるときは、出力段２３の出力段トランジスタＭＰ２８、ＭＮ２８のゲート電圧はＶＳＳ電源電圧付近までしか低下しない。この状態で負極入力電圧がＶＳＳ側へ変化しても、出力信号電圧の遅延は起こりにくい。

図９は、特許文献２の図４から引用した図面である（参照番号は変更してある）。図９を参照すると、正極アンプ２１０は、差動入力段、中間段、出力段を備えている。正極アンプ１１０の差動入力段は、第１端子が低位電圧源ＶＳＳに接続された電流源Ｍ１５と、共通ソースが電流源Ｍ１５の第２端子に接続されたＮｃｈ差動対（Ｍ１１、Ｍ１２）とを有する差動部２１０Ａと、Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の出力対と高位電源ＶＤＤ２間に接続されたＰｃｈカレントミラー（Ｍ１３、Ｍ１４）と、を備えている。Ｎｃｈ差動対（Ｍ１１、Ｍ１２）の入力対の非反転入力端（Ｍ１２のゲート）には正極参照電圧Ｖ１１が入力され、反転入力端（Ｍ１１のゲート）はアンプ出力端子Ｎ１１に接続される。

正極アンプ２１０の増幅段は、Ｐｃｈカレントミラー（Ｍ１３、Ｍ１４）の入力端（Ｍ１２とＭ１４の接続点）がゲートに接続され、高位電圧源ＶＤＤ２とアンプ出力端子Ｎ１１との間に接続された充電作用の増幅トランジスタＭ１６と、アンプ出力端子Ｎ１１と中位電圧源ＶＤＤ１との間に接続された放電作用の増幅トランジスタＭ１８と、を備えている。

正極アンプ２１０の中間段は、浮遊電流源Ｍ５１、Ｍ５２と、電流源Ｍ５３、Ｍ５４とを備えている。浮遊電流源Ｍ５１は、バイアス電圧ＢＰ１がゲートに入力され、増幅トランジスタＭ１６のゲートＮ１３にソースが接続され、増幅トランジスタＭ１８のゲート端子Ｎ１５にドレインが接続されたＰｃｈトランジスタＭ５１からなる。浮遊電流源Ｍ５２は、バイアス電圧ＢＮ１がゲートに入力され、増幅トランジスタＭ１６のゲート端子Ｎ１３にドレインが接続され、増幅トランジスタＭ１８のゲート端子Ｎ１５にソースが接続されたＮｃｈトランジスタＭ５２からなる。電流源Ｍ５３は、高位電圧源ＶＤＤ２と増幅トランジスタＭ１６のゲート端子Ｎ１３間に接続される。電流源Ｍ５４は、中位電圧源ＶＤＤ１と増幅トランジスタＭ１８のゲート端子Ｎ１５間に接続される。浮遊電流源Ｍ５１、Ｍ５２の合計電流が、電流源Ｍ５３及びＭ５４のそれぞれとほぼ等しい電流に設定される。

負極アンプ２２０は、差動入力段、中間段、出力段を備えている。負極アンプ２２０の差動入力段は、第１端子が高位電圧源ＶＤＤ２に接続された電流源Ｍ２５と、共通ソースが電流源Ｍ２５の第２端子に接続されたＰｃｈ差動対（Ｍ２１、Ｍ２２）とを有する差動部２２０Ａと、Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の出力対と低位電圧源ＶＳＳ間に接続されるＮｃｈカレントミラー（Ｍ２３、Ｍ２４）と、を備えている。Ｐｃｈ差動対（Ｍ２１、Ｍ２２）の入力対の非反転入力端（Ｍ２２のゲート）には負極参照電圧Ｖ２１が入力され、反転入力端（Ｍ２１のゲート）はアンプ出力端子Ｎ１２に接続される。

負極アンプ２２０の増幅段は、Ｎｃｈカレントミラー（Ｍ２３、Ｍ２４）の入力端（Ｍ２２とＭ２４の接続点）がゲートに接続され、アンプ出力端子Ｎ１２と低位電圧源ＶＳＳとの間に接続された放電作用の増幅トランジスタＭ２６と、中位電源ＶＤＤ１とアンプ出力端子Ｎ１２との間に接続された充電作用の増幅トランジスタＭ２８と、を備えている。

負極アンプ２２０の中間段は、浮遊電流源Ｍ６１、Ｍ６２と、電流源Ｍ６３、Ｍ６４を備えている。浮遊電流源Ｍ６１は、バイアス電圧ＢＰ２がゲートに入力され、増幅トランジスタＭ２６のゲート端子Ｎ１４にドレインが接続され、増幅トランジスタＭ２８のゲート端子Ｎ１６にソースが接続されたＰｃｈトランジスタＭ６１からなる。浮遊電流源Ｍ６２は、バイアス電圧ＢＮ２がゲートに入力され、増幅トランジスタＭ２６のゲート端子Ｎ１４にソースが接続され、増幅トランジスタＭ２８のゲート端子Ｎ１６にドレインが接続されたＮｃｈトランジスタＭ６２からなる。電流源Ｍ６３は、中位電圧源ＶＤＤ１と増幅トランジスタＭ２８のゲートＮ１６間に接続される。電流源Ｍ６４は、増幅トランジスタＭ２６のゲートＮ１４と低位電圧源ＶＳＳ間に接続される。浮遊電流源Ｍ６１、Ｍ６２の合計電流が、電流源Ｍ６３及びＭ６４のそれぞれとほぼ等しい電流に設定される。

正極アンプ２１０及び負極アンプ２２０の中間段及び出力段の電源電圧の電位差を差動部２１０Ａ、２２０Ａの電源電圧の電位差の１／２としている。

正極アンプ２１０及び負極アンプ２２０の各アンプの消費電流の大部分が出力段に流れるため、消費電力も約１／２とすることができる。

図９もハーフＶＤＤアンプであり、正極アンプ２１０の差動段の電源電圧範囲ＶＤＤ２〜ＶＳＳに対して、正極アンプの出力段回路（中間段を含む）の電源電圧範囲ＶＤＤ２〜ＶＤＤ１は小さい。例えば、ＶＤＤ１＝ＶＤＤ２／２とされる。

図９の関連技術では、正極アンプ２１０の出力段の構成素子の耐圧を、電源電圧範囲ＶＤＤ２〜ＶＤＤ１に対応して下げるため、耐圧を逸脱しないように、出力段ＰＭＯＳトランジスタＭ１６のゲート電圧がＶＤＤ１にクランプされる（ＰＭＯＳトランジスタＭ１６のゲート電圧がＶＤＤ１よりも低電位にならない）ように作用する補助トランジスタＭ３１を備えている。補助トランジスタＭ３１は、出力段ＰＭＯＳトランジスタＭ１６のゲートと電源ＶＤＤ２間に接続され、ゲートにバイアス電圧ＶＢＮを受ける。また、負極アンプ２２０の出力段の構成素子の耐圧を、電源電圧範囲ＶＤＤ１〜ＶＳＳに対応して下げるため、耐圧を逸脱しないように、出力段ＮＭＯＳトランジスタＭ２６のゲート電圧がＶＤＤ１にクランプされる（ＰＭＯＳトランジスタＭ２６のゲート電圧がＶＤＤ１よりも高電位にならない）ように作用する補助トランジスタＭ４１を備えている。補助トランジスタＭ４１は、出力段ＮＭＯＳトランジスタＭ２６のゲートと、電源ＶＳＳ間に接続され、ゲートにバイアス電圧ＶＢＰを受ける。

特開２００９−２４４８３０号公報（図６） 特開２００８−１１６６５４号公報（図４）

以下に関連技術の分析を与える。

図８に示した関連技術においては、データ線等の重負荷（負荷容量が大）を高速駆動（カラム反転駆動）する場合、正極入力電圧が電源ＶＤＤ付近（充電動作）から電源ＶＭＬ付近（放電動作）に変化するとき、充電動作時に大きく低下した出力段１３の出力段トランジスタＭＰ１８、ＭＮ１８のゲート電圧が放電動作に切り替わる電圧まで戻るのが遅れることにより、出力信号電圧に遅延が生じる。また、負極入力電圧が電源ＶＳＳ付近（放電動作）から電源ＶＭＨ付近（充電動作）に変化するとき、放電動作時に大きく上昇した出力段２３の出力段トランジスタＭＰ２８、ＭＮ２８のゲート電圧が充電動作に切り替わる電圧まで戻るのが遅れることにより、出力信号電圧に遅延が生じる。

図９に示した関連技術においては、正極アンプ２１０の補助トランジスタＭ３１がクランプ動作するとき、正極アンプ２１０のアイドリング電流とは別に高電位電源ＶＤＤ２から補助トランジスタＭ３１により増幅トランジスタＭ１６のゲートＮ１３へ電流が流れるため、消費電力が増大する。また、負極アンプ２２０の補助トランジスタＭ４１がクランプ動作するとき、負極アンプ２２０のアイドリング電流とは別に、増幅トランジスタＭ２６によりゲートＮ１４から低電位電源ＶＳＳへ電流が流れるため、消費電力が増大する。

したがって、本発明は上記課題に鑑みて創案されたものであって、その目的は、出力信号電圧に遅延を回避するとともに、消費電流の増大を抑止する出力回路、及び該出力回路を備えたデータドライバと表示装置を提供することにある。

上記課題の少なくとも１つを解決する本発明は、特にこれらに制限されるものではないが、概略以下の構成とされる。

本発明によれば、差動増幅回路と、出力増幅回路と、制御回路と、入力端子と、出力端子と、第１乃至第３の電源電圧がそれぞれ供給される第１乃至第３の電源端子と、を備え、前記第３の電源電圧は前記第１の電源電圧と前記第２の電源電圧の間の電圧とされ、
前記差動増幅回路は、
前記入力端子の入力信号と前記出力端子の出力信号を差動で入力する差動入力段と、
前記第１及び第２の電源端子にそれぞれ接続された第１及び第２導電型のトランジスタ対をそれぞれ含む第１及び第２のカレントミラーと、
を備え、前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の出力電流を受け、
前記第１及び第２のカレントミラーの入力ノードの間に接続された第１の連絡回路と、
前記第１及び第２のカレントミラーの出力ノードの間に接続された第２の連絡回路と、
を備え、
前記出力増幅回路は、
前記第１の電源端子と前記出力端子との間に接続され、制御端子が前記第１のカレントミラーの出力ノードと前記第２の連絡回路の一端との接続点に接続された第１導電型の第１のトランジスタと、
前記出力端子と前記第３の電源端子との間に接続され、制御端子が前記第２の連絡回路の他端に接続された第２導電型の第２のトランジスタと、
を備え、
前記制御回路は、前記第２の連絡回路の前記他端と前記出力増幅回路の前記第２のトランジスタの制御端子との接続点に第１端子が接続され、前記第２のカレントミラーの出力ノードに第２端子が接続され、前記第３の電源端子の電圧に応じたバイアス信号を制御端子に受ける第１導電型の第３のトランジスタを備えた出力回路が提供される。

本発明によれば、前記第３の電源端子に第１端子が接続され、第２端子と制御端子が共通接続された第１導電型の第４のトランジスタと、
前記第４のトランジスタの第２端子と前記第２の電源端子間に接続された負荷素子と、
を含み、前記第４のトランジスタの前記第２端子の電圧を前記バイアス信号として供給するバイアス回路を備えている。

本発明によれば、複数の前記出力回路を備え、前記バイアス回路を複数の前記出力回路に対して共通に備えたデータドライバが提供される。本発明によれば該データドライバを備えた表示装置が提供される。

本発明によれば、出力信号電圧の遅延を回避するとともに、消費電流の増大を抑止する出力回路、及び該出力回路を備えたデータドライバと表示装置を実現可能としている。

本発明の第１の実施形態の構成を示す図である。 本発明の第２の実施形態の構成を示す図である。 本発明の第３の実施形態の構成を示す図である。 本発明の第４の実施形態の構成を示す図である。 本発明の一実施例と比較例のシミュレーション波形を示す図である。 本発明の第５の実施形態の構成を示す図である。 （Ａ）、（Ｂ）は液晶表示装置と、画素の構成を示す図である。 特許文献１の図６を引用した図である。 特許文献２の図４に対応する図である。

本発明の出力回路は、差動増幅回路と、出力増幅回路（１２０）と、制御回路（１６０）と、入力端子（１０１）と、出力端子（１０２）、第１乃至第３の電源電圧が供給される第１乃至第３の電源端子（ＶＤＤ、ＶＳＳ、ＶＭＬ）と、を備える。前記第３電源電圧（ＶＭＬ）は、前記第１及び第２の電源（ＶＤＤ、ＶＳＳ）の間の電位に設定されている。

差動増幅回路は、前記入力端子（１０１）の入力信号（ＶＩ）と前記出力端子（１０２）の出力信号（ＶＯ）を差動で入力する差動入力段（１１０）と、
第１及び第２の電源（ＶＤＤ、ＶＳＳ）にそれぞれ接続され、少なくとも一方に前記差動入力段（１１０）の出力電流を受ける第１及び第２のカレントミラー（１３０、１４０）と、前記第１及び第２のカレントミラー（１３０、１４０）の入力同士間に接続される第１の連絡回路（１５０Ｌ）と、前記第１及び第２のカレントミラー（１３０、１４０）の出力同士間に接続される第２の連絡回路（１５０Ｒ）と、を備えている。

出力増幅回路は、前記第１の電源端子（ＶＤＤ）と前記出力端子（１０２）との間に接続され、制御端子が前記第１のカレントミラー（１３０）の出力と前記第２の連絡回路（１５０Ｒ）の一端との接続点に接続された第１導電型の第１のトランジスタ（１２１）と、前記第３の電源端子（ＶＭＬ）と前記出力端子（１０２）との間に接続され、制御端子が前記第２の連絡回路（１５０Ｒ）の他端に接続された第２導電型の第２のトランジスタ（１２２）と、を備えている。

前記制御回路（１６０）は、前記第２のカレントミラー（１４０）の出力と前記第２の連絡回路（１５０Ｒ）の前記他端との間に接続され、前記第３の電源端子（ＶＭＬ）の電圧に応じたバイアス信号（ＢＰ３）を受ける第１導電型の第３のトランジスタ（１６１）を備えている。

前記第３の電源端子（ＶＭＬ）に第１端子が接続され、第２端子と制御端子が共通接続された第１導電型の第４のトランジスタ（１６２）と、前記第４のトランジスタ（１６２）の第２端子と前記第２の電源間に接続された負荷素子（１６３）を含み、前記第４のトランジスタ（１６２）の前記第２端子の電圧を前記バイアス信号（ＢＰ３）として供給するバイアス回路（１６５）を更に備えてもよい。以下、実施形態に即して説明する。

＜実施形態１＞
図１は、本発明の第１の実施形態の出力回路の構成を示す図である。図１の構成は、図８の正極駆動アンプ（図８の１４と１３）に対応する。図１を参照すると、本実施形態の出力回路は、差動増幅回路と、出力増幅回路と、第１の制御回路と、入力端子と、出力端子、第１乃至第３の電源ＶＤＤ、ＶＳＳ、ＶＭＬの各電源端子と、を備えている。ＶＭＬ電源端子には、ＶＤＤ、ＶＳＳの電源電圧の間の電圧が供給される。

本実施形態において、差動増幅回路は、
ＶＳＳ電源端子に一端が接続された定電流源１１３と、定電流源１１３の他端に共通ソースが接続され、入力端子１０１と出力端子１０２にそれぞれ接続されたＮＭＯＳトランジスタ１１２、１１１を含むＮｃｈ差動対と、ＶＤＤ電源端子に一端が接続された定電流源１１６と、定電流源１１６の他端に共通ソースが接続され、入力端子１０１と出力端子１０２にそれぞれ接続されたＰＭＯＳトランジスタ１１６、１１５を含むＰｃｈ差動対と、からなる入力差動段１１０と、
ＶＤＤ電源端子にソースが接続され、ゲートが共通接続されたＰＭＯＳトランジスタ１３１、１３２と、ＰＭＯＳトランジスタ１３１、１３２のドレインにソースがそれぞれ接続され、ゲートが共通接続され第１のバイアス電圧ＢＰ１を受けるＰＭＯＳトランジスタ１３３、１３４からなり、ＰＭＯＳトランジスタ１３３のドレインがＰＭＯＳトランジスタ１３１と１３２の共通ゲートに接続された第１のカレントミラー１３０と、
ＶＳＳ電源端子にソースが接続され、ゲートが共通接続されたＮＭＯＳトランジスタ１４１、１４２と、ＮＭＯＳトランジスタ１４１、１４２のドレインにソースがそれぞれ接続され、ゲートが共通接続され第２のバイアス電圧ＢＮ１を受けるＮＭＯＳトランジスタ１４３、１４４からなり、ＮＭＯＳトランジスタ１４３のドレインがＮＭＯＳトランジスタ１４１と１４２の共通ゲートに接続された第２のカレントミラー１４０と、
を備えている。Ｎｃｈ差動対の出力をなすＮＭＯＳトランジスタ１１１、１１２のドレインは、ＰＭＯＳトランジスタ１３１と１３３の接続ノードＮ６と、ＰＭＯＳトランジスタ１３２と１３４の接続ノードＮ５にそれぞれ接続されている。Ｐｃｈ差動対の出力をなすＰＭＯＳトランジスタ１１４、１１５のドレインは、ＮＭＯＳトランジスタ１４１と１４３の接続ノードＮ８と、ＮＭＯＳトランジスタ１４２と１４４の接続ノードＮ７にそれぞれ接続されている。

本実施形態において、差動増幅回路は、さらに、
第１のカレントミラー１３０の入力ノードＮ２をなすＰＭＯＳトランジスタ１３３のドレインノードと、第２のカレントミラー１４０の入力ノードＮ４をなすＮＭＯＳトランジスタ１４３のドレインノードとの間に接続された電流源１５１からなる第１の連絡回路１５０Ｌと、
第１のカレントミラー１３０の出力ノードＮ１をなすＰＭＯＳトランジスタ１３４のドレインノードと、第２のカレントミラー１４０の出力ノードＮ３をなすＮＭＯＳトランジスタ１４４のドレインノード間に並列接続され、ゲートに第３、第４のバイアス電圧ＢＰ２、ＢＮ２をそれぞれ受けるＰＭＯＳトランジスタ１５２とＮＭＯＳトランジスタ１５３を備えた第２の連絡回路１５０Ｒと、
を備えている。

本実施形態において、出力増幅回路１２０は、
ＶＤＤ電源端子と出力端子１０２との間に接続され、ゲートが第１のカレントミラー１３０の出力ノードＮ１と第２の連絡回路１５０Ｒの一端との接続点に接続されたＰＭＯＳトランジスタ１２１と、
ＶＭＬ電源端子と出力端子１０２との間に接続され、ゲートが第２の連絡回路１５０Ｒの他端Ｎ３Ａに接続されたＮＭＯＳトランジスタ１２２と、
を備えている。

本実施形態においては、さらに、
第２の連絡回路１５０Ｒの前記他端とＮＭＯＳトランジスタ１２２のゲートとの接続点Ｎ３Ａにソースが接続され、ドレインが第２のカレントミラー１４０の出力ノードＮ３に接続され、ゲートにＶＭＬ電源端子の電圧に応じた第５のバイアス信号ＢＰ３を受けるＰＭＯＳトランジスタ１６１を備えた制御回路１６０を備える。

本実施形態において、さらに、ＶＭＬ電源端子にソースが接続され、ドレインとゲートが共通接続された（すなわち、ダイオード接続された）ＰＭＯＳトランジスタ１６２と、ＰＭＯＳトランジスタ１６２のドレインとＶＳＳ電源端子間に接続された負荷素子１６３と、を含み、ＰＭＯＳトランジスタ１６２のドレインの電圧を第５のバイアス信号ＢＰ３として供給するバイアス回路１６５を備える。なお、負荷素子１６３は電流源で構成されているが、トランジスタ、抵抗素子等であってもよい。

なお、本実施形態において、バイアス回路１６５は、複数の出力回路１００Ａに対して１つ備え、複数の出力回路１００Ａの制御回路１６０に対してバイアス電圧ＢＰ３を共通に供給する。

差動増幅回路の電源電圧範囲ＶＤＤ〜ＶＳＳに対して出力増幅回路１２０の電源電圧範囲はＶＤＤ〜ＶＭＬに設定される。例えばＶＭＬ＝ＶＤＤ／２とされる。

バイアス回路１６５から出力されるバイアス電圧ＢＰ３は、ＶＭＬからＰＭＯＳトランジスタ１６２の閾値電圧の絶対値（｜Ｖｔｐ｜）程度低い電圧とされる。

なお、図１では、第１、第２のカレントミラー１３０、１４０は、低電圧カスコードカレントミラー構成とされているが、１段のカレントミラー構成としてもよい。１段のカレントミラー構成は、別の実施形態として後述される。

大画面液晶表示装置のデータ線等重い容量負荷を高速に駆動（カラム反転駆動）する場合、電源ＶＤＤ付近の正極入力電圧が入力されるとき（出力端子１０２の充電動作）、第２のカレントミラー１４０の出力電流の増加により、ＰＭＯＳトランジスタ１２１のゲート電位とＮＭＯＳトランジスタ１２２のゲート電位が低下する。

出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲート電位Ｎ３ＡがＶＭＬからさらに低下しようとすると（すなわち、ＰＭＯＳトランジスタ１６１のソース電位がＶＭＬより低下しようとすると）、ＰＭＯＳトランジスタ１６１のゲート・ソース間電圧が閾値電圧以下となるところで、ＰＭＯＳトランジスタ１６１がオフし、ＶＤＤとＶＳＳ間の電流パス（ＰＭＯＳトランジスタ１３２、１３４、第２の連絡回路１５０Ｒ、ＰＭＯＳトランジスタ１６１、ＮＭＯＳトランジスタ１４４、１４２）が遮断され、ノードＮ３ＡはＶＭＬ付近に保持される（ＶＭＬ以下には低下しない）。また、出力増幅回路１２０のＰＭＯＳトランジスタ１２１のゲート電位もＶＭＬ以下には低下しない。

この状態で電源ＶＭＬ付近の正極入力電圧が入力されると（出力端子１０２の放電動作）、出力増幅回路１２０のＰＭＯＳトランジスタ１２１のゲートノードＮ１は出力安定状態時の電圧（ＶＤＤ−｜Ｖｔｐ｜）、ＮＭＯＳトランジスタ１２２のゲートノードＮ３Ａは出力安定状態時の電圧（ＶＭＬ＋Ｖｔｎ）まで速やかに上昇し、引き続きノードＮ１、Ｎ３Ａはそれぞれ上昇して、ＰＭＯＳトランジスタ１２１がオフ状態、ＮＭＯＳトランジスタ１２２がオン状態（導通状態）となって、出力端子１０２のＶＭＬ付近への放電動作が速やかに開始される。したがって、本実施形態によれば、図８に示した関連技術のように、出力段トランジスタのゲート電圧がＶＭＬよりも低下するということはないため、出力信号の遅延は回避される。

なお、制御回路１６０のＰＭＯＳトランジスタ１６１がオフとなるノードＮ３Ａの電圧は、バイアス回路１６５のバイアス電圧ＢＰ３からＰＭＯＳトランジスタ１６１の閾値電圧の絶対値（｜Ｖｔｐ｜）だけ高い電圧となる。このため、バイアス回路１６５のＰＭＯＳトランジスタ１６２と制御回路１６０のＰＭＯＳトランジスタ１６１の閾値電圧が等しいとき、ＰＭＯＳトランジスタ１６１がオフ（非導通状態）となるノードＮ３Ａの電圧はＶＭＬ付近となる。必要に応じて、ＰＭＯＳトランジスタ１６１、１６２のそれぞれの閾値電圧を調整して、ＰＭＯＳトランジスタ１６１がオフ（非導通状態）となるノードＮ３Ａの電圧をＶＭＬからずらすことも可能である。

また、本実施形態によれば、ＰＭＯＳトランジスタ１６１は、第２のカレントミラー１４０の出力ノードＮ３と第２の連絡回路１５０Ｒとの電流パス間に挿入され、ＰＭＯＳトランジスタ１６１がオフ（非導通状態）の時、電流パスが遮断されることで、ＮＭＯＳトランジスタ１２２のゲート電圧がＶＭＬ付近に保持される。このため、本実施形態によれば、図９に示した関連技術のような、消費電力の増加という問題は回避される。

本実施形態において、ＮＭＯトランジスタ１２２のゲート電位がＶＭＬよりも高電位にあるときは、ＰＭＯＳトランジスタ１６１はオン（導通）しているため、通常の増幅動作に影響は与えない。

＜実施形態２＞
図２は、本発明の第２の実施形態の構成を示す図である。図２の構成は、図８の負極駆動アンプ（２４、２３）に対応する。

図２に示すように、本実施形態の出力回路１００Ｂにおいては、入力差動段１０、第１、第２のカレントミラー１３０、１４０、第１、第２の連絡回路１５０Ｌ、１５０Ｒは前記第１の実施形態と同一である。出力増幅回路１２０は、中位電源電圧ＶＭＨが供給されるＶＭＨ電源端子にソースが接続され、ゲートが第２の連絡回路１５０Ｒの一端に接続され、ドレインが出力端子１０２に接続されたＰＭＯＳトランジスタ１２１と、ＶＳＳ電源端子にソースが接続され、ゲートが、第２の連絡回路１５０Ｒの他端に接続され、ドレインが出力端子１０２に接続されたＮＭＯＳトランジスタ１２２と、を備えている。

本実施形態の出力回路１００Ｂにおいては、前記第１の実施形態の制御回路１６０の代わりに、制御回路１７０を備えている。すなわち、前記第１の実施形態の制御回路１６０は、第２の連絡回路１５０Ｒの他端Ｎ３Ａと、第２のカレントミラー１４０の出力ノードＮ３の間に接続されたＰＭＯＳトランジスタ１６１で構成されていたが、本実施形態において、制御回路１７０は、第１のカレントミラー１３０の出力ノードＮ１にドレインが接続され、ソースが第２の連絡回路１５０Ｒの一端とＰＭＯＳトランジスタ１２１のゲートの接続点Ｎ１Ａに接続され、ゲートにバイアス電圧ＢＮ３を受けるＮＭＯＳトランジスタ１７１を備えている。

また、本実施形態の出力回路１００Ｂでは、バイアス回路１７５は、ソースがＶＭＨに接続され、ドレインとゲートが接続されたＮＭＯＳトランジスタ１７３と、ＮＭＯＳトランジスタ１７３のドレインと電源ＶＤＤ間に接続された負荷素子１７２を備えている。ＮＭＯＳトランジスタ１７３のドレインからバイアス電圧ＢＮ３が供給される。

大画面液晶表示装置のデータ線等重い容量負荷を高速に駆動（カラム反転駆動）する場合、電源電圧ＶＳＳ付近の負極入力電圧が入力されるとき（出力端子１０２の放電動作）、第１のカレントミラー１３０の出力電流の増加により、ＰＭＯＳトランジスタ１２１のゲート電位とＮＭＯＳトランジスタ１２２のゲート電位が上昇する。

出力増幅回路１２０のトランジスタ１２２のゲート電位Ｎ１ＡがＶＭＨからさらに上昇しようとすると（すなわち、ＮＭＯＳトランジスタ１７１のソース電位がＶＭＨより上昇しようとすると）、ＮＭＯＳトランジスタ１７１のゲート・ソース間電圧が閾値電圧以下となるところで、ＮＭＯＳトランジスタ１７１がオフし、ＶＤＤとＶＳＳ間の電流パス（ＰＭＯＳトランジスタ１３２、１３４、第２の連絡回路１５０Ｒ、ＰＭＯＳトランジスタ１６１、ＮＭＯＳトランジスタ１４４、１４２）が遮断され、ノードＮ１ＡはＶＭＨ付近に保持される（ＶＭＨ以上には上昇しない）。また、出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲート電位もＶＭＨ以上には上昇しない。

この状態で電源ＶＭＨ付近の負極入力電圧が入力されると（出力端子１０２の充電動作）、出力増幅回路１２０のＮＭＯＳトランジスタ１２２のゲートノードＮ３は出力安定状態時の電圧（ＶＳＳ＋Ｖｔｎ）、ＰＭＯＳトランジスタ１２１のゲートノードＮ１Ａは出力安定状態時の電圧（ＶＭＨ−｜Ｖｔｐ｜）まで速やかに低下し、引き続きノードＮ１Ａ、Ｎ３はそれぞれ低下して、ＮＭＯＳトランジスタ１２２がオフ状態、ＰＭＯＳトランジスタ１２１がオン状態となって、出力端子１０２のＶＭＨ付近への充電動作が速やかに開始される。したがって、図８の関連技術のように、出力段トランジスタのゲート電圧がＶＭＨより上昇することはないため、出力信号の遅延は回避される。

なお、制御回路１７０のＮＭＯＳトランジスタ１７１がオフ（非導通状態）となるノードＮ１Ａの電圧は、バイアス回路１７５のバイアス電圧ＢＮ３からＮＭＯＳトランジスタ１７１の閾値電圧（Ｖｔｎ）だけ低い電圧となる。このため、バイアス回路１７５のＮＭＯＳトランジスタ１７３と制御回路１７０のＮＭＯＳトランジスタ１７１の閾値電圧が等しいとき、ＮＭＯＳトランジスタ１７１がオフとなるノードＮ１Ａの電圧はＶＭＨ付近となる。必要に応じて、ＮＭＯＳトランジスタ１７１、１７３のそれぞれの閾値電圧を調整して、ＮＭＯＳトランジスタ１７１がオフとなるノードＮ１Ａの電圧を、ＶＭＨからずらすことも可能である。

また、本実施形態によれば、ＮＭＯＳトランジスタ１７１は、第１のカレントミラー１３０の出力ノードＮ１と第２の連絡回路１５０Ｒの電流パス間に挿入され、ＮＭＯＳトランジスタ１７１がオフ（非導通状態）の時、電流パスが遮断されることで、ＰＭＯＳトランジスタ１２１のゲート電圧がＶＭＨ付近に保持される。このため、本実施形態によれば、図９の関連技術のような、消費電力の増加という問題は回避される。

本実施形態において、ＰＭＯトランジスタ１２１のゲート電位がＶＭＨよりも低電位にあるときは、ＮＭＯＳトランジスタ１７１はオン（導通）しているため、通常の増幅動作に影響は与えない。

＜実施形態３＞
図３は、本発明の第３の実施形態の構成を示す図である。図３を参照すると、本実施形態の出力回路１００Ｃは、図１の前記第１の実施形態の出力回路１００Ａにおける第１、第２のカレントミラー１３０、１４０（低電圧カスコードカレントミラー）を１段のカレントミラーで構成したものである。

図３に示すように、第１のカレントミラー１３０’は、電源ＶＤＤにソースが接続されゲートが共通接続されたＰＭＯＳトランジスタ１３１、１３２を備え、トランジスタ１３１のドレインとゲートが接続されている。第２のカレントミラー１４０’は、電源ＶＳＳにソースが接続されゲートが共通接続されたＰＭＯＳトランジスタ１４１、１４２を備え、トランジスタ１４１のドレインとゲートが接続されている。制御回路１６０は、第２の連絡回路１５０ＲとＮＭＯＳトランジスタ１２２のゲートの接続点にソースが接続され、第２のカレントミラー１４０’の出力ノードＮ３（ＮＭＯＳトランジスタ１４２のドレイン）にドレインが接続され、ゲートにバイアス回路１６５からのバイアス電圧ＢＰ３を受けるＰＭＯＳトランジスタ１６１を備えている。バイアス回路１６５は、前記第１の実施形態と同一構成とされる。本実施形態においても、前記第１の実施形態と同様の作用効果を奏する。

＜実施形態４＞
図４は、本発明の第４の実施形態の構成を示す図である。図４を参照すると、本実施形態の出力回路１００Ｄは、図２の前記第１の実施形態の出力回路１００Ｂにおける第１、第２のカレントミラー１３０、１４０（低電圧カスコードカレントミラー）を１段のカレントミラーで構成したものである。

図４に示すように、第１のカレントミラー１３０’は、電源ＶＤＤにソースが接続されゲートが共通接続されたＰＭＯＳトランジスタ１３１、１３２を備え、トランジスタ１３１のドレインとゲートが接続されている。第２のカレントミラー１４０’は、電源ＶＳＳにソースが接続されゲートが共通接続されたＰＭＯＳトランジスタ１４１、１４２を備え、トランジスタ１４１のドレインとゲートが接続されている。制御回路１７０は、第２の連絡回路１５０ＲとＰＭＯＳトランジスタ１２１のゲートの接続点にソースが接続され、第１のカレントミラー１３０’の出力ノードＮ１（ＰＭＯＳトランジスタ１３２のドレイン）にドレインが接続され、ゲートにバイアス回路１７５からのバイアス電圧ＢＮ３を受けるＮＭＯＳトランジスタ１７１を備えている。バイアス回路１７５は、前記第２の実施形態と同一構成とされる。本実施形態においても、前記第２の実施形態と同様の作用効果を奏する。

＜実施例＞
本発明の一実施例として、図１の実施形態の回路シミュレーション結果を示す。図５は、図１の実施形態の構成について回路シミュレーション結果（過渡解析）と、比較例として図８の関連技術の回路シミュレーション結果（過渡解析）を示す波形図である。図５（Ａ）は、関連技術と本発明の実施形態の出力回路の重い配線容量負荷駆動時の出力電圧波形を示し、（Ｂ）は、関連技術と本発明の実施形態の出力段のＮＭＯＳトランジスタ（図８のＭＮ１８、図１のＮＭＯＳトランジスタ１２２）のゲート電圧波形を示す。

図５（Ａ）は、正極電源電圧範囲ＶＤＤ（１６Ｖ）〜ＶＭＬ（８Ｖ）間で配線容量負荷を交流駆動したときの正極入力信号に対する出力回路の出力信号（配線容量負荷端部との接続点）の電圧波形であり、正極入力信号はステップ波形（振幅：８．０Ｖ）とされる。正極入力信号がＶＤＤ（１６Ｖ）からＶＭＬ（８Ｖ）付近に低下するとき、関連技術の出力信号ＶＯの遅延時間は大きい。これに対して、本発明によれば、出力信号ＶＯの遅延は抑制されている。

図５（Ｂ）に示すように、正極入力信号が高位側電源電圧ＶＤＤのとき、関連技術ではＮＭＯＳトランジスタ（図８のＭＮ１８）のゲート電圧は中位電源電圧ＶＭＬ（８Ｖ）よりも低下する（例えば３．２Ｖ近辺まで下る）。この状態で、正極入力信号がＶＤＤ付近からＶＭＬ付近に立ち下ると、出力段のＮＭＯＳトランジスタ（図８のＭＮ１８）のゲート電圧が３．２Ｖ付近から上昇してＶＭＬ（８Ｖ）を超え（ＶＭＬ＋Ｖｔｎ）に達し、出力段のＮＭＯＳトランジスタ（図８のＭＮ１８）がオン（導通）するまでに時間がかかる。このため、図５（Ａ）の関連技術のような出力信号遅延が生じる。これに対して、本発明によれば、ＮＭＯＳトランジスタ１２２のゲート電圧（ノードＮ３Ａの電圧）は、ＶＭＬ以下に低下しかけたところで、ＰＭＯＳトランジスタ１６１がオフし、ＶＭＬ付近にとどまる。この状態で、入力信号がＶＤＤ付近からＶＭＬ付近に変化した（立下る）場合、ＮＭＯＳトランジスタ１２２のゲート電圧（ノードＮ３Ａの電圧）はＶＭＬ（８Ｖ）から速やかに（ＶＭＬ＋Ｖｔｎ）を超え、ＮＭＯＳトランジスタ１２２がオン（導通）する。このため、本実施例によれば、関連技術のような、出力信号の遅延は回避される。

以上、図５より、図１の実施形態における出力信号の遅延抑制作用が示された。同様にして、図２〜図４の各実施例においてもシミュレーション（不図示）により、出力信号の遅延抑制作用を確認することができる。

＜実施形態５＞
図６は、本発明の一実施形態の表示装置のデータドライバの要部構成を示す図である。このデータドライバは、例えば図７（Ａ）のデータドライバ９８０に対応している。図６を参照すると、このデータドライバは、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフタ群８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６と、を含んで構成される。

出力回路群８０６の各出力回路は、図１乃至図４を参照して説明した各実施形態の出力回路１００Ａ〜１００Ｄを用いることができる。出力数に対応して、出力回路を複数個備えている。バイアス回路８０８は、図１のバイアス回路１６５に対応し、複数の出力回路の正極駆動アンプを構成する出力回路の制御回路１６０に共通にバイアス電圧ＢＰ３を供給する。バイアス回路８０９は、図２のバイアス回路１７５に対応し、複数の出力回路の負極駆動アンプを構成する出力回路の制御回路１７０に共通にバイアス電圧ＢＮ３を供給する。

シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフタ回路群８０３に出力する。レベルシフタ群８０３は、データレジスタ／ラッチ８０２から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に出力する。デコーダ回路群８０５は、各出力毎に、参照電圧発生回路８０４で生成された参照電圧群から、入力されたデジタルデータ信号に応じた参照電圧を選択する。出力回路群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、該入力した参照電圧に対応した階調信号を増幅出力する。出力回路群８０６の出力端子群は表示装置のデータ線に接続されている。シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５及び出力回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ〜１８Ｖ）で構成され、対応する電源電圧が供給されている。

図１乃至図４を参照して説明した各実施形態の出力回路は、出力回路の出力端子に接続するデータ線の充電時、放電時の遅延を抑制し、消費電力の縮減に好適とされるため、表示装置のデータドライバの出力回路群８０６の各出力回路として好適な構成とされている。

本実施例によれば、低消費電力で高速駆動が可能なデータドライバ、表示装置を実現可能としている。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。例えば、本発明で用いた電流源は、ソースに所定の電源が供給され、ゲートに所定のバイアス電圧が供給されるトランジスタとしてよい。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

３、４、５、６ スイッチ回路
１１、２１ 出力端子
１２、２２ 入力端子
１３、２３ 出力段回路
１４、２４ 入力差動段回路
１５、１６、１７、１８ 電源端子
３１ 奇数端子
３２ 偶数端子
４１、４２ 端子
５１〜５４ 入力段出力端子
６１〜６４ 出力段入力端子
１００Ａ〜１００Ｄ 出力回路
２１０ 正極アンプ
２１０Ａ 差動部
２２０ 負極アンプ
２２０Ａ 差動部
２３０ 出力スイッチ回路
８０１ シフトレジスタ
８０２ データレジスタ／ラッチ
８０３ レベルシフタ群
８０４ 参照電圧発生回路
８０５ デコーダ回路群
８０６ 出力回路群
８０８、８０９ バイアス回路
９４０ 電源回路
９５０ 表示コントローラー
９６０ 表示パネル
９６１ 走査線
９６２ データ線
９６３ 表示素子
９６４ 画素スイッチ
９７０ ゲートドライバ
９７１ 液晶容量
９７２ 補助容量
９７３ 画素電極
９７４ 対向基板電極
９８０ データドライバ
９８４ 画素スイッチ

Claims (14)

1. 差動増幅回路と、出力増幅回路と、制御回路と、入力端子と、出力端子と、第１乃至第３の電源電圧がそれぞれ供給される第１乃至第３の電源端子と、を備え、前記第３の電源電圧は前記第１の電源電圧と前記第２の電源電圧の間の電圧とされ、
   前記差動増幅回路は、
   前記入力端子の入力信号と前記出力端子の出力信号を差動で入力する差動入力段と、
   前記第１及び第２の電源端子にそれぞれ接続された第１及び第２導電型のトランジスタ対をそれぞれ含む第１及び第２のカレントミラーと、
   を備え、前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の出力電流を受け、
   前記第１及び第２のカレントミラーの入力ノードの間に接続された第１の連絡回路と、
   前記第１及び第２のカレントミラーの出力ノードの間に接続された第２の連絡回路と、
   を備え、
   前記出力増幅回路は、
   前記第１の電源端子と前記出力端子との間に接続され、制御端子が前記第１のカレントミラーの出力ノードと前記第２の連絡回路の一端との接続点に接続された第１導電型の第１のトランジスタと、
   前記出力端子と前記第３の電源端子との間に接続され、制御端子が前記第２の連絡回路の他端に接続された第２導電型の第２のトランジスタと、
   を備え、
   前記制御回路は、前記第２の連絡回路の前記他端と前記出力増幅回路の前記第２のトランジスタの制御端子との接続点に第１端子が接続され、前記第２のカレントミラーの出力ノードに第２端子が接続され、前記第３の電源端子の電圧に応じた第１のバイアス電圧を制御端子に受ける第１導電型の第３のトランジスタを備えた出力回路。
2. 差動増幅回路と、出力増幅回路と、制御回路と、入力端子と、出力端子と、第１乃至第３の電源電圧がそれぞれ供給される第１乃至第３の電源端子と、を備え、前記第３の電源電圧は前記第１の電源電圧と前記第２の電源電圧の間の電圧とされ、
   前記差動増幅回路は、
   前記入力端子の入力信号と前記出力端子の出力信号を差動で入力する差動入力段と、
   前記第１及び第２の電源端子にそれぞれ接続された第１及び第２導電型のトランジスタ対をそれぞれ含む第１及び第２のカレントミラーと、
   を備え、前記第１及び第２のカレントミラーの少なくとも一方が前記差動入力段の出力電流を受け、
   前記第１及び第２のカレントミラーの入力ノードの間に接続された第１の連絡回路と、
   前記第１及び第２のカレントミラーの出力ノードの間に接続された第２の連絡回路と、
   を備え、
   前記出力増幅回路は、
   前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第２の連絡回路の一端に接続された第１導電型の第１のトランジスタと、
   前記出力端子と前記第２の電源端子との間に接続され、制御端子が前記第２の連絡回路の他端と前記第２のカレントミラーの出力ノードとの接続点に接続された第２導電型の第２のトランジスタと、
   を備え、
   前記制御回路は、前記第２の連絡回路の前記一端と前記出力増幅回路の前記第１のトランジスタの制御端子との接続点に第１端子が接続され、前記第１のカレントミラーの出力ノードに第２端子が接続され、前記第３の電源端子の電圧に応じた第１のバイアス電圧を制御端子に受ける第２導電型の第３のトランジスタを備えた出力回路。
3. 前記第３の電源端子に第１端子が接続され、第２端子と制御端子が共通接続された第１導電型の第４のトランジスタと、
   前記第４のトランジスタの第２端子と前記第２の電源端子間に接続された負荷素子と、
   を含み、
   前記第４のトランジスタの前記第２端子の電圧を前記第１のバイアス電圧として供給するバイアス回路を備えた請求項１記載の出力回路。
4. 前記第３の電源端子に第１端子が接続され、第２端子と制御端子が共通接続された第２導電型の第４のトランジスタと、
   前記第１の電源端子と前記第４のトランジスタの第２端子との間に接続された負荷素子と、
   を含み、
   前記第４のトランジスタの前記第２端子の電圧を前記第１のバイアス電圧として供給するバイアス回路を備えた請求項２記載の出力回路。
5. 前記差動入力段が、
   前記第２の電源端子に一端が接続された第１の電流源と、
   共通接続された第１端子が前記第１の電流源の他端に接続され、制御端子が前記入力端子と前記出力端子にそれぞれ接続され、第２端子が前記第１のカレントミラーの前記第１導電型のトランジスタ対にそれぞれ接続された第２導電型の差動トランジスタ対と、
   前記第１の電源端子に一端が接続された第２の電流源と、
   共通接続された第１端子が前記第２の電流源の他端に接続され、制御端子が前記入力端子と前記出力端子にそれぞれ接続され、第２端子が前記第２のカレントミラーの前記第２導電型のトランジスタ対にそれぞれ接続される第１導電型の差動トランジスタ対と、
   を備えた請求項１又は２記載の出力回路。
6. 前記第１のカレントミラーは、第１端子が前記第１の電源端子に共通に接続され、制御端子同士が接続された前記第１導電型の第１のトランジスタ対と、
   第１端子が前記第１導電型の第１のトランジスタ対の第２端子にそれぞれ接続され、共通接続された制御端子に第２のバイアス電圧が印加される前記第１導電型の第２のトランジスタ対と、
   を備え、前記第１導電型の第２のトランジスタ対の一方のトランジスタの第２端子は、前記第１導電型の第１のトランジスタ対の共通接続された制御端子に接続され前記第１のカレントミラーの入力ノードをなし、他方のトランジスタの第２端子が前記第１のカレントミラーの出力ノードをなし、前記第２導電型の前記差動トランジスタ対の第２端子が前記第１のカレントミラーの前記第１導電型の前記第１のトランジスタ対の第２端子にそれぞれ接続され、
   前記第２のカレントミラーは、第１端子が前記第２の電源端子に共通に接続され、制御端子同士が接続された前記第２導電型の第１のトランジスタ対と、
   第１端子が前記第２導電型の第１のトランジスタ対の第２端子にそれぞれ接続され、共通接続された制御端子に第３のバイアス電圧が印加される前記第２導電型の第２のトランジスタ対と、
   を備え、前記第２導電型の第２のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記第１のトランジスタ対の共通接続された制御端子に接続され前記第２のカレントミラーの入力ノードをなし、他方のトランジスタの第２端子が前記第２のカレントミラーの出力ノードをなし、前記第１導電型の前記差動トランジスタ対の第２端子が前記第２のカレントミラーの前記第２導電型の前記第１のトランジスタ対の第２端子にそれぞれ接続される、請求項５記載の出力回路。
7. 前記第１のカレントミラーは、第１端子が前記第１の電源端子に共通に接続され、制御端子同士が接続された前記第１導電型の第１のトランジスタ対を備え、
   前記第１導電型の第１のトランジスタ対の一方のトランジスタの第２端子は、前記第１導電型の第１のトランジスタ対の共通接続された制御端子に接続され前記第１のカレントミラーの入力ノードをなし、他方のトランジスタの第２端子が前記第１のカレントミラーの出力ノードをなし、前記第２導電型の前記差動トランジスタ対の第２端子が前記第１のカレントミラーの前記第１導電型の前記第１のトランジスタ対の第２端子にそれぞれ接続され、
   前記第２のカレントミラーは、第１端子が前記第２の電源端子に共通に接続され、制御端子同士が接続された前記第２導電型の第１のトランジスタ対を備え、前記第２導電型の第１のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記第１のトランジスタ対の共通接続された制御端子に接続され前記第２のカレントミラーの入力ノードをなし、他方のトランジスタの第２端子が前記第２のカレントミラーの出力ノードをなし、前記第１導電型の前記差動トランジスタ対の第２端子が前記第２のカレントミラーの前記第２導電型の前記第１のトランジスタ対の第２端子にそれぞれ接続される、請求項５記載の出力回路。
8. 前記第１の連絡回路が、電流源を備え、
   前記第２の連絡回路が、前記第２の連絡回路の一端と他端間に並列に接続され、ゲートにそれぞれ第４、第５のバイアス電圧を受ける第１及び第２導電型のトランジスタを備えている、請求項１乃至７のいずれか１項に記載の出力回路。
9. 請求項１の前記出力回路において、前記第１、第２導電型をそれぞれＰ型、Ｎ型とし、第１乃至第３の電源電圧をそれぞれ高電位電源電圧、低電位電源電圧、第１中間電源電圧とした正極出力回路と、
   請求項１の前記出力回路において、前記第１、第２導電型をそれぞれＮ型、Ｐ型とし、第１乃至第３の電源電圧をそれぞれ前記低電位電源電圧、前記高電位電源電圧、第２中間電源電圧とした負極出力回路と、
   を備えた出力回路。
10. 請求項１の前記出力回路において、前記第１、第２導電型をそれぞれＰ型、Ｎ型とし、第１乃至第３の電源電圧をそれぞれ高電位電源電圧、低電位電源電圧、第１中間電源電圧とした正極出力回路と、
    請求項２の前記出力回路において、前記第１、第２導電型をそれぞれＰ型、Ｎ型とし、第１乃至第３の電源電圧をそれぞれ前記高電位電源電圧、前記低電位電源電圧、第２中間電源電圧とした負極出力回路と、
    を備えた出力回路。
11. 請求項１乃至１０のいずれか１項に記載の出力回路を複数備えた出力回路群を備えたデータドライバ。
12. 請求項１に記載の出力回路を複数備えた出力回路群を備え、
    前記第３の電源端子に第１端子が接続され、第２端子と制御端子が共通接続された第１導電型の第４のトランジスタと、
    前記第４のトランジスタの第２端子と前記第２の電源端子間に接続された負荷素子と、
    を含み、
    前記第４のトランジスタの前記第２端子の電圧を前記バイアス信号として供給するバイアス回路を、前記複数の出力回路に対して共通に１つ備えたデータドライバ。
13. 請求項２に記載の出力回路を複数備えた出力回路群を備え、
    前記第３の電源端子に第１端子が接続され、第２端子と制御端子が共通接続された第２導電型の第４のトランジスタと、
    前記第１の電源端子と前記第４のトランジスタの第２端子との間に接続された負荷素子と、
    を含み、
    前記第４のトランジスタの前記第２端子の電圧を前記第１のバイアス電圧として供給するバイアス回路を、前記複数の出力回路に対して共通に１つ備えたデータドライバ。
14. 請求項１１乃至１３のいずれか１項に記載のデータドライバを備えた表示装置。

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