JP2010041368A - 演算増幅回路及び表示パネル駆動装置 - Google Patents

Abstract

【課題】消費電力が少なく、且つ、電源電圧が低い場合にでも動作が可能な演算増幅回路を提供する。
【解決手段】演算増幅回路１０が、反転入力端子と非反転入力端子の電位差に応答した内部電流Ｉ_ＩＮ ^＋を生成する入力段１１と、内部電流Ｉ_ＩＮ ^＋に応答して出力端子を駆動する出力段１２Ａとを備えている。出力段１２Ａは、内部電流Ｉ_ＩＮ ^＋が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動するＰＭＯＳトランジスタＭＰ_１０と、浮遊電流源の第２端子の電位に応答して出力端子を駆動するＮＭＯＳトランジスタＭＮ_１０とを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタＭＰ_９と、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタＭＮ_９とを含む。ＰＭＯＳトランジスタＭＰ_９は、そのバックゲートがソースに接続されている。
【選択図】図３

Description

本発明は、演算増幅回路及び表示パネル駆動装置に関する。

表示パネルは、益々大型化が進む傾向にある。特にテレビの分野では、液晶表示パネルでさえも１００インチを越えるものまで出てきている状況であり、今後、この傾向は変わることはないと考えられる。

表示パネルの大型化に伴う一つの問題は、データ線の容量の増大に伴うドライバＩＣ（integrated circuit）のアンプ（演算増幅回路）の消費電力の増大である。近年の表示装置では、ドライバＩＣの表示パネルの使用個数を減らすために１つのドライバＩＣの出力数が益々増大する方向にあるため、１つのドライバＩＣの消費電力が益々増加している。このため、動作時のドライバＩＣの温度が高くなるという問題が発生するようになってきている。

ドライバＩＣの温度上昇対策の一つの手法は、電源電圧Ｖ_ＤＤに加え、電源電圧Ｖ_ＤＤの半分の電源電圧Ｖ_ＤＤ／２をドライバＩＣに供給し、可能な場合には電源電圧Ｖ_ＤＤ／２を用いてアンプを動作させることである。詳細には、電圧Ｖ_ＤＤ／２〜Ｖ_ＤＤの範囲で動作可能なアンプはこの電圧範囲で動作させ、電圧Ｖ_ＳＳ〜Ｖ_ＤＤ／２の範囲で動作可能なアンプはこの電圧範囲で動作させる。これにより、アンプで消費される電力を低減させることができる。このような技術は、例えば、特開平１０−３１２００号公報に開示されている。

図１は、このような手法を採用するドライバＩＣのデータ線駆動回路（即ち、データ線に駆動電圧を出力する回路部）の構成の例を示す図である。正側アンプ１０１、及び負側アンプ１０２は、いずれも、その出力が反転入力に接続されており、電圧フォロアとして動作する。正側アンプ１０１の正側電源端子は、電源電圧Ｖ_ＤＤが供給される電源線１０３に接続されており、負電源端子は、電源電圧Ｖ_ＤＤ／２が供給される電源線１０４に接続されている。一方、負側アンプ１０２の正側電源端子は、電源電圧Ｖ_ＤＤ／２が供給される電源線１０４に接続されており、負側電源端子は、接地電圧Ｖ_ＳＳが供給される接地線１０５に接続されている。

入力電圧範囲の制約をなくすためには、図１の正側アンプ１０１、負側アンプ１０２としてRail to Rail構成のアンプを使用することが好ましい。Rail to Rail構成を採用すれば、正側アンプ１０１の入力電圧範囲がＶ_ＤＤ／２〜Ｖ_ＤＤの電圧範囲の全体をほぼカバーし、負側アンプ１０２の入力電圧範囲がＶ_ＳＳ〜Ｖ_ＤＤ／２の電圧範囲の全体をほぼカバーする。これは、データ線駆動回路の動作上の要求を満足する。

図２は、Rail to Railアンプの典型的な構成を示す回路図である；図２のアンプの構成は、例えば、米国特許第５，３１１，１４５号に開示されている。図２のアンプは、入力段１１１と、出力段１１２とを備えている。

入力段１１１は、ＰＭＯＳトランジスタＭＰ_１〜ＭＰ_８と、ＮＭＯＳトランジスタＭＮ_１〜ＭＮ_８とを備えている。ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２は、それぞれ反転入力端子ＩＮＮ、非反転入力端子ＩＮＰに接続されており、差動トランジスタ対を構成している。同様に、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２は、それぞれ反転入力端子Ｉｎ⁻、非反転入力端子Ｉｎ^＋に接続されており、もう一つの差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭＰ_３のゲートにはバイアス電圧ＢＰ１が供給されており、ＰＭＯＳトランジスタＭＰ_３は定電流源として動作する。同様に、ＮＭＯＳトランジスタＭＮ_３のゲートにはバイアス電圧ＢＮ１が供給されており、ＮＭＯＳトランジスタＭＮ_３は定電流源として動作する。ＰＭＯＳトランジスタＭＰ_６、ＭＰ_７のゲートにはバイアス電圧ＢＰ２が供給されており、ＰＭＯＳトランジスタＭＰ_４〜ＭＰ_７は、カスコード型カレントミラーとして動作する。同様に、ＮＭＯＳトランジスタＭＮ_６、ＭＮ_７のゲートにはバイアス電圧ＢＮ２が供給されており、ＮＭＯＳトランジスタＭＮ_４〜ＭＮ_７は、もう一つのカスコード型カレントミラーとして動作する。ＰＭＯＳトランジスタＭＰ_８のゲートにはバイアス電圧ＢＰ３が供給され、ＮＭＯＳトランジスタＭＮ_８のゲートにはバイアス電圧ＢＮ３が供給されており、これにより、ＰＭＯＳトランジスタＭＰ_８とＮＭＯＳトランジスタＭＮ_８とが浮遊電流源として動作する。このような構成の入力段１１１は、反転入力端子Ｉｎ⁻、非反転入力端子Ｉｎ^＋に印加された電圧の差に対応する内部電流Ｉ_ＩＮ ^＋を生成して出力段１１２に供給する。

出力段１１２は、ＰＭＯＳトランジスタＭＰ_９、ＭＰ_１０と、ＮＭＯＳトランジスタＭＮ_９、ＭＮ_１０とを備えている。ＰＭＯＳトランジスタＭＰ_９のゲートにはバイアス電圧ＢＰ３が供給され、ＮＭＯＳトランジスタＭＮ_９のゲートにはバイアス電圧ＢＮ３が供給されており、ＰＭＯＳトランジスタＭＰ_９とＮＭＯＳトランジスタＭＮ_９とは、もう一つの浮遊電流源として動作する。ＰＭＯＳトランジスタＭＰ_９とＮＭＯＳトランジスタＭＮ_９とで構成される浮遊電流源は、ノードＮ１、Ｎ２を内部電流Ｉ_ＩＮ ^＋に応じた電圧レベルに駆動する役割を有している。ＰＭＯＳトランジスタＭＰ_１０のゲートはノードＮ１に接続され、ＮＭＯＳトランジスタＭＮ_１０のゲートはノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ_１０及びＮＭＯＳトランジスタＭＮ_１０は、それぞれノードＮ１、Ｎ２の電圧レベルに応じて出力端子Ｏｕｔを駆動し、これにより、出力端子Ｏｕｔから出力電圧が出力される。図２のアンプを電圧フォロアとして動作させる場合、出力端子Ｏｕｔが反転入力端子Ｉｎ⁻に接続される。これにより、非反転入力端子Ｉｎ^＋に入力された入力電圧と同一の出力電圧が図２のアンプから出力される。

図２のアンプを正側アンプ１０１として使用する場合には、正側電源線１１３に電源電圧Ｖ_ＤＤが供給され、負側電源線１１４に電源電圧Ｖ_ＤＤ／２が供給される。一方、図２のアンプを負側アンプ１０２として使用する場合には、正側電源線１１３に電源電圧Ｖ_ＤＤ／２が供給され、負側電源線１１４に接地電圧Ｖ_ＳＳが供給される。

また、図２の演算増幅回路にオフセットをキャンセルするための回路を付加した回路が、特開２００６−３１９９２１号公報に開示されている。
特開平１０−３１２００号公報 米国特許第５，３１１，１４５号 特開２００６−３１９９２１号公報

しかしながら、図２に示されたアンプを図１の正側アンプ１０１、負側アンプ１０２として使用すると、電源電圧Ｖ_ＤＤが低い場合にはアンプが動作しなくなるという問題が発生する。電源電圧Ｖ_ＤＤが低くなると、特に、出力段１１２の浮遊電圧源（ＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９とで構成される浮遊電圧源）を正常に動作させる電圧を確保できなくなってしまうからである。

このような背景から、消費電力が少なく、且つ、電源電圧が低い場合にでも動作が可能な演算増幅回路、及び、それを搭載した表示パネル駆動装置の実現が望まれている。

本発明の一の観点では、演算増幅回路が、反転入力端子と非反転入力端子の電位差に応答した内部電流を生成する入力段と、該内部電流に応答して出力端子を駆動する出力段とを備えている。出力段は、該内部電流が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動する第１出力トランジスタと、浮遊電流源の第２端子の電位に応答して出力端子を駆動する第２出力トランジスタとを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタと、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタとを含む。そのＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一つは、そのバックゲートがソースに接続されている。

このような構成の演算増幅回路では、浮遊電流源のＰＭＯＳトランジスタとＮＭＯＳトランジスタの少なくとも一方のバックゲートをソースに接続することにより浮遊電流源の動作に必要な電圧を低減し、低電圧動作を実現することができる。

上記構成は、特に、入力段が電源電圧と接地電圧の供給を受けて動作する一方で、第１出力トランジスタ及び第２出力トランジスタが、電源電圧より低く接地電圧よりも高い中間電源電圧が供給される電源線と接地電圧が供給される接地線との間に接続される場合に有効である。第１出力トランジスタ及び第２出力トランジスタに中間電源電圧と接地電圧とを供給して動作させることは、消費電力の低減に有効である一方、浮遊電流源の動作を困難にする。しかしながら、浮遊電流源のＰＭＯＳトランジスタのバックゲートをソースに接続することにより、このような問題が回避される。

上記構成は、また、第１出力トランジスタ及び第２出力トランジスタが、電源電圧が供給される電源線と、中間電源電圧が供給される電源線との間に接続される場合にも有効である。第１出力トランジスタ及び第２出力トランジスタに電源電圧と中間電源電圧とを供給して動作させることは、消費電力の低減に有効である一方、浮遊電流源の動作を困難にする。しかしながら、浮遊電流源のＮＭＯＳトランジスタのバックゲートをソースに接続することにより、このような問題が回避される。

本発明の他の観点では、表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置が、電源電圧と電源電圧の半分の中間電源電圧の間の第１駆動電圧を生成する正側アンプと、接地電圧と中間電源電圧の間の第２駆動電圧を生成する負側アンプとを備えている。正側アンプと負側アンプのそれぞれは、入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、内部電流に応答して第１駆動電圧又は第２駆動電圧を出力端子から出力する出力段とを備えている。出力段は、内部電流が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動する第１出力トランジスタと、浮遊電流源の第２端子の電位に応答して出力端子を駆動する第２出力トランジスタとを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタと、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタとを含む。正側アンプの出力段の浮遊電流源のＰＭＯＳトランジスタは、そのバックゲートがソースに接続されている。負側アンプの出力段の浮遊電流源のＮＭＯＳトランジスタは、そのバックゲートがソースに接続されている。

本発明の更に他の観点では、表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置が、複数の階調電圧を供給する階調電圧供給回路と、複数の階調電圧のうちから画像データに応じて階調電圧を選択するＤ／Ａコンバータと、選択された階調電圧に対応した駆動電圧を生成するアンプとを備えている。階調電圧供給回路は、電源電圧と電源電圧の半分の中間電源電圧との間の正側バイアス電圧を生成する正側γアンプと、中間電源電圧と接地電圧との間の負側バイアス電圧を生成する負側γアンプと、正側バイアス電圧及び負側バイアス電圧の供給を受け、電圧分割により複数の階調電圧を生成するラダー抵抗とを備えている。正側γアンプ及び負側γアンプのそれぞれは、入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、内部電流に応答して正側バイアス電圧又は負側バイアス電圧を前記出力端子から出力する出力段とを備えている。出力段は、内部電流が流される浮遊電流源と、浮遊電流源の第１端子の電位に応答して出力端子を駆動する第１出力トランジスタと、浮遊電流源の第２端子の電位に応答して出力端子を駆動する第２出力トランジスタとを含む。浮遊電流源は、第１端子にソースが接続され、第２端子にドレインが接続されたＰＭＯＳトランジスタと、第１端子にドレインが接続され、第２端子にソースが接続されたＮＭＯＳトランジスタとを含む。正側γアンプの出力段の浮遊電流源のＰＭＯＳトランジスタは、そのバックゲートがソースに接続されている。負側γアンプの出力段の浮遊電流源のＮＭＯＳトランジスタは、そのバックゲートがソースに接続されている。

本発明によれば、低消費電力であり、且つ、低電圧で動作可能な演算増幅回路、及び表示パネル駆動装置が提供される。

（第１の実施形態）
図３は、本発明の第１の実施形態の演算増幅回路１０Ａの構成を示す回路図である。第１の実施形態の演算増幅回路１０Ａは、アンプ回路１Ａと、それにバイアス電圧を供給するバイアス回路２Ａとを備えている。アンプ回路１Ａは、入力段１１と、出力段１２Ａとを備えている。

入力段１１は、反転入力端子Ｉｎ⁻と非反転入力端子Ｉｎ^＋との電位差に応答して内部電流Ｉ_ＩＮ ^＋を生成し、出力段１２Ａに供給する回路部分であり、ＰＭＯＳトランジスタＭＰ_１〜ＭＰ_８と、ＮＭＯＳトランジスタＭＮ_１〜ＭＮ_８とを備えている。ＰＭＯＳトランジスタＭＰ_１〜ＭＰ_８のバックゲートは、電源電圧_ＶＤＤでバイアスされており、ＮＭＯＳトランジスタＭＮ_１〜ＭＮ_８のバックゲートは、接地電圧Ｖ_ＳＳでバイアスされている。

ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２は、そのゲートが反転入力端子Ｉｎ⁻、非反転入力端子Ｉｎ^＋にそれぞれに接続されると共にそのソースが共通に接続されており、差動トランジスタ対を構成している。ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のソースは、ＮＭＯＳトランジスタＭＮ_３のドレインに接続されている。ＮＭＯＳトランジスタＭＮ_３のゲートにはバイアス電圧ＢＮ１が供給されており、ＮＭＯＳトランジスタＭＮ_３は、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２で構成される差動トランジスタ対に一定電流を供給する定電流源として動作する。ＮＭＯＳトランジスタＭＮ_３のソースは、接地電圧Ｖ_ＳＳが供給されている接地線１３に接続されている。

同様に、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２は、そのゲートが反転入力端子Ｉｎ⁻、非反転入力端子Ｉｎ^＋にそれぞれ接続されると共に、そのソースが共通に接続されており、もう一つの差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２のソースは、ＰＭＯＳトランジスタＭＰ_３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ_３のゲートにはバイアス電圧ＢＰ１が供給されており、ＰＭＯＳトランジスタＭＰ_３は、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２で構成される差動トランジスタ対に一定電流を供給する定電流源として動作する。ＰＭＯＳトランジスタＭＰ_３のソースは、電源電圧Ｖ_ＤＤが供給されている電源線１４に接続されている。

ＰＭＯＳトランジスタＭＰ_４〜ＭＰ_８と、ＮＭＯＳトランジスタＭＮ_４〜ＭＮ_８は、差動トランジスタ対のＮＭＯＳトランジスタＭＮ_２、ＰＭＯＳトランジスタＭＰ_２を流れる電流の和に対応する内部電流Ｉ_ＩＮ ^＋、及び、ＮＭＯＳトランジスタＭＮ_１、ＰＭＯＳトランジスタＭＰ_１を流れる電流の和に対応する内部電流Ｉ_ＩＮ ⁻を生成する加算回路として動作する。

詳細には、ＰＭＯＳトランジスタＭＰ_４〜ＭＰ_７は、カレントミラー（詳細にはカスコード型カレントミラー）を構成している。ＰＭＯＳトランジスタＭＰ_４、ＭＰ_５のソースは電源線１５に接続され、ドレインは、それぞれ、ＰＭＯＳトランジスタＭＰ_６、ＭＰ_７のソースに接続されている。ＰＭＯＳトランジスタＭＰ_４、ＭＰ_５のドレインは、更に、差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のドレインにそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ_４、ＭＰ_５のゲートは共通に接続されており、更にＰＭＯＳトランジスタＭＰ_６のドレインに接続されている。ＰＭＯＳトランジスタＭＰ_６、ＭＰ_７は、そのゲートが共通に接続されており、カレントミラーを動作させるためのバイアス電圧ＢＰ２が当該ゲートに供給されている。

同様に、ＮＭＯＳトランジスタＭＮ_４〜ＭＮ_７は、もう一つのカレントミラー（詳細にはカスコード型カレントミラー）を構成している。ＮＭＯＳトランジスタＭＮ_４、ＭＮ_５のソースは接地線１６に接続され、ドレインは、それぞれ、ＮＭＯＳトランジスタＭＮ_６、ＭＮ_７のソースに接続されている。ＮＭＯＳトランジスタＭＮ_４、ＭＮ_５のドレインは、更に、差動トランジスタ対を構成するＰＭＯＳトランジスタＭＰ_１、ＭＰ_２のドレインにそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ_４、ＭＮ_５のゲートは共通に接続されており、更にＮＭＯＳトランジスタＭＮ_６のドレインに接続されている。ＮＭＯＳトランジスタＭＮ_６、ＭＮ_７は、そのゲートが共通に接続されており、カレントミラーを動作させるためのバイアス電圧ＢＮ２が当該ゲートに供給されている。

ＰＭＯＳトランジスタＭＰ_８とＮＭＯＳトランジスタＭＮ_８とは、一方のソースが他方のドレインに接続されており、これにより、「浮遊電流源」として動作する。一般的なトランジスタで構成される電流源は、一端が電源端子か接地端子に接続されるが、この浮遊電流源は、電流源の両端がフローティングであり任意の位置に接続可能である。ＰＭＯＳトランジスタＭＰ_８とＮＭＯＳトランジスタＭＮ_８の接続ノードにはローカル的にゲインが「１」である電流帰還がかかっており、ＰＭＯＳトランジスタＭＰ_８のソースとＮＭＯＳトランジスタＭＮ_８のドレインの共通接続ノード、及びＰＭＯＳトランジスタＭＰ_８のドレインとＮＭＯＳトランジスタＭＮ_８のソースの共通接続ノードは、この帰還の効果で高いインピーダンスを有する。このことからも、ＰＭＯＳトランジスタＭＰ_８とＮＭＯＳトランジスタＭＮ_８とにより浮遊電流源が構成されていることが理解される。ＰＭＯＳトランジスタＭＰ_８とＮＭＯＳトランジスタＭＮ_８とで構成される浮遊電流源は、ＰＭＯＳトランジスタＭＰ_６のドレインとＮＭＯＳトランジスタＭＰ_６の間に接続されている。ＰＭＯＳトランジスタＭＰ_８、ＮＭＯＳトランジスタＭＮ_８のゲートには、それぞれ、浮遊電流源を動作させるためのバイアス電圧ＢＰ３Ｌ、ＢＮ３Ｌが供給されている。

上記の２つのカレントミラーと浮遊電流源によって、内部電流Ｉ_ＩＮ ^＋、Ｉ_ＩＮ ⁻が生成され、生成された内部電流Ｉ_ＩＮ ^＋が出力段１２Ａに供給される。ＮＭＯＳトランジスタＭＮ_２、ＰＭＯＳトランジスタＭＰ_２を流れる電流の和は、反転入力端子Ｉｎ⁻、非反転入力端子Ｉｎ^＋の電位差に対応しているから、結果として、反転入力端子Ｉｎ⁻と非反転入力端子Ｉｎ^＋との電位差に対応した内部電流Ｉ_ＩＮ ^＋が生成されることになる。

本実施形態では、入力段１１は、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳの供給を受けて動作するように構成されている。入力段１１はRail to rail構成をとっているから、入力段１１の入力電圧範囲は、接地電圧Ｖ_ＳＳ以上電源電圧Ｖ_ＤＤ以下である。

出力段１２Ａは、入力段１１から供給される内部電流Ｉ_ＩＮ ^＋に応答して出力端子Ｏｕｔを駆動する回路部分であり、ＰＭＯＳトランジスタＭＰ_９、ＭＰ_１０と、ＮＭＯＳトランジスタＭＮ_９、ＭＮ_１０と、キャパシタＣ_１、Ｃ_２とを備えている。

ＰＭＯＳトランジスタＭＰ_９とＮＭＯＳトランジスタＭＮ_９とは、一方のソースが他方のドレインに接続されており、これにより、上述されたような「浮遊電流源」として動作する。ＰＭＯＳトランジスタＭＰ_９とＮＭＯＳトランジスタＭＮ_９とで構成される浮遊電流源は、ＰＭＯＳトランジスタＭＰ_７のドレインとＮＭＯＳトランジスタＭＰ_７の間に接続されている。ＰＭＯＳトランジスタＭＰ_９、ＮＭＯＳトランジスタＭＮ_９のゲートには、それぞれ、浮遊電流源を動作させるためのバイアス電圧ＢＰ３Ｒ、ＢＮ３Ｒが供給されている。

ＰＭＯＳトランジスタＭＰ_９のバックゲートは、そのソースに接続されている。即ち、ＰＭＯＳトランジスタＭＰ_９のバックゲートは、ソース電位でバイアスされている。これは、本実施形態におけるアンプ回路１Ａの特徴の一つである。後述されるように、ＰＭＯＳトランジスタＭＰ_９のバックゲートがソースに接続されていることは、アンプ回路１Ａの低電圧動作を実現するために重要である。

ＰＭＯＳトランジスタＭＰ_１０及びＮＭＯＳトランジスタＭＮ_１０は、ＰＭＯＳトランジスタＭＰ_９とＮＭＯＳトランジスタＭＮ_９で構成される浮遊電流源の両端（即ち、ノードＮ１、Ｎ２）の電位に応答して出力端子Ｏｕｔを駆動する出力トランジスタとして動作する。詳細には、ＰＭＯＳトランジスタＭＰ_１０は、そのソースが中間電源電圧Ｖ_ＭＬが供給されている電源線１７Ａに接続され、ドレインが出力端子Ｏｕｔに接続され、更に、ゲートがノードＮ１に接続されている。ここで、中間電源電圧Ｖ_ＭＬは、接地電圧Ｖ_ＳＳよりも高く電源電圧Ｖ_ＤＤよりも低い電圧であり、一実施形態では、電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２である。ＰＭＯＳトランジスタＭＰ_１０のバックゲートは、電源電圧Ｖ_ＤＤでバイアスされる。一方、ＮＭＯＳトランジスタＭＮ_１０は、そのソースが接地電圧Ｖ_ＳＳが供給されている接地線１６に接続され、ドレインが出力端子Ｏｕｔに接続され、更に、ゲートがノードＮ２に接続されている。ＮＭＯＳトランジスタＭＮ_１０のバックゲートは、接地電圧Ｖ_ＳＳでバイアスされる。このようなＰＭＯＳトランジスタＭＰ_１０及びＮＭＯＳトランジスタＭＮ_１０の接続によれば、出力端子Ｏｕｔの電位は、ノードＮ１、Ｎ２の電位によって決まる。

出力段１２Ａが、中間電源電圧Ｖ_ＭＬと接地電圧Ｖ_ＳＳの供給を受けて動作することに留意されたい。後述されるように、出力段１２Ａが電源電圧Ｖ_ＤＤよりも低い中間電源電圧Ｖ_ＭＬを受けて動作することは、消費電力の低減の上で重要である。

図３の回路では、アンプ回路１Ａの出力端子Ｏｕｔが反転入力端子Ｉｎ⁻に接続されており、アンプ回路１Ａは、非反転入力端子Ｉｎ^＋に入力された入力電圧と同一の出力電圧を出力する電圧フォロアとして動作する。

バイアス回路２Ａは、アンプ回路１Ａにバイアス電圧ＢＰ１、ＢＰ２、ＢＰ３Ｒ、ＢＰ３Ｌ、ＢＮ１、ＢＮ２、ＢＮ３Ｒ、ＢＮ３Ｌを供給する回路である。バイアス回路２Ａは、ＰＭＯＳトランジスタＭＰ_１１〜ＭＰ_１６とＮＭＯＳトランジスタＭＮ_１１〜ＭＮ_１６と、電流源２１〜２８とを備えている。ＰＭＯＳトランジスタＭＰ_１１〜ＭＰ_１６とＮＭＯＳトランジスタＭＮ_１１〜ＭＮ_１６は、いずれも、ダイオード接続されている。ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２、及び電流源２１は、バイアス電圧ＢＰ３Ｒを生成する回路部分であり、ＰＭＯＳトランジスタＭＰ_１３、ＭＰ_１４、及び電流源２２は、バイアス電圧ＶＰ３Ｌを生成する回路部分である。ＰＭＯＳトランジスタＭＰ_１５及び電流源２３は、バイアス電圧ＢＰ２を生成する回路部分であり、ＰＭＯＳトランジスタＭＰ_１６及び電流源２４は、バイアス電圧ＢＰ１を生成する回路部分である。また、ＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２、及び電流源２５は、バイアス電圧ＢＮ３Ｒを生成する回路部分であり、ＮＭＯＳトランジスタＭＮ_１３、ＭＮ_１４、及び電流源２６は、バイアス電圧ＶＮ３Ｌを生成する回路部分である。ＮＭＯＳトランジスタＭＮ_１５及び電流源２７は、バイアス電圧ＢＮ２を生成する回路部分であり、ＮＭＯＳトランジスタＭＮ_１６及び電流源２８は、バイアス電圧ＢＮ１を生成する回路部分である。

バイアス回路２Ａのうち、バイアス電圧ＢＰ３Ｒを生成する回路部分は、電源電圧Ｖ_ＤＤよりも低い中間電源電圧Ｖ_ＭＬの供給を受けて動作するように構成されている。即ち、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２及び電流源２１は、中間電源電圧Ｖ_ＭＬが供給されている電源線１８Ａと、接地線１９との間に接続されている。ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２は、そのドレインがゲートに接続されており、ＰＭＯＳトランジスタＭＰ_１１のゲートからバイアス電圧ＢＰ３Ｒが出力される。後述されるように、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２及び電流源２１が、電源電圧Ｖ_ＤＤよりも低い中間電源電圧Ｖ_ＭＬの供給を受けて動作することは、消費電力の低減の上で重要である。

ＰＭＯＳトランジスタＭＰ_１１のバックゲートは、そのソースに接続されている。即ち、ＰＭＯＳトランジスタＭＰ_１１のバックゲートは、ソース電位でバイアスされている。後述されるように、これは、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２及び電流源２１を電源電圧Ｖ_ＤＤよりも低い中間電源電圧Ｖ_ＭＬの供給を受けて動作可能にするために重要である。

一方、ＰＭＯＳトランジスタＭＰ_１２〜ＭＰ_１６のバックゲートは、電源電圧Ｖ_ＤＤでバイアスされる。また、ＮＭＯＳトランジスタＭＮ_１１〜ＭＮ_１６のバックゲートは、いずれも、接地電圧Ｖ_ＳＳでバイアスされる。

図３の演算増幅回路１０Ａの特徴の一つは、入力段１１が電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳとの供給を受けて動作する一方、出力段１２Ａが中間電源電圧Ｖ_ＭＬと接地電圧Ｖ_ＳＳとの供給を受けて動作する点である。ここで、中間電源電圧Ｖ_ＭＬとは、電源電圧Ｖ_ＤＤよりも低く接地電圧Ｖ_ＳＳより高い電圧である。これにより、出力段１２Ａの消費電力を低減することができる。中間電源電圧Ｖ_ＭＬが電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２であれば、電源電圧Ｖ_ＤＤが出力段１２Ａに供給される場合と比較して消費電力を半減させることができる。入力段１１を流れる電流は小さいから、入力段１１に供給される電源電圧が高くても、入力段１１で消費される電力は、出力段１２Ａで消費するする電力に比べれば無視できるレベルのものである。入力段１１で消費される電力の全体としての消費電力への影響度は低い。一方、出力段１２Ａに流れる電流は、入力段１１で流れる電流の数倍もあるアイドリング電流と、出力負荷に流れる電流の合計であり、出力段１２Ａに流れる電流は、全体の消費電流の約８０％以上を占める。したがって、出力段１２Ａのみ電源電圧を下げて消費電力を低減することの効果は大きい。

電源電圧Ｖ_ＤＤよりも低い中間電源電圧Ｖ_ＭＬで動作させることにより、出力段１２Ａの出力電圧範囲は、Ｖ_ＳＳ＋０．２Ｖ〜Ｖ_ＭＬ−０．２Ｖに制約される。しかしながら、アプリケーションによっては、このことは問題にならない。例えば、図３の演算増幅回路を図１の負側アンプ１０２に適用する場合、出力段１２Ａの出力電力範囲がＶ_ＳＳ＋０．２Ｖ〜Ｖ_ＤＤ／２−０．２Ｖであれば、実用上充分である。したがって、中間電源電圧Ｖ_ＭＬを電圧Ｖ_ＤＤ／２に設定することにより、図３の演算増幅回路１０Ａを図１の負側アンプ１０２に適用可能である。

出力段１２Ａを電源電圧Ｖ_ＤＤより低い中間電源電圧Ｖ_ＭＬで動作させることによる一つの問題は、出力段１２Ａの浮遊電流源（ＰＭＯＳトランジスタＭＰ_９、ＮＭＯＳトランジスタＭＮ_９）の動作に必要な電圧が確保しにくくなることである。この問題は、電源電圧Ｖ_ＤＤを低減させると一層に顕著になる。

浮遊電流源の動作電圧の問題に対処するために、本実施形態のアンプ回路１Ａでは、ＰＭＯＳトランジスタＭＰ_９のバックゲートがソースに接続される。これにより、アンプ回路１Ａを低電圧動作させることが可能になる。以下では、ＰＭＯＳトランジスタＭＰ_９のバックゲートをソースに接続することの有用性について議論する。

図３の演算増幅回路１０Ａの動作においては、バイアス電圧ＢＰ３Ｒを受け取るＰＭＯＳトランジスタＭＰ_９のゲートと中間電源電圧Ｖ_ＭＬが供給される電源線１７Ａとの間の電圧Ｖ_ＢＰ３Ｒは、ＰＭＯＳトランジスタＭＰ_１０、ＭＰ_９のゲート−ソース間電圧の和に等しいことから、下記のように表される：
Ｖ_ＢＰ３Ｒ＝Ｖ_{ＧＳ（ＭＰ１０）}＋Ｖ_{ＧＳ（ＭＰ９）}． ・・・（１）
Ｖ_{ＧＳ（ＭＰ１０）}：ＰＭＯＳトランジスタＭＰ_１０のゲート−ソース間電圧
Ｖ_{ＧＳ（ＭＰ９）}：ＰＭＯＳトランジスタＭＰ_９のゲート−ソース間電圧
図３の演算増幅回路１０Ａを動作させるためには、式（１）で表される電圧Ｖ_ＢＰ３Ｒと電流源２１の最低動作電圧（即ち、電流源２１を構成するトランジスタのドレイン−ソース間飽和電圧Ｖ_{ＤＳ（ｓａｔ）}）との和が、中間電源電圧Ｖ_ＭＬよりも低くなくてはならない。即ち、下記条件が満足される必要がある：
Ｖ_ＢＰ３Ｒ＋Ｖ_{ＤＳ（ｓａｔ）}＜Ｖ_ＭＬ， ・・・（２）
式（２）から
Ｖ_ＢＰ３Ｒ＜Ｖ_ＭＬ−Ｖ_{ＤＳ（ｓａｔ）}， ・・・（２’）
が得られる。

ここで、ＭＯＳトランジスタのゲート−ソース間電圧Ｖ_ＧＳは、一般に、下記の式で表される：

ここで、

Ｗ：ゲート幅、Ｌ：ゲート長、μ：移動度、Ｃ_０：単位面積当たりのゲート酸化膜容量
Ｖ_Ｔ０：バックゲート−ソース間電圧が０Ｖの場合の閾値電圧、
Ｖ_Ｂ：バックゲート−ソース間電圧
ε_０：自由空間の誘電率（８．８６×１０^−１２Ｆ／ｃｍ）、
ε_ｓ：半導体の比誘電率（３．９）、ｑ：電子の電荷量（１．６×１０^−１２Ｃ）
ｔ_０：ゲート酸化膜厚
Ｎ_Ａ：アクセプタ密度
γは、ＭＯＳトランジスタの製造プロセスによって変化し、γの平均的な値は約０．５である。

ここで、ＰＭＯＳトランジスタＭＰ_９は、そのバックゲートがソースに接続されているため、バックゲート−ソース間電圧は０である。即ち、ＰＭＯＳトランジスタＭＰ_９については、式（３）の第３項の値が０である。このため、本実施形態では、ＰＭＯＳトランジスタＭＰ_９のゲート−ソース間電圧Ｖ_{ＧＳ（ＭＰ９）}が低減され、よって、電源電圧Ｖ_ＤＤの低減に伴い中間電源電圧Ｖ_ＭＬが低くなっても、上記式（２’）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。

図３の演算増幅回路１０Ａの更にもう一つの特徴は、バイアス回路２Ａにおいてバイアス電圧ＢＰ３Ｒを発生するために、電源電圧Ｖ_ＤＤよりも低い中間電源電圧Ｖ_ＭＬが使用されていることである。これにより、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２、及び電流源２１の消費電力を有効に低減することができる。

ここで、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２についても、上記と同様の議論が成立する。即ち、中間電源電圧Ｖ_ＭＬが低くなると、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２、及び電流源２１の動作が困難になる。即ち、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２のゲート−ソース間電圧を、それぞれ、Ｖ_{ＧＳ（ＭＰ１１）}、Ｖ_{ＧＳ（ＭＰ１２）}としたときに、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１２、及び電流源２１を動作させるためには、下記の式（５）が成立しなくてはならない。
Ｖ_{ＧＳ（ＭＰ１１）}＋Ｖ_{ＧＳ（ＭＰ１２）}＋Ｖ_{ＤＳ（ｓａｔ）}＜Ｖ_ＭＬ， ・・・（５）
本実施形態では、ＰＭＯＳトランジスタＭＰ_１１のバックゲートがソースに接続されていることにより、ＰＭＯＳトランジスタＭＰ_１１については、式（３）の第３項の値が０になる。したがって、ＰＭＯＳトランジスタＭＰ_１１のゲート−ソース間電圧Ｖ_{ＧＳ（ＭＰ１１）}が低減され、よって、中間電源電圧Ｖ_ＭＬが低くなっても（即ち、低電圧動作時にも）、上記式（５）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。

以上に説明されているように、本実施形態の演算増幅回路１０Ａでは、出力段１２Ａが（電源電圧Ｖ_ＤＤよりも低い）中間電源電圧Ｖ_ＭＬの供給を受けて動作することにより、消費電力を低減することができる。加えて、出力段１２Ａの浮遊電流源のＰＭＯＳトランジスタＭＰ_９のバックゲートがソースに接続され、これにより、低電圧動作が実現されている。また、バイアス電圧ＢＰ３Ｒを発生するために使用されるＰＭＯＳトランジスタＭＰ_１１のバックゲートがソースに接続され、これによって低電圧動作が実現されている。

上述の図３の演算増幅回路１０Ａの構成では、オフセット電圧が大きくなる場合があり、オフセット電圧に対する対処が必要になる場合がある。図３の演算増幅回路１０Ａにおけるオフセット電圧のほとんどは、下記の４つの要因により発生する：
（Ａ）カレントミラーの能動負荷を構成するＰＭＯＳトランジスタＭＰ_４、ＭＰ_５の閾値電圧のバラツキ
（Ｂ）カレントミラーの能動負荷を構成するＮＭＯＳトランジスタＭＮ_４、ＭＮ_５の閾値電圧のバラツキ
（Ｃ）差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ_１、ＭＮ_２の閾値電圧のバラツキ
（Ｄ）差動トランジスタ対を構成するＰＭＯＳトランジスタＭＰ_１、ＭＰ_２の閾値電圧のバラツキ
これらの４つの要因に対処すれば、オフセット電圧の問題に対処できる。

オフセット電圧の発生に対処するための一つの手法は、アンプ回路１Ａに、オフセットキャンセル回路を付加することである。図４は、オフセットキャンセル回路が付加されたアンプ回路１Ａの構成を示す回路図である。図４においては、ＮＭＯＳトランジスタＭＮ_３が電流源Ｉ_１として図示され、ＰＭＯＳトランジスタＭＰ_３が電流源Ｉ_２として図示され、ＰＭＯＳトランジスタＭＰ_８、ＮＭＯＳトランジスタＭＮ_８で構成される浮遊電流源が、電流源Ｉ_３として図示されていることに留意されたい。

図４のアンプ回路１Ａでは、ＰＭＯＳトランジスタＭＰ_４のドレインとＰＭＯＳトランジスタＭＰ_６、ＭＰ_７のソースの間にスイッチＳＷ１が挿入され、ＰＭＯＳトランジスタＭＰ_５のドレインとＰＭＯＳトランジスタＭＰ_６、ＭＰ_７のソースの間にスイッチＳＷ２が挿入されている。スイッチＳＷ１、ＳＷ２は、いずれもメークブレークスイッチであり、供給された制御信号が活性化されると共通端子とメーク端子が電気的に接続され、非活性化されると共通端子とブレーク端子が電気的に接続されるように構成されている。スイッチＳＷ１は、その共通端子がＰＭＯＳトランジスタＭＰ_４のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ_７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ_６のソースに接続されている。一方、スイッチＳＷ２は、その共通端子がＰＭＯＳトランジスタＭＰ_５のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ_６のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ_７のソースに接続されている。

同様に、ＮＭＯＳトランジスタＭＮ_４のドレインとＮＭＯＳトランジスタＭＮ_６、ＭＮ_７のソースの間にスイッチＳＷ３が挿入され、ＮＭＯＳトランジスタＭＮ_５のドレインとＰＭＯＳトランジスタＭＮ_６、ＭＮ_７のソースの間にスイッチＳＷ４が挿入されている。スイッチＳＷ３、ＳＷ４も、メークブレークスイッチである。スイッチＳＷ３は、その共通端子がＮＭＯＳトランジスタＭＮ_４のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ_７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＮ_６のソースに接続されている。一方、スイッチＳＷ４は、その共通端子がＮＭＯＳトランジスタＭＮ_５のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ_６のソースに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ_７のソースに接続されている。

更に、非反転入力端子Ｉｎ^＋と、入力段１１の２つの差動トランジスタ対（即ち、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２とＰＭＯＳトランジスタＭＰ_１、ＭＰ_２）の間にスイッチＳＷ５が挿入され、反転入力端子Ｉｎ⁻と、２つの差動トランジスタ対の間にスイッチＳＷ６が挿入されている。スイッチＳＷ５、ＳＷ６も、メークブレークスイッチである。スイッチＳＷ５は、その共通端子が非反転入力端子Ｉｎ^＋に接続され、メーク端子がＮＭＯＳトランジスタＭＮ_１及びＰＭＯＳトランジスタＭＰ_１のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ_２及びＰＭＯＳトランジスタＭＰ_２のゲートに接続されている。一方、スイッチＳＷ６は、その共通端子が反転入力端子Ｉｎ⁻に接続され、メーク端子がＮＭＯＳトランジスタＭＮ_２及びＰＭＯＳトランジスタＭＰ_２のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ_１及びＰＭＯＳトランジスタＭＰ_１のゲートに接続されている。

スイッチＳＷ１〜ＳＷ６は、全て連動で動作しており、アンプ回路１Ａが取り得る状態は２つである。第１状態（以下、メーク状態という）では、スイッチＳＷ１〜ＳＷ６それぞれの共通端子とメーク端子とが接続され、第２状態（以下、ブレーク状態という）では、スイッチＳＷ１〜ＳＷ６それぞれの共通端子とブレーク端子とが接続される。

図４のスイッチＳＷ１〜ＳＷ６の状態を適宜の周期で切り換えることにより、オフセット電圧の時間平均値が０になり、上記の４つの要因（Ａ）〜（Ｄ）により発生するオフセット電圧の問題を実質的に解消することができる。詳細には、スイッチＳＷ１、ＳＷ２の状態が切り換えられることにより、ＰＭＯＳトランジスタＭＰ_４、ＭＰ_５と、ＰＭＯＳトランジスタＭＰ_６、ＭＰ_７との間の接続関係が切り換えられ、ＰＭＯＳトランジスタＭＰ_４、ＭＰ_５の閾値電圧のバラツキによるオフセット電圧（要因（Ａ）によるオフセット電圧）の極性が切り換えられる。また、スイッチＳＷ３、ＳＷ４の状態が切り換えられることにより、ＮＭＯＳトランジスタＭＮ_４、ＭＮ_５と、ＮＭＯＳトランジスタＭＮ_６、ＭＮ_７との間の接続関係が切り換えられ、ＮＭＯＳトランジスタＭＮ_４、ＭＮ_５の閾値電圧のバラツキによるオフセット電圧（要因（Ｂ）によるオフセット電圧）の極性が切り換えられる。更に、スイッチＳＷ５、ＳＷ６の状態が切り換えられることにより、非反転入力端子Ｉｎ^＋及び反転入力端子Ｉｎ⁻と、差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ_１、ＭＮ_２、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２の間の接続関係が切り換えられ、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２の閾値電圧のバラツキ、及びＰＭＯＳトランジスタＭＰ_１、ＭＰ_２の閾値電圧のバラツキによるオフセット電圧（（要因（Ｃ）、（Ｄ）によるオフセット電圧）の極性が切り換えられる。従って、上記の４つの要因（Ａ）〜（Ｄ）により発生するオフセット電圧をＶ_ＯＳとし、非反転入力端子Ｉｎ^＋に入力される入力電圧をＶ_ＩＮとすると、出力端子Ｏｕｔから出力される電圧Ｖ_Ｏは、下記の式で表される。
Ｖ_Ｏ＝Ｖ_ＩＮ±Ｖ_ＯＳ， ・・・（６）
アンプ回路１Ａがメーク状態とブレーク状態のうちの一方の状態にある場合には複号「±」の「＋」が選択され、他方の状態にある場合は「−」が選択される。スイッチＳＷ１〜ＳＷ６の状態を適宜の周期で切り換えることにより、時間平均としては電圧Ｖ_Ｏが電圧Ｖ_ＩＮに一致し、オフセット電圧が解消される。

例えば、図３のアンプ回路１Ａを液晶表示パネルのデータ線を駆動するアンプとして使用する場合には、アンプのオフセット電圧は、縦すじ（データ線方向の縞模様）として人間の目に認識され得る。しかしながら、図４のアンプ回路１Ａを採用してスイッチＳＷ１〜ＳＷ６の状態を適宜の周期で（例えば、１水平期間毎に又は１フレーム期間毎に）切り換えることにより、アンプのオフセット電圧に起因する縦すじを解消することができる。

（第２の実施形態）
図５は、本発明の第２の実施形態の演算増幅回路１０Ｂの構成を示す回路図である。図５の演算増幅回路１０Ｂは、図３の演算増幅回路１０Ａと類似した構成を有している。相違点は、下記の通りである：第１に、図５の演算増幅回路１０Ｂでは、アンプ回路１Ｂの出力段１２Ｂが、電源電圧Ｖ_ＤＤと中間電源電圧Ｖ_ＭＨの供給を受けて動作する。即ち、ＰＭＯＳトランジスタＭＰ_１０のソースが電源電圧Ｖ_ＤＤが供給される電源線１５に接続される一方、ＮＭＯＳトランジスタＭＮ_１０のソースが中間電源電圧Ｖ_ＭＨが供給される電源線１７Ｂに接続される。ここで、中間電源電圧Ｖ_ＭＨとは、電源電圧Ｖ_ＤＤよりも低く接地電圧Ｖ_ＳＳより高い電圧である。一実施形態では、中間電源電圧Ｖ_ＭＨは、電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２に設定される。なお、入力段１１は、第１の実施形態と同様に電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳとの供給を受けて動作する。第２に、出力段１２Ｂの浮遊電流源のＮＭＯＳトランジスタＭＮ_９のバックゲートがソースに接続され、バックゲートがソース電位でバイアスされる。なお、本実施形態では、ＰＭＯＳトランジスタＭＰ_９のバックゲートは、電源電圧Ｖ_ＤＤでバイアスされる。第３に、バイアス回路２Ｂにおいてバイアス電圧ＢＮ３Ｒを生成する電流源２５、及びＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２は、中間電源電圧Ｖ_ＭＨと電源電圧Ｖ_ＤＤとの供給を受けて動作する。第４に、バイアス電圧ＢＮ３Ｒを生成するＮＭＯＳトランジスタＭＮ_１１のバックゲートがソースに接続され、バックゲートがソース電位でバイアスされる。図５の演算増幅回路１０Ｂの他の構成は、図３の演算増幅回路１０Ａと同じである。

図５の演算増幅回路１０Ｂにおいて、出力段１２Ｂが電源電圧Ｖ_ＤＤと接地電位Ｖ_ＳＳよりも高い中間電源電圧Ｖ_ＭＨの供給を受けて動作することは、出力段１２Ｂの消費電力を低減するために有用である。中間電源電圧Ｖ_ＭＨが電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２であれば、接地電圧Ｖ_ＳＳが出力段１２Ｂに供給される場合と比較して消費電力を半減させることができる。接地電圧Ｖ_ＳＳよりも高い中間電源電圧Ｖ_ＭＨが供給されることにより、出力段１２Ｂの出力電圧範囲は、Ｖ_ＭＨ＋０．２Ｖ〜Ｖ_ＤＤ−０．２Ｖに制約されるが、アプリケーションによっては、このことは問題にならない。

出力段１２Ｂに電源電圧Ｖ_ＤＤと中間電源電圧Ｖ_ＭＨとを供給して動作させることによる一つの問題は、出力段１２Ｂの浮遊電流源（ＰＭＯＳトランジスタＭＰ_９、ＮＭＯＳトランジスタＭＮ_９）の動作に必要な電圧が確保しにくくなることである。本実施形態のアンプ回路１Ｂでは、ＮＭＯＳトランジスタＭＮ_９のバックゲートがソースに接続されることより、この問題が回避されている。

図５の演算増幅回路１０Ｂの動作においては、バイアス電圧ＢＮ３Ｒを受け取るＮＭＯＳトランジスタＭＮ_９のゲートと中間電源電圧Ｖ_ＭＨが供給される電源線１７Ｂとの間の電圧Ｖ_ＢＮ３Ｒは、ＮＭＯＳトランジスタＭＮ_１０、ＭＮ_９のゲート−ソース間電圧の和に等しいことから、下記のように表される：
Ｖ_ＢＮ３Ｒ＝Ｖ_{ＧＳ（ＭＮ１０）}＋Ｖ_{ＧＳ（ＭＮ９）}． ・・・（７）
Ｖ_{ＧＳ（ＭＮ１０）}：ＮＭＯＳトランジスタＭＮ_１０のゲート−ソース間電圧
Ｖ_{ＧＳ（ＭＮ９）}：ＮＭＯＳトランジスタＭＮ_９のゲート−ソース間電圧

よって、図５の演算増幅回路１０Ｂを動作させるためには、下記条件が満足される必要がある：
Ｖ_ＭＨ＋Ｖ_ＢＮ３Ｒ＋Ｖ_{ＤＳ（ｓａｔ）}＜Ｖ_ＤＤ， ・・・（８）
式（８）から
Ｖ_ＢＮ３Ｒ＜（Ｖ_ＤＤ−Ｖ_ＭＨ）−Ｖ_{ＤＳ（ｓａｔ）}， ・・・（８’）
が得られる。

ここで、ＮＭＯＳトランジスタＭＮ_９は、そのバックゲートがソースに接続されているため、バックゲート−ソース間電圧は０である。即ち、ＮＭＯＳトランジスタＭＮ_９については、式（３）の第３項の値が０である。従って、ＮＭＯＳトランジスタＭＮ_９のゲート−ソース間電圧Ｖ_{ＧＳ（ＭＮ９）}が低減され、よって、電源電圧Ｖ_ＤＤが低くなっても、上記式（８’）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。

加えて、図５の演算増幅回路１０Ｂでは、バイアス回路２Ｂにおいてバイアス電圧ＢＮ３Ｒを発生するために、電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳよりも高い中間電源電圧Ｖ_ＭＨとが使用される。即ち、ＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２、及び電流源２５は、電源電圧Ｖ_ＤＤが供給される電源線２０と中間電源電圧Ｖ_ＭＨが供給される電源線１８Ｂとの間に接続される。これにより、ＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２、及び電流源２５の消費電力を有効に低減することができる。

ここで、ＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２についても、上記と同様の議論が成立する。即ち、電源電圧Ｖ_ＤＤが低くなると、ＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２、及び電流源２５の動作が困難になる。即ち、ＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２のゲート−ソース間電圧を、それぞれ、Ｖ_{ＧＳ（ＭＮ１１）}、Ｖ_{ＧＳ（ＭＮ１２）}としたときに、ＮＭＯＳトランジスタＭＮ_１１、ＭＮ_１２、及び電流源２５を動作させるためには、下記の式（９）が成立しなくてはならない。
Ｖ_{ＧＳ（ＭＰ１１）}＋Ｖ_{ＧＳ（ＭＰ１２）}＋Ｖ_{ＤＳ（ｓａｔ）}＜Ｖ_ＤＤ−Ｖ_ＭＨ， ・・・（９）
本実施形態では、ＮＭＯＳトランジスタＭＮ_１１のバックゲートがソースに接続されていることにより、ＮＭＯＳトランジスタＭＮ_１１については、式（３）の第３項の値が０になる。したがって、ＮＭＯＳトランジスタＭＮ_１１のゲート−ソース間電圧Ｖ_{ＧＳ（ＭＮ１１）}が低減され、よって、電源電圧Ｖ_ＤＤが低くなっても（即ち、低電圧動作時にも）、上記式（９）の条件を満足させることができる。言い換えれば、低電圧動作を実現することができる。

以上に説明されているように、本実施形態の演算増幅回路１０Ｂでは、出力段１２Ｂが電源電圧Ｖ_ＤＤと（接地電圧Ｖ_ＳＳよりも高い）中間電源電圧Ｖ_ＭＨの供給を受けて動作することにより、消費電力を低減することができる。加えて、出力段１２Ｂの浮遊電流源のＮＭＯＳトランジスタＭＮ_９のバックゲートがソースに接続され、これにより、低電圧動作が実現されている。また、バイアス電圧ＢＮ３Ｒを発生するために使用されるＮＭＯＳトランジスタＭＮ_１１のバックゲートがソースに接続され、これによって低電圧動作が実現されている。

上述の図５の演算増幅回路１０Ｂの構成でも、オフセット電圧が大きくなる場合があり、オフセット電圧に対する対処が必要になる場合がある。本実施形態でも、アンプ回路１Ｂに、第１の実施形態と同様のオフセットキャンセル回路を付加することにより、オフセット電圧の問題に対処可能である。図６は、オフセットキャンセル回路が付加されたアンプ回路１Ｂの構成を示す回路図である。

図６のアンプ回路１Ｂの構成は、図４のアンプ回路１ＢにメークブレークスイッチＳＷ１〜ＳＷ６が挿入された構成を有している。スイッチＳＷ１〜ＳＷ６と他のＭＯＳトランジスタとの接続関係は、図４のアンプ回路１Ａと同一である。

詳細には、ＰＭＯＳトランジスタＭＰ_４のドレインとＰＭＯＳトランジスタＭＰ_６、ＭＰ_７のソースの間にスイッチＳＷ１が挿入され、ＰＭＯＳトランジスタＭＰ_５のドレインとＰＭＯＳトランジスタＭＰ_６、ＭＰ_７のソースの間にスイッチＳＷ２が挿入されている。スイッチＳＷ１は、その共通端子がＰＭＯＳトランジスタＭＰ_４のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ_７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ_６のソースに接続されている。一方、スイッチＳＷ２は、その共通端子がＰＭＯＳトランジスタＭＰ_５のドレインに接続され、メーク端子がＰＭＯＳトランジスタＭＰ_６のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＰ_７のソースに接続されている。

同様に、ＮＭＯＳトランジスタＭＮ_４のドレインとＮＭＯＳトランジスタＭＮ_６、ＭＮ_７のソースの間にスイッチＳＷ３が挿入され、ＮＭＯＳトランジスタＭＮ_５のドレインとＰＭＯＳトランジスタＭＮ_６、ＭＮ_７のソースの間にスイッチＳＷ４が挿入されている。スイッチＳＷ３は、その共通端子がＮＭＯＳトランジスタＭＮ_４のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ_７のソースに接続され、ブレーク端子がＰＭＯＳトランジスタＭＮ_６のソースに接続されている。一方、スイッチＳＷ４は、その共通端子がＮＭＯＳトランジスタＭＮ_５のドレインに接続され、メーク端子がＮＭＯＳトランジスタＭＮ_６のソースに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ_７のソースに接続されている。

更に、非反転入力端子Ｉｎ^＋と、入力段１１の２つの差動トランジスタ対（即ち、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２とＰＭＯＳトランジスタＭＰ_１、ＭＰ_２）の間にスイッチＳＷ５が挿入され、反転入力端子Ｉｎ⁻と、２つの差動トランジスタ対の間にスイッチＳＷ６が挿入されている。スイッチＳＷ５は、その共通端子が非反転入力端子Ｉｎ^＋に接続され、メーク端子がＮＭＯＳトランジスタＭＮ_１及びＰＭＯＳトランジスタＭＰ_１のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ_２及びＰＭＯＳトランジスタＭＰ_２のゲートに接続されている。一方、スイッチＳＷ６は、その共通端子が反転入力端子Ｉｎ⁻に接続され、メーク端子がＮＭＯＳトランジスタＭＮ_２及びＰＭＯＳトランジスタＭＰ_２のゲートに接続され、ブレーク端子がＮＭＯＳトランジスタＭＮ_１及びＰＭＯＳトランジスタＭＰ_１のゲートに接続されている。

スイッチＳＷ１〜ＳＷ６は、全て連動で動作しており、アンプ回路１Ｂは、スイッチＳＷ１〜ＳＷ６それぞれの共通端子とメーク端子とが接続されるメーク状態と、共通端子とブレーク端子とが接続されるブレーク状態の２状態を取り得る。図４のアンプ回路１Ａと同様に、スイッチＳＷ１〜ＳＷ６の状態を適宜の周期で切り換えることにより、オフセット電圧の時間平均値が０になり、オフセット電圧の問題を実質的に解消することができる。

（第３の実施形態）
図７は、本発明の第３の実施形態の演算増幅回路１０Ｃの構成を示す回路図である。図７の演算増幅回路１０Ｃは、図３の演算増幅回路１０Ａと類似した構成を有しているが、下記の点で異なる。

第１に、図７の演算増幅回路１０Ｃでは、接地電圧Ｖ_ＳＳより高く電源電圧Ｖ_ＤＤより低い中間電源電圧は使用されない。即ち、アンプ回路１Ｃの出力段１２Ｃは、電源電圧Ｖ_ＤＤと、接地電圧Ｖ_ＳＳとの供給を受けて動作する。詳細には、ＰＭＯＳトランジスタＭＰ_１０のソースが電源電圧Ｖ_ＤＤが供給される電源線１５に接続される一方、ＮＭＯＳトランジスタＭＮ_１０のソースが接地電圧Ｖ_ＳＳが供給される接地線１６に接続される。更に、バイアス回路２Ｃの全てのＭＯＳトランジスタ及び電流源は、電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳとの供給を受けて動作する。

第２に、出力段１２Ｃの浮遊電流源を構成するＰＭＯＳトランジスタＭＰ_９及びＮＭＯＳトランジスタＭＮ_９、及び、入力段１１Ｃの浮遊電流源を構成するＰＭＯＳトランジスタＭＰ_８及びＮＭＯＳトランジスタＭＮ_８は、いずれも、そのバックゲートがソースに接続される。即ち、ＰＭＯＳトランジスタＭＰ_９、ＮＭＯＳトランジスタＭＮ_９、ＰＭＯＳトランジスタＭＰ_８及びＮＭＯＳトランジスタＭＮ_８は、いずれも、そのバックゲートがそのソース電位でバイアスされる。これは、図７の演算増幅回路１Ｃの低電圧動作を可能にするために有効である。ＰＭＯＳトランジスタＭＰ_８、ＭＰ_９、ＮＭＯＳトランジスタＭＮ_８、ＭＮ_９のバックゲートをソースに接続することにより、これらのＭＯＳトランジスタのゲート−ソース間電圧が低減される。これは、ＰＭＯＳトランジスタＭＰ_８、ＭＰ_９、ＮＭＯＳトランジスタＭＮ_８、ＭＮ_９に供給されるバイアス電圧ＭＰ３Ｌ、ＭＰ３Ｒ、ＭＮ３Ｌ、ＭＮ３Ｒの電圧レベルを有効に低減し、低い電源電圧Ｖ_ＤＤでの動作を可能にする。

第３に、バイアス回路２ＣのＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１３、ＮＭＯＳトランジスタＭＮ_１１及びＭＮ_１３は、いずれも、そのバックゲートがソースに接続される。即ち、ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１３、ＮＭＯＳトランジスタＭＮ_１１及びＭＮ_１３は、いずれも、そのバックゲートがそのソース電位でバイアスされる。これは、図７の演算増幅回路１Ｃの低電圧動作を可能にするために有効である。ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１３、ＮＭＯＳトランジスタＭＮ_１１及びＭＮ_１３のバックゲートをソースに接続することにより、これらのＭＯＳトランジスタのゲート−ソース間電圧が低減される。これは、低い電源電圧Ｖ_ＤＤが低くても、ＰＭＯＳトランジスタＭＰ_１１〜ＭＰ_１４、ＮＭＯＳトランジスタＭＮ_１１〜ＭＮ_１４、及び電流源２１、２２、２５、２６を動作させることを可能にする。即ち、バイアス回路２Ｃを低電圧動作させることを可能にする。

以上に説明されているように、本実施形態では、入力段１１Ｃ及び出力段１２Ｃの浮遊電流源のＭＯＳトランジスタのバックゲートがソースに接続され、これにより、アンプ回路１Ｃの低電圧動作が可能になっている。加えて、これらの浮遊電流源にバイアス電圧を供給する回路部分のＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ_１１、ＭＰ_１３、ＮＭＯＳトランジスタＭＮ_１１及びＭＮ_１３）のバックゲートがソースに接続され、これにより、バイアス回路２Ｃの低電圧動作が可能になっている。

（液晶表示装置への応用）
以上に説明された増幅演算回路は、液晶表示パネルその他の表示パネルを駆動するドライバＩＣのアンプとして好適に使用される。一つの有効な用途は、液晶表示パネルのデータ線を駆動するデータ線ドライバである。近年の液晶表示パネル用のデータ線ドライバは、その出力数が１０００チャンネルを超えるものまで出現しており、このようなデータ線ドライバでは、電圧フォロア接続された演算増幅回路が１０００個を超えて搭載される。これだけ出力数が多いとチップの消費電力が大きくなり、チップ温度がシリコン半導体デバイスの動作限界の１５０℃近くになることもある。上述された演算増幅回路（特に、第１及び第２の実施形態の演算増幅回路）を使用することにより、消費電力を劇的に削減させることが可能になる。

図８は、一実施形態における液晶表示パネル駆動装置３０の構成を示すブロック図である。液晶表示パネル駆動装置３０は、ラッチ３１ｐ、３１ｎと、レベルシフト回路３２ｐ、３２ｎと、正側Ｄ／Ａコンバータ（ＤＡＣ）３３ｐと、負側ＤＡＣ３３ｎと、正側アンプ３４ｐと、負側アンプ３４ｎと、スイッチ回路３５と、出力端子３６、３７と、階調電圧生成回路３８と、電源システム３９とを備えている。液晶表示パネル駆動装置３０は、ラッチ３１ｐ、３１ｎに供給された画像データＤ１、Ｄ２に応答して、液晶表示パネルのデータ線を駆動する駆動電圧を出力端子３６、３７から出力するように構成されている。ここで画像データＤ１、Ｄ２とは、駆動されるべき画素の階調を示すデータであり、出力端子３６、３７に出力される駆動電圧の電圧レベルは、画像データＤ１、Ｄ２に応じて決定される。

ラッチ３１ｐ、レベルシフト回路３２ｐ、正側Ｄ／Ａコンバータ（ＤＡＣ）３３ｐ、及び正側アンプ３４ｐは、画像データＤ１に応答して共通電位Ｖｃｏｍよりも高く電源電圧Ｖ_ＤＤよりも低い駆動電圧を生成する回路である。本実施形態では、共通電位Ｖ_ＣＯＭは、電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２に等しく、したがって、正側アンプ３４ｐから出力される駆動電圧は、電圧Ｖ_ＤＤ／２よりも高く電源電圧Ｖ_ＤＤよりも低い。

詳細には、ラッチ３１ｐは、画像データＤ１をラッチし、ラッチした画像データＤ１をレベルシフト回路３２ｐを介して正側ＤＡＣ３３ｐに転送する。レベルシフト回路３２ｐは、レベルシフトを行うことにより、ラッチ３１ｐの出力レベルと正側ＤＡＣ３３ｐの入力レベルを整合させる。正側ＤＡＣ３３ｐは、画像データＤ１に対してデジタル−アナログ変換を行う。詳細には、正側ＤＡＣ３３ｐは、階調電圧生成回路３８から階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋を受け取り、受け取った階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋のうちから画像データＤ１に対応する階調電圧を選択し、選択した階調電圧を正側アンプ３４ｐに供給する。ここで、階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋は、いずれも、電圧Ｖ_ＤＤ／２よりも高く電源電圧Ｖ_ＤＤよりも低い電圧である。正側アンプ３４ｐは、電圧フォロアとして動作し、正側ＤＡＣ３３ｐから受け取った階調電圧と同じ電圧レベルの駆動電圧を出力する。後述されるように、正側ＤＡＣ３３ｐは、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳに加え、中間電源電圧Ｖ_ＤＤ／２が供給されて動作する。

一方、ラッチ３１ｎ、レベルシフト回路３２ｎ、負側ＤＡＣ３３ｎ、及び負側アンプ３４ｐは、画像データＤ２に応答して接地電圧Ｖ_ＳＳより高く共通電位Ｖｃｏｍよりも低い駆動電圧を生成する回路である。本実施形態では、共通電位Ｖ_ＣＯＭが電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２に等しいから、負側アンプ３４ｎから出力される駆動電圧は、接地電圧Ｖ_ＳＳより高く電圧Ｖ_ＤＤ／２よりも低いことになる。

詳細には、ラッチ３１ｎは、画像データＤ２をラッチし、ラッチした画像データＤ２をレベルシフト回路３２ｎを介して負側ＤＡＣ３３ｎに転送する。レベルシフト回路３２ｎは、レベルシフトを行うことにより、ラッチ３１ｎの出力レベルと負側ＤＡＣ３３ｎの入力レベルを整合させる。負側ＤＡＣ３３ｎは、画像データＤ２に対してデジタル−アナログ変換を行う。詳細には、負側ＤＡＣ３３ｎは、階調電圧生成回路３８から階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻を受け取り、受け取った階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻のうちから画像データＤ２に対応する階調電圧を選択し、選択した階調電圧を負側アンプ３４ｎに供給する。ここで、階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻は、いずれも、電圧Ｖ_ＤＤ／２よりも高く電源電圧Ｖ_ＤＤよりも低い電圧である。負側アンプ３４ｎは、電圧フォロアとして動作し、負側ＤＡＣ３３ｎから受け取った階調電圧と同じ電圧レベルの駆動電圧を出力する。後述されるように、負側ＤＡＣ３３ｎは、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳに加え、中間電源電圧Ｖ_ＤＤ／２が供給されて動作する。

スイッチ回路３５は、正側アンプ３４ｐ及び負側アンプ３４ｎと、出力端子３６、３７との間の接続関係を切り換える回路である。共通電位Ｖｃｏｍよりも高く電源電圧Ｖ_ＤＤよりも低い駆動電圧を出力端子３６から出力し、接地電圧Ｖ_ＳＳより高く共通電位Ｖｃｏｍよりも低く駆動電圧を出力端子３７から出力する場合、スイッチ回路３５は、スイッチ３５ａ、３５ｄをオン状態に、スイッチ３５ｂ、３５ｃをオフ状態に設定する。これにより、正側アンプ３４ｐが出力端子３６に、負側アンプ３４ｐが出力端子３７に接続され、通電位Ｖｃｏｍよりも高く電源電圧Ｖ_ＤＤよりも低い駆動電圧が出力端子３６から、接地電圧Ｖ_ＳＳより高く共通電位Ｖｃｏｍよりも低く駆動電圧が出力端子３７から出力される。一方、接地電圧Ｖ_ＳＳよりも高く共通電位Ｖｃｏｍよりも低い駆動電圧を出力端子３６から出力し、共通電位Ｖｃｏｍよりも高く電源電圧Ｖ_ＤＤよりも低い駆動電圧を出力端子３７から出力する場合、スイッチ回路３５は、スイッチ３５ｂ、３５ｃをオン状態に、スイッチ３５ａ、３５ｄをオフ状態に設定する。

階調電圧生成回路３８は、正側ＤＡＣ３３ｐに階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋を供給し、負側ＤＡＣ３３ｎに階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻を供給する。

電源システム３９は、電源電圧Ｖ_ＤＤ、中間電源電圧Ｖ_ＤＤ／２、及び接地電圧Ｖ_ＳＳを生成し、液晶表示パネル駆動回路３０の各回路部分に供給する。

図８の液晶表示パネル駆動回路３０では、正側アンプ３４ｐとして第２の実施形態の演算増幅回路１０Ｂ（図５、図６の演算増幅回路）が使用され、負側アンプ３４ｎとして第１の実施形態の演算増幅回路１０Ａ（図３、図４の演算増幅回路）が使用される。このとき、負側アンプ３４ｎとして使用される演算増幅回路１０Ａに供給される中間電源電圧Ｖ_ＭＬ、及び正側アンプ３４ｐとして使用される演算増幅回路１０Ｂに供給される中間電源電圧Ｖ_ＭＨは、いずれも、電源電圧Ｖ_ＤＤの半分の電圧Ｖ_ＤＤ／２に設定される。これにより、単一の電源線４０により、正側アンプ３４ｐ及び負側アンプ３４ｎに中間電源電圧を供給することが可能になる。

図９は、図８の液晶表示パネル駆動装置３０の出力電圧範囲を示す概念図である。正側アンプ３４ｐとして使用される演算増幅回路１０Ｂは、その出力段１１が電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳの供給を受けて動作する一方、出力段１２Ｂが電源電圧Ｖ_ＤＤと中間電源電圧Ｖ_ＤＤ／２の供給を受けて動作する。この場合、正側アンプ３４ｐの出力電圧範囲は、Ｖ_ＤＤ／２＋０．２（Ｖ）〜Ｖ_ＤＤ／２−０．２（Ｖ）になる。一方、負側アンプ３４ｎとして使用される演算増幅回路１０Ａは、その出力段１１が電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳの供給を受けて動作する一方、出力段１２Ａが接地電圧Ｖ_ＳＳと中間電源電圧Ｖ_ＤＤ／２の供給を受けて動作する。この場合、負側アンプ３４ｎの出力電圧範囲は、Ｖ_ＳＳ／２＋０．２（Ｖ）〜Ｖ_ＤＤ／２−０．２（Ｖ）になる。図８の構成では、Ｖ_ＤＤ／２−０．２（Ｖ）〜Ｖ_ＤＤ／２＋０．２（Ｖ）の範囲の駆動電圧を出力することはできないが、このことは、液晶表示パネルを駆動する上で問題にはならない。むしろ、演算増幅回路１０Ａ、１０Ｂを使用することにより、消費電力を低減できる利点があることは、上述の通りである。

一層に液晶表示パネル駆動回路３０の消費電力を低減するためには、階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋及び階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻を生成する階調電圧生成回路３８に含まれるγアンプとして上述の演算増幅回路を使用することが好ましい。γアンプとは、階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋及び階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻が所望のガンマカーブに従って生成されるように、階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋及び階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻の生成に使用されるラダー抵抗にバイアス電圧を供給するアンプである。

図１０は、第１及び第２の実施形態の演算増幅回路１０Ａ、１０Ｂをγアンプとして使用する階調電圧生成回路３８の例を示す回路図である。図１０の階調電圧生成回路３８は、正側γアンプ４１−１〜４１−ｎと、負側γアンプ４２−１〜４２−ｎと、ラダー抵抗４３とを備えている。正側γアンプ４１−１〜４１−ｎは、中間電源電圧Ｖ_ＤＤ／２よりも高く電源電圧Ｖ_ＤＤよりも低いバイアス電圧をラダー抵抗４３に供給し、負側γアンプ４２−１〜４２−ｎは、接地電圧Ｖ_ＳＳよりも高く中間電源電圧Ｖ_ＤＤ／２よりも高くバイアス電圧をラダー抵抗４３に供給する。ラダー抵抗４３は、電源電圧Ｖ_ＤＤを供給する電源線と、接地電圧Ｖ_ＳＳを供給する接地線の間に接続されており、階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋及び階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻を電圧分割によって生成する。生成された階調電圧Ｖ_１ ^＋〜Ｖ_ｍ ^＋は、信号線４４−１〜４４−ｍを介して正側アンプ３４ｐに供給され、階調電圧Ｖ_１ ⁻〜Ｖ_ｍ ⁻は、信号線４５−１〜４５−ｍを介して負側アンプ３４ｎに供給される。

図１０の階調電圧生成回路３８では、正側γアンプ４１−１〜４１−ｎとして第２の実施形態の演算増幅回路１０Ｂが使用される。出力段１２Ｂが電源電圧Ｖ_ＤＤと中間電源電圧Ｖ_ＤＤ／２の供給を受けて動作する演算増幅回路１０Ｂを使用することは、消費電力を低減するために有効である。同様に、負側γアンプ４２−１〜４２−ｎとして第１の実施形態の演算増幅回路１０Ａが使用される。出力段１２Ａが接地電圧Ｖ_ＳＳと中間電源電圧Ｖ_ＤＤ／２の供給を受けて動作する演算増幅回路１０Ａを使用することは、消費電力を低減するために有効である。

なお、以上には本発明の具体的な実施形態が記述されているが、本発明は、様々な変形が可能であり、上述の実施形態に限定して解釈してはならない。特に、上記には演算増幅回路が液晶表示パネルを駆動する液晶表示パネル駆動装置に適用される実施形態が記述されているが、液晶表示パネル以外の表示パネルのデータ線を駆動する表示パネル駆動装置にも適用可能であることに留意されたい。また、本発明の演算増幅回路は、低電圧動作や低消費電圧動作が求められる他の様々な用途にも適用可能である。

図１は、典型的なデータ線駆動回路の構成を示す回路図である。 図２は、典型的な演算増幅回路の構成を示す回路図である。 図３は、本発明の第１の実施形態の演算増幅回路の構成を示す回路図である。 図４は、オフセットキャンセル回路が付加された第１の実施形態の演算増幅回路の構成を示す回路図である。 図５は、本発明の第２の実施形態の演算増幅回路の構成を示す回路図である。 図６は、オフセットキャンセル回路が付加された第２の実施形態の演算増幅回路の構成を示す回路図である。 図７は、第３の実施形態の演算増幅回路の構成を示す回路図である。 図８は、本発明の一実施形態における液晶表示パネル駆動回路の構成を示すブロック図である。 図９は、図８の液晶表示パネル駆動回路の出力電圧範囲を示す概念図である。 図１０は、図８の液晶表示パネル駆動回路の階調電圧生成回路の好適な構成を示す回路図である。

符号の説明

１０Ａ、１０Ｂ、１０Ｃ：演算増幅回路
１Ａ、１Ｂ、１Ｃ：アンプ回路
２Ａ、２Ｂ、２Ｃ：バイアス回路
１１、１１Ｃ：入力段
１２Ａ、１２Ｂ、１２Ｃ：出力段
１３、１６：接地線
１４、１５：電源線
１７Ａ、１７Ｂ：電源線
１８Ａ、１８Ｂ：電源線
１９：接地線
２０：電源線
Ｏｕｔ：出力端子
２１、２２、２３、２４、２５、２６、２７、２８：電流源
３０：液晶表示パネル駆動回路
３１ｐ、３１ｎ：ラッチ
３２ｐ、３２ｎ：レベルシフト回路
３３ｐ：正側Ｄ／Ａコンバータ
３３ｎ：負側Ｄ／Ａコンバータ
３４ｐ：正側アンプ
３４ｎ：負側アンプ
３５：スイッチ回路
３５ａ、３５ｂ、３５ｃ、３５ｄ：スイッチ
３６、３７：出力端子
３８：階調電圧生成回路
３９：電源システム
４１：正側γアンプ
４２：負側γアンプ
４３：ラダー抵抗
４４、４５：信号線
１０１：正側アンプ
１０２：負側アンプ
１０３、１０４：電源線
１０５：接地線
１１１：入力段
１１２：出力段
１１３：正側電源線
１１４：負側電源線

Claims (17)

1. 反転入力端子と非反転入力端子の電位差に応答した第１内部電流を生成する入力段と、
   前記第１内部電流に応答して出力端子を駆動する出力段
   とを備え、
   前記出力段は、
   前記第１内部電流が流される第１浮遊電流源と、
   前記第１浮遊電流源の第１端子の電位に応答して前記出力端子を駆動する第１出力トランジスタと、
   前記第１浮遊電流源の第２端子の電位に応答して前記出力端子を駆動する第２出力トランジスタ
   とを含み、
   前記第１浮遊電流源は、
   前記第１端子にソースが接続され、前記第２端子にドレインが接続された第１ＰＭＯＳトランジスタと、
   前記第１端子にドレインが接続され、前記第２端子にソースが接続された第１ＮＭＯＳトランジスタ
   とを含み、
   前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとの少なくとも一つは、そのバックゲートがソースに接続されている
   演算増幅回路。
2. 請求項１に記載の演算増幅回路であって、
   前記入力段は、電源電圧と接地電圧の供給を受けて動作し、
   前記第１出力トランジスタは、前記電源電圧より低く前記接地電圧よりも高い中間電源電圧が供給される電源線と前記出力端子との間に接続され、
   前記第２出力トランジスタは、前記出力端子と、前記接地電圧が供給される接地線との間に接続され、
   前記第１ＰＭＯＳトランジスタのバックゲートがソースに接続されている
   演算増幅回路。
3. 請求項２に記載の演算増幅回路であって、
   更に、前記第１ＰＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を備え、
   前記バイアス回路は、前記中間電源電圧が供給される電源線と前記接地電圧が供給される接地線との間に直列に接続された、ダイオード接続ＰＭＯＳトランジスタと電流源とを備え、
   前記ダイオード接続ＰＭＯＳトランジスタのゲートから前記第１ＰＭＯＳトランジスタのゲートに前記バイアス電圧が出力され、
   前記ダイオード接続ＰＭＯＳトランジスタのバックゲートがソースに接続されている
   演算増幅回路。
4. 請求項１に記載の演算増幅回路であって、
   前記入力段は、電源電圧と接地電圧の供給を受けて動作し、
   前記第１出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
   前記第２出力トランジスタは、前記電源電圧より低く前記接地電圧よりも高い中間電源電圧が供給される電源線と前記出力端子との間に接続され、
   前記第１ＮＭＯＳトランジスタのバックゲートがソースに接続されている
   演算増幅回路。
5. 請求項４に記載の演算増幅回路であって、
   更に、前記第１ＮＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を備え、
   前記バイアス回路は、前記電源電圧が供給される第１電源線と前記中間電源電圧が供給される第２電源線との間に直列に接続された、ダイオード接続ＮＭＯＳトランジスタと電流源とを備え、
   前記ダイオード接続ＮＭＯＳトランジスタのゲートから前記第１ＮＭＯＳトランジスタのゲートに前記バイアス電圧が出力され、
   前記ダイオード接続ＮＭＯＳトランジスタのバックゲートがソースに接続されている
   演算増幅回路。
6. 請求項２乃至４のいずれかに記載の演算増幅回路であって、
   前記中間電源電圧は、前記電源電圧の半分の電圧である
   演算増幅回路。
7. 請求項１に記載の演算増幅回路であって、
   前記入力段は、第３端子と第４端子の間に接続された第２浮遊電流源を含み、前記反転入力端子と前記非反転入力端子の電位差に応答した第２内部電流が前記第２浮遊電流源を流れるように構成され、
   前記第２浮遊電流源は、
   前記第３端子にソースが接続され、前記第４端子にドレインが接続された第２ＰＭＯＳトランジスタと、
   前記第３端子にドレインが接続され、前記第４端子にソースが接続された第２ＮＭＯＳトランジスタ
   とを含み、
   前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタの全てについて、そのバックゲートがソースに接続されている
   演算増幅回路。
8. 請求項２乃至７のいずれかに記載の演算増幅回路であって、
   前記入力段は、
   第３ＮＭＯＳトランジスタと第４ＮＭＯＳトランジスタとを含む第１差動トランジスタ対と、
   前記第３ＮＭＯＳトランジスタのゲートに接続されたゲートを有する第３ＰＭＯＳトランジスタと、前記第４ＮＭＯＳトランジスタのゲートに接続されたゲートを有する第４ＰＭＯＳトランジスタとを含む第２差動トランジスタ対
   とを含み、
   前記前記反転入力端子と前記非反転入力端子の一方に前記第３ＮＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのゲートが接続され、他方に前記第４ＮＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタのゲートが接続される
   演算増幅回路。
9. 請求項８に記載の演算増幅回路であって、
   前記入力段は、更に、
   前記反転入力端子と、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲート並びに前記第４ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートとの間の接続関係を切り換える第１スイッチと、
   前記非反転入力端子と、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲート並びに前記第４ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートとの間の接続関係を切り換える第２スイッチ
   とを備える
   演算増幅回路。
10. 請求項８又は９に記載の演算増幅回路であって、
    前記第１差動トランジスタ対に接続され、前記第１内部電流を前記第１浮遊電流源に供給する第１カスコード型カレントミラーを備え、
    前記第１カスコード型カレントミラーは、
    ゲートに共通のバイアス電圧が印加される第５及び第６ＰＭＯＳトランジスタと、
    ゲートが前記第５ＰＭＯＳトランジスタのドレインに共通に接続され、能動負荷として機能する第７及び第８ＰＭＯＳトランジスタと、
    前記第７ＰＭＯＳトランジスタのドレインと、前記第５及び第６ＰＭＯＳトランジスタのソースの間の接続関係を切り換える第３スイッチと、
    前記第８ＰＭＯＳトランジスタのドレインと、前記第５及び第６ＰＭＯＳトランジスタのソースの間の接続関係を切り換える第４スイッチ
    とを備える
    演算増幅回路。
11. 請求項８乃至１０のいずれかに記載の演算増幅回路であって、
    前記第２差動トランジスタ対に接続され、前記第１内部電流を前記第１浮遊電流源から受け取る第２カスコード型カレントミラーを備え、
    前記第２カスコード型カレントミラーは、
    ゲートに共通のバイアス電圧が印加される第５及び第６ＮＭＯＳトランジスタと、
    ゲートが前記第５ＮＭＯＳトランジスタのドレインに共通に接続され、能動負荷として機能する第７及び第８ＮＭＯＳトランジスタと、
    前記第７ＮＭＯＳトランジスタのドレインと、前記第５及び第６ＮＭＯＳトランジスタのソースの間の接続関係を切り換える第５スイッチと、
    前記第８ＮＭＯＳトランジスタのドレインと、前記第５及び第６ＮＭＯＳトランジスタのソースの間の接続関係を切り換える第６スイッチ
    とを備える
    演算増幅回路。
12. 表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置であって、
    電源電圧と前記電源電圧の半分の中間電源電圧の間の第１駆動電圧を生成する正側アンプと、
    接地電圧と前記中間電源電圧の間の第２駆動電圧を生成する負側アンプ
    とを備え、
    前記正側アンプと前記負側アンプのそれぞれは、
    入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、
    前記内部電流に応答して前記第１又は第２駆動電圧を前記出力端子から出力する出力段
    とを備え、
    前記出力段は、
    前記内部電流が流される浮遊電流源と、
    前記浮遊電流源の第１端子の電位に応答して前記出力端子を駆動する第１出力トランジスタと、
    前記浮遊電流源の第２端子の電位に応答して前記出力端子を駆動する第２出力トランジスタ
    とを含み、
    前記浮遊電流源は、
    前記第１端子にソースが接続され、前記第２端子にドレインが接続されたＰＭＯＳトランジスタと、
    前記第１端子にドレインが接続され、前記第２端子にソースが接続されたＮＭＯＳトランジスタ
    とを含み、
    前記正側アンプの前記出力段の前記浮遊電流源の前記ＰＭＯＳトランジスタは、そのバックゲートがソースに接続され、
    前記負側アンプの前記出力段の前記浮遊電流源の前記ＮＭＯＳトランジスタは、そのバックゲートがソースに接続された
    表示パネル駆動装置。
13. 請求項１２に記載の表示パネル駆動装置であって、
    前記正側アンプの前記第１出力トランジスタは、前記中間電源電圧が供給される電源線と前記出力端子との間に接続され、
    前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記接地電圧が供給される接地線との間に接続された
    表示パネル駆動装置。
14. 請求項１２又は１３に記載の表示パネル駆動装置であって、
    前記負側アンプの前記第１出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
    前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記中間電源電圧が供給される電源線との間に接続された
    表示パネル駆動装置。
15. 表示パネルを駆動する駆動電圧を生成する表示パネル駆動装置であって、
    複数の階調電圧を供給する階調電圧供給回路と、
    前記複数の階調電圧のうちから画像データに応じて階調電圧を選択するＤ／Ａコンバータと、
    選択された前記階調電圧に対応した駆動電圧を生成するアンプ
    とを備え、
    前記階調電圧供給回路は、
    電源電圧と前記電源電圧の半分の中間電源電圧との間の正側バイアス電圧を生成する正側γアンプと、
    前記中間電源電圧と接地電圧との間の負側バイアス電圧を生成する負側γアンプと、
    前記正側バイアス電圧及び前記負側バイアス電圧の供給を受け、電圧分割により前記複数の階調電圧を生成するラダー抵抗とを備え、
    前記正側γアンプ及び前記負側γアンプのそれぞれは、
    入力端子と出力端子の間の電位差に応答した内部電流を生成する入力段と、
    前記内部電流に応答して前記正側バイアス電圧又は前記負側バイアス電圧を前記出力端子から出力する出力段
    とを備え、
    前記出力段は、
    前記内部電流が流される浮遊電流源と、
    前記浮遊電流源の第１端子の電位に応答して前記出力端子を駆動する第１出力トランジスタと、
    前記浮遊電流源の第２端子の電位に応答して前記出力端子を駆動する第２出力トランジスタ
    とを含み、
    前記浮遊電流源は、
    前記第１端子にソースが接続され、前記第２端子にドレインが接続されたＰＭＯＳトランジスタと、
    前記第１端子にドレインが接続され、前記第２端子にソースが接続されたＮＭＯＳトランジスタ
    とを含み、
    前記正側γアンプの前記出力段の前記浮遊電流源の前記ＰＭＯＳトランジスタは、そのバックゲートがソースに接続され、
    前記負側γアンプの前記出力段の前記浮遊電流源の前記ＮＭＯＳトランジスタは、そのバックゲートがソースに接続された
    表示パネル駆動装置。
16. 請求項１５に記載の表示パネル駆動装置であって、
    前記正側アンプの前記第１出力トランジスタは、前記中間電源電圧が供給される電源線と前記出力端子との間に接続され、
    前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記接地電圧が供給される接地線との間に接続された
    表示パネル駆動装置。
17. 請求項１５又は１６に記載の表示パネル駆動装置であって、
    前記負側アンプの前記第１出力トランジスタは、前記電源電圧が供給される電源線と前記出力端子との間に接続され、
    前記正側アンプの前記第２出力トランジスタは、前記出力端子と前記中間電源電圧が供給される電源線との間に接続された
    表示パネル駆動装置。

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