JP2012038748A

JP2012038748A - 半導体装置及び半導体装置の製造方法

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Publication number: JP2012038748A
Application number: JP2010174366A
Authority: JP
Inventors: Jun Sumino; 潤角野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-08-03
Filing date: 2010-08-03
Publication date: 2012-02-23

Abstract

【課題】導電材料層の位置の合わせずれによる接続不良を防ぐとともに、微細化により集積度を高めることができる、半導体装置を提供する。
【解決手段】上面の中央部に凹み４が形成された第１電極２と、凹み４の少なくとも一部内に埋め込まれ、第１電極２の凹み４に対して自己整合して形成された第２電極６とを含む半導体装置を構成する。また、さらに、電圧の印加により抵抗値が変化し、抵抗変化型の記憶素子を構成し、第２電極６上に接して形成された抵抗変化層７を含む半導体装置を構成する。
【選択図】図１

Description

本発明は、記憶素子を有する半導体装置や、プラグ層により接続された多層の配線層を有する半導体装置、及びこれらの半導体装置の製造方法に係わる。

現在、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ＲＯＭ）、及び、フラッシュメモリ等の不揮発性メモリセルを備えた半導体装置が、様々な分野で一般に使用されるようになってきている。
そして、不揮発性メモリセルの書き換え回数やデータ保持耐性等の信頼性向上及び構造の微細化は、重要な課題となっている。

近年、これらの既に市場に出ているフローティング型に代表されるフラッシュメモリ構造に対して、信頼性や微細化の観点で有利であることから、抵抗変化型メモリが注目されている（例えば、特許文献１参照。）。
この抵抗変化型メモリとしては、ＡＲＡＭ、ＲＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、ＳｐｉｎＲＡＭ等が挙げられる。これらの抵抗変化型メモリは、簡便な構造、高速書き換え性能、多値技術と合わせて、高性能化、高集積化に適すると言われ、注目されつつある。

抵抗変化型の不揮発性メモリでは、抵抗値が変化する抵抗変化層と下部電極とが接触する面積を小さくするほど、電流密度を向上させて、電界集中させることが可能であり、また、メモリセルの面積を低減して、集積度を高めることが可能になる。

また、抵抗変化型の不揮発性メモリにおいて、半導体基板に形成された、記憶素子を駆動するトランジスタの上方に、メモリセルを構成する記憶素子を配置した構成が、提案されている。
この構成とすることにより、水平方向の面積を低減して、不揮発性メモリのチップの小型化を図ることが可能になる。

特表２００２−５３７６２７号公報

前述した構成の不揮発性メモリにおいて、記憶素子と、下方の半導体基板に形成されたトランジスタとを電気的に接続するためには、層間絶縁層に形成されたビアホールに埋め込まれた導電材料から成るプラグ層を用いる。

しかしながら、狭い幅のビアホールにも良好に埋め込むことができる導電材料は限られており、集積度を高めるためには、この限られた導電材料を使用して、ビアホールを微細化する必要がある。
一方、記憶素子の抵抗変化層に接する電極層には、抵抗変化層との接触抵抗が少なく、かつ、記憶素子の特性が充分に得られる電極材料を使用することが望ましい。
これらのことから、ビアホールに埋め込まれたプラグ層上に直接、記憶素子の抵抗変化層を形成すると、接触抵抗が大きくなったり、記憶素子の特性が充分に得られなくなったりすることがある。

そこで、プラグ層と、記憶素子の抵抗変化層の下に接する電極層とを、異なる材料でそれぞれ別々に形成して、プラグ層上に電極層を接続して形成することが考えられる。
これにより、プラグ層及び電極層の材料をそれぞれ最適化することができる。
また、プラグ層はビアホール内に埋め込むので、フォトリソグラフィ技術の限界により縮小化に限界があるが、電極層は電極材料層を形成した後にエッチング等によりさらに縮小化することが可能である。即ち、プラグ層よりも電極層の面積を小さくすることが可能である。

しかしながら、プラグ層上に電極層を形成する際に、プラグ層と電極層との位置の合わせずれを生じると、プラグ層と電極層との接触不良が生じることがある。

また、記憶素子を含む半導体装置に限らず、多層配線を有する半導体装置等においても、上層の配線層と下層の配線層とを、プラグ層を用いて接続する。
プラグ層は、導電材料の埋め込み性から、幅に対する高さの比（アスペクト）に限界がある。そのため、上層の配線層と下層の配線層との高さの差が大きいときには、複数層のプラグ層を上下に重ねて形成することにより、上下の配線層を接続する。
このとき、上下のプラグ層の位置の合わせずれによる接続不良を生じることがある。

上下のプラグ層の位置の合わせずれによる接続不良を防ぐために、従来は、プラグ層の上面を下面よりも広く形成して、ある程度までの合わせずれがあっても接続不良を生じないようにしていた。
しかしながら、プラグ層の上面を広く形成すると、その分、プラグ層や配線層を微細化して集積度を高めることが難しくなる。

上述した問題の解決のために、本発明においては、導電材料層の位置の合わせずれによる接続不良を防ぐとともに、微細化により集積度を高めることができる、半導体装置及び半導体装置の製造方法を提供するものである。

本発明の半導体装置は、上面の中央部に凹みが形成された第１電極と、凹みの少なくとも一部内に埋め込まれ、第１電極の凹みに対して自己整合して形成された第２電極とを含む。

上述の本発明の半導体装置の構成によれば、第２電極が第１電極の上面の中央部の凹みの少なくとも一部内に埋め込まれており、第２電極が第１電極の凹みに対して自己整合して形成されている。
これにより、第１電極と第２電極とが、位置の合わせずれを生じない。

本発明の半導体装置は、上面の中央部に凹みが形成された第１電極と、凹みの少なくとも一部内に埋め込まれ、第１電極の凹みに対して自己整合して形成された第２電極とを含む。
さらに、電圧の印加により抵抗値が変化し、抵抗変化型の記憶素子を構成し、第２電極上に接して形成された、抵抗変化層を含む。

上述の本発明の半導体装置の構成によれば、第２電極が第１電極の上面の中央部の凹みの少なくとも一部内に埋め込まれており、第２電極が第１電極の凹みに対して自己整合して形成されている。
これにより、第１電極と第２電極とが、位置の合わせずれを生じない。
そして、この第２電極上に接して、抵抗変化型の記憶素子を構成する抵抗変化層が形成されているので、第１電極と第２電極と抵抗変化層とが電気的に接続されており、第１電極から抵抗変化層へ電流や電圧を供給することができる。

本発明の半導体装置の製造方法は、層間絶縁層に形成したビアホール内へ、中央部に凹みが生じるように電極材料を埋め込んで、ビアホール内に埋め込まれた第１電極を形成する工程と、第１電極上に絶縁層を形成する工程とを含む。
また、エッチングにより、凹みの側壁の第１電極の少なくとも上部を露出させる工程と、凹みの少なくとも一部を埋めて、露出した第１電極に直接接するように電極材料層を形成する工程とを含む。
そして、絶縁層上の電極材料層を除去することにより、電極材料層から成る第２電極を形成する工程と含む。

上述の本発明の半導体装置の製造方法によれば、ビアホール内へ中央部に凹みが生じるように電極材料を埋め込んで第１電極を形成し、第１電極上に絶縁層を形成するので、第１電極上に絶縁層が形成されると共に、凹みの側壁に絶縁膜が形成される。
また、エッチングにより、凹みの側壁の第１電極の少なくとも上部を露出させるので、凹みの側壁の絶縁膜の少なくとも上部が除去される。
そして、凹みの少なくとも一部を埋めるように電極材料層を形成して、絶縁層上の電極材料層を除去することにより、電極材料層から成る第２電極を形成するので、第１電極の露出した部分と第２電極とが直接接する。これにより、第１電極と第２電極とを電気的に接続することができる。
凹みの少なくとも一部を埋めて形成された第２電極は、凹みの位置に形成されるので、第１電極の上面の中央部の凹みに自己整合して形成されるので、第１電極と第２電極との位置の合わせずれを生じない。

本発明の半導体装置の製造方法は、層間絶縁層に形成したビアホール内へ、中央部に凹みが生じるように電極材料を埋め込んで、ビアホール内に埋め込まれた第１電極を形成する工程と、第１電極上に絶縁層を形成する工程とを含む。
また、エッチングにより、凹みの側壁の第１電極の少なくとも上部を露出させる工程と、凹みの少なくとも一部を埋めて、露出した第１電極に直接接するように電極材料層を形成する工程とを含む。
そして、絶縁層上の電極材料層を除去することにより、電極材料層から成る第２電極を形成する工程と含む。
さらに、第２電極上に接して、電圧の印加により抵抗値が変化し、抵抗変化型の記憶素子を構成する、抵抗変化層を形成する工程を含む。

上述の本発明の半導体装置の製造方法によれば、ビアホール内へ中央部に凹みが生じるように電極材料を埋め込んで第１電極を形成し、第１電極上に絶縁層を形成するので、第１電極上に絶縁層が形成されると共に、凹みの側壁に絶縁膜が形成される。
また、エッチングにより、凹みの側壁の第１電極の少なくとも上部を露出させるので、凹みの側壁の絶縁膜の少なくとも上部が除去される。
そして、凹みの少なくとも一部を埋めるように電極材料層を形成して、絶縁層上の電極材料層を除去することにより、電極材料層から成る第２電極を形成するので、第１電極の露出した部分と第２電極とが直接接する。これにより、第１電極と第２電極とを電気的に接続することができる。
凹みの少なくとも一部を埋めて形成された第２電極は、凹みの位置に形成されるので、第１電極の上面の中央部の凹みに自己整合して形成され、第１電極と第２電極との位置の合わせずれを生じない。
さらに、第２電極上に接して、電圧の印加により抵抗値が変化し、抵抗変化型の記憶素子を構成する、抵抗変化層を形成するので、第１電極と第２電極と抵抗変化層とを電気的に接続することができる。

上述の本発明によれば、第１電極と第２電極とが位置の合わせずれを生じないので、合わせずれに起因する接続不良を防ぐことができる。

また、第２電極が第１電極の上面の中央部の凹みに埋められているので、第２電極を第１電極の上面よりも小さく形成することが可能になる。これにより、第２電極及びその上に接して形成される抵抗変化層や配線層を微細化して、半導体装置の集積度を高めることが可能になる。特に、第２電極上に抵抗変化層を形成した場合には、第２電極を小さく形成することにより、抵抗変化層において電界や電流をより集中させることができる。

また、本発明によれば、第１電極と第２電極とを別々に形成しているので、これらの電極をそれぞれ異なる導電材料を使用して形成することもでき、各電極の電極材料を最適化することが可能である。

本発明の半導体装置の第１の実施の形態の概略構成図（断面図）である。Ａ、Ｂ図１の半導体装置の電極部分を抽出した図である。図１の半導体装置の製造方法を示す製造工程図である。図１の半導体装置の製造方法を示す製造工程図である。図１の半導体装置の製造方法を示す製造工程図である。図１の半導体装置の製造方法を示す製造工程図である。図１の半導体装置の製造方法を示す製造工程図である。本発明の半導体装置の第２の実施の形態の概略構成図（断面図）である。本発明の半導体装置の第３の実施の形態の概略構成図（断面図）である。本発明の半導体装置の第４の実施の形態の概略構成図（断面図）である。図１０の半導体装置の製造方法を示す製造工程図である。図１０の半導体装置の製造方法を示す製造工程図である。本発明の半導体装置の第５の実施の形態の概略構成図（断面図）である。本発明の半導体装置の第６の実施の形態の概略構成図（断面図）である。本発明の半導体装置の第７の実施の形態の概略構成図（断面図）である。本発明の半導体装置の第８の実施の形態の概略構成図（断面図）である。本発明の半導体装置の第９の実施の形態の概略構成図（断面図）である。本発明の半導体装置の第１０の実施の形態の概略構成図（断面図）である。Ａ、Ｂ本発明の半導体装置の第１１の実施の形態の概略構成図である。図１９の第１電極及び第２電極を横方向に並べた平面図である。本発明の半導体装置の第１２の実施の形態の概略構成図（断面図）である。

以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．第７の実施の形態
８．第８の実施の形態
９．第９の実施の形態
１０．第１０の実施の形態
１１．第１１の実施の形態
１２．第１２の実施の形態

＜１．第１の実施の形態＞
本発明の半導体装置の第１の実施の形態の概略構成図（断面図）を、図１に示す。
この半導体装置は、不揮発性の抵抗変化型メモリのメモリセルを構成する記憶素子を含んでいる。
図１に示すように、図示しない基板上に形成された、第１層間絶縁層１の内部に、第１電極２が形成されている。
この第１電極２は、その中央部に、シーム４と呼ばれる空孔が形成されている。このシーム４によって、第１電極２の上面の中央部に凹みが形成されている。
また、シーム４の側壁には、薄い絶縁膜３が形成されている。
そして、シーム４の直上には、第２電極６が形成されている。この第２電極６は、第１電極２に形成されたシーム４に一部が埋め込まれるように形成されており、これにより第１電極２のシーム４に対して自己整合している。
第２電極６の周囲には、第２層間絶縁層５が形成されている。

第１電極２には、半導体装置の電極材料として一般的に使用されている、Ｗ，Ｃｕ等の金属や、多結晶シリコン等を使用することができる。
第２電極６の材料は、その後の工程で形成される、第２電極６上の材料との組み合わせで選択されるべきであるが、Ｐｔ，Ｔｉ，ＴｉＮ等を使用することができる。
第１層間絶縁層１及び第２層間絶縁層５には、ＴＥＯＳやｐ−ＳｉＯ_２といった電気的絶縁材料を使用することができる。第１層間絶縁層１と第２層間絶縁層５とは、同じ材料で形成しても構わないし、異なる材料で形成しても構わない。
シーム４の側壁の絶縁層３は、絶縁材料であれば特に限定されないが、後述する製造方法で製造した場合には、絶縁層３と第２層間絶縁層５とが同じ絶縁材料で形成される。

第２電極６上には、金属酸化物から成る記憶層１１と、記憶層１１上に形成され、記憶層１１に金属イオンを供給するイオン源層１２とから成る、抵抗変化層７が形成されている。さらに、抵抗変化層７上に、上部電極８が形成されている。

記憶層１１の金属酸化物としては、ガドリニウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物から選ばれる、１種もしくは２種以上の混合物を使用することができる。
イオン源層１２には、Ｃｕ，Ａｇ，Ｚｎ，Ａｌから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるカルコゲナイド元素とを含む。例えば、ＣｕＴｅ，ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｕＧｅＴｅ，ＡｇＴｅ，ＺｎＴｅ，ＺｎＧｅＴｅ，ＣｕＳ，ＣｕＧｅＳ，ＣｕＳｅ，ＣｕＧｅＳｅ等が挙げられる。
上部電極８には、例えば、ＷＮ，ＴｉＮ，Ｗ，Ｔｉ，Ａｕ，Ｐｔ，Ａｇ，Ｒｕ，Ｔｅ等を使用することができる。

そして、抵抗変化層７の下層に下部電極となる第２電極６が形成され、抵抗変化層７の上に上部電極８が形成されていることにより、これらの層６，７（１１，１２），８により記憶素子が構成される。この記憶素子を１つのメモリセルとして、多数のメモリセルを配置することによりメモリを構成することができる。

次に、この記憶素子の情報の記録動作及び消去動作について説明する。
まず、イオン源層１２に接する上部電極８に、例えば正電位（＋電位）を印加して、第２電極６側が負になるように、記憶素子に対して正電圧を印加する。これにより、イオン源層１２から、イオン源層１２に含まれているＣｕ，Ａｇ，Ｚｎ，Ａｌがイオン化して、記憶層１１内を拡散していき、第２電極６側で電子と結合して析出する。もしくは、記憶層１１内に拡散した状態で留まる。
すると、記憶層１１内に、Ｃｕ，Ａｇ，Ｚｎ，Ａｌを多量に含む電流パスが形成される、もしくは、記憶層１１内にＣｕ，Ａｇ，Ｚｎ，Ａｌによる欠陥が多数形成されることにより、記憶層１１の抵抗値が低くなる。記憶層１１以外の各層の抵抗値は元々低く、記憶層１１の記録前の抵抗値に比べて充分に低いため、記憶層１１の抵抗値を低くすることにより記憶素子全体の抵抗値も低くなる。
その後、正電圧を除去して、記憶素子にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆるＰＲＯＭに用いる場合には、記録課程のみで記録は完結する。

一方、ＲＡＭもしくはＥＥＰＲＯＭのように、記録した情報の消去が可能な記憶装置に適用する場合には、消去過程が必要である。消去過程では、イオン源層１２に接する上部電極８に、例えば負電位（−電位）を印加して、第２電極６側が負になるように、記憶素子に負電圧を印加する。これにより、記憶層１１内に形成されていた電流パスもしくは欠陥（不純物準位）を構成するＣｕ，Ａｇ，Ｚｎ，Ａｌがイオン化して、記憶層１１内を移動してイオン源層１２に戻る。
すると、記憶層１１内からＣｕ，Ａｇ，Ｚｎ，Ａｌによる電流パスもしくは欠陥が消滅して、記憶層１１の抵抗値が高くなる。記憶層１１以外の各層の抵抗値は元々低く、記憶層１１の抵抗値に比べて充分に低いため、記憶層１１の抵抗値を高くすることにより記憶素子全体の抵抗値も高くなる。
その後、負電圧を除去して、記憶素子にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。

このような過程を繰り返し行うことにより、記憶素子に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。

ここで、図１のうち、抵抗変化層７よりも下方の電極部分を抽出して、図２Ａに断面図を示し、図２Ｂに電極部分の上面図を示す。図２Ａは、図２ＢのＡ−Ａ´における断面図になる。
図２Ａ及び図２Ｂに示すように、第１電極２は円柱状に形成されており、その中央部のシーム４上に形成された第２電極６は、上面が円形状となっている。

図１に示す構成では、第２電極６が第１電極２よりも径が小さくなっているため、第１電極２上に直接抵抗変化層７を形成した構成と比較して、抵抗変化層７内に電界を集中させやすくなっている。
また、図１及び図２Ａに示すように、第１電極２の最上部では、シーム４の壁面に絶縁膜３が形成されておらず、第１電極２と第２電極６とが直接接している。この直接接した部分で、第１電極２及び第２電極６の電気的接続を行うことができる。そして、第２電極６上に接して抵抗変化層７が形成されているので、第１電極２と第２電極６と抵抗変化層７が電気的に接続されており、第１電極２から抵抗変化層７へ電圧や電流を供給することができる。
さらにまた、第１電極２は第２電極６よりも径が大きいので、熱容量が大きくなっており、抵抗変化層７での発熱を、第１電極２を通じて下部に放熱しやすくなっている。これにより、熱による記憶素子の劣化を抑制することができ、書き換え回数やデータ保持の信頼性を向上することができる。

そして、第２電極６は、第１電極２の中央部に形成されたシーム４の一部に埋め込まれており、第１電極２のシーム４に対して自己整合している。これにより、第１電極２と第２電極６との合わせずれを生じない。

本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
まず、第１電極２を、一般的なビア形成工程により形成する。即ち、第１層間絶縁層２にリソグラフィによってビアホールを形成し、このビアホール内を埋めて電極材料層を形成した後に、第１層間絶縁層２上の電極材料層を除去して、第１層間絶縁層２のビアホール内に第１電極２を形成する。
このとき、電極材料層によってビアホール内が完全に埋まらないことにより、図３に示すように、ビアホールの中央部に、凹みとして、シーム４と呼ばれる空孔が残る。
このシーム（空孔）４は、通常の半導体プロセスであれば、自然に形成されるものであるが、電極材料やその成膜条件を変化させることにより、シーム４の径の大きさをある程度調整することが可能である。

次に、図４に示すように、表面上に、絶縁層２１を形成する。このとき、第１電極２上に絶縁層２１が形成されると共に、シーム４の側壁に、薄く絶縁層２１が形成される。
さらに、ドライエッチング等の異方性エッチングにより、絶縁層２１を後退させて、図５に示すように、シーム４の側壁の第１電極２の上部を露出させる。これにより、絶縁層２１から成るシーム４の側壁の絶縁膜３と、絶縁層２１から成る第２層間絶縁層５とが、分離して形成される。

続いて、第２電極６となる電極材料層２２を形成することにより、図６に示すように、第１電極２の露出した部分に直接接して、かつシーム４の上部に埋め込まれて、電極材料層２２と第１電極２とが電気的に接続された構造を形成する。
その後、ＣＭＰ（化学的機械的研磨）法やエッチング等により、第２層間絶縁層５上の電極材料層２２を除去することにより、図７に示すように、第２層間絶縁層５の内側に電極材料層２２から成る第２電極６を形成する。
このようにして、図１及び図２Ａに示した電極構造を形成することができる。
その後は、記憶層１１、イオン源層１２、上部電極８を順次形成することにより、図１に示した半導体装置を製造することができる。

上述の本実施の形態の構成によれば、第１電極２の上面の中央部に形成されたシーム４の上部に埋め込まれて、かつ、第１電極２のシーム４と自己整合して、第２電極６が形成されている。
これにより、第１電極２と第２電極６とにおいて、位置の合わせずれが生じることがなく、合わせずれに起因する接続不良を防ぐことができる。

また、第２電極６が第１電極２の中央部に形成されたシーム４の上部に埋め込まれて形成されていることにより、シーム４の径に対応して、第２電極６の径が第１電極２の径よりも小さくなっている。
これにより、第１電極２上に抵抗変化層７（１１，１２）を直接形成した構成と比較して、第２電極６と抵抗変化層７（１１，１２）との接触面積を小さくすることができるので、抵抗変化層７において電界や電流をより集中させることができる。こうして、抵抗変化層７から成る記憶素子の性能を向上することができる。また、記憶素子の集積度を上げることができるので、メモリの小型化や記憶容量の増大を図ることができる。
そして、第１電極２の径をリソグラフィの限界まで縮小しても、第２電極６の径はリソグラフィの限界よりもさらに小さくすることが可能である。
一方、第１電極２の径は第２電極６の径よりも大きいので、第１電極２の熱容量は第２電極６の熱容量よりも大きくなる。これにより、記憶素子の性能向上や集積度向上のために第２電極６を微細化しても、熱容量の大きい第１電極２でヒートシンクの効果が得られるので、記憶素子から熱を逃がすことができ、熱の蓄積による記憶素子へのダメージを防ぐことができる。従って、記憶素子から成る不揮発性メモリを含む半導体装置の信頼性を向上することができる。

また、本実施の形態の構成によれば、第１電極２と第２電極６とを別々に形成しているので、第１電極２と第２電極６とを、それぞれ異なる導電材料を使用して形成することが可能である。
例えば、第１電極２を熱伝導率の高いＣｕを用いて形成して、第２電極６を記憶素子の抵抗変化性能を向上させるＰｔを用いて形成することにより、放熱性と記憶素子の特性向上とを両立させることができる。
例えば、第１電極２を、Ｗやポリシリコン（多結晶シリコン）等の安価な導電材料を用いて形成して、製造コストの低減を図ることが可能である。

＜２．第２の実施の形態＞
本発明の半導体装置の第２の実施の形態の概略構成図（断面図）を、図８に示す。
本実施の形態では、第２電極６と上部電極８との間の抵抗変化層７が、金属酸化物層１３のみにより形成されて、記憶素子が構成されている。

金属酸化物層１３としては、例えば、ニッケル酸化物層、チタン酸化物層、亜鉛酸化物層、ニオブ酸化物層等の、遷移金属元素の酸化物層を用いることができる。
また、２種類の金属酸化物層を積層した構成としても良い。例えば、チタン酸化物層上にニッケル酸化物にチタンを添加した酸化物層を積層した構成や、コバルト酸化物層上にタンタル酸化物層を積層した構成等が可能である。

本実施の形態の半導体装置の記憶素子では、第２電極６と上部電極８との間に電圧が印加されることによって、金属酸化物層１３から成る抵抗変化層７の抵抗値が変化する。
これにより、抵抗変化層７を流れる電流量が変化するので、この電流量の違いを利用して、記憶素子に「０」、「１」の情報の記録や読み出しを行うことができる。

その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して、重複説明を省略する。

上述の本実施の形態の構成によれば、第１の実施の形態と同様に、第１電極２の上面の中央部に形成されたシーム４の上部に埋め込まれて、かつ、第１電極２のシーム４と自己整合して、第２電極６が形成されている。
これにより、第１電極２と第２電極６とにおいて、位置の合わせずれが生じることがなく、合わせずれに起因する接続不良を防ぐことができる。

また、第２電極６が第１電極２の中央部に形成されたシーム４の上部に埋め込まれて形成されていることにより、シーム４の径に対応して、第２電極６の径が第１電極２の径よりも小さくなっている。
これにより、第１電極２上に抵抗変化層７（１３）を直接形成した構成と比較して、第２電極６と抵抗変化層７（１３）との接触面積を小さくすることができるので、抵抗変化層７において電界や電流をより集中させることができる。こうして、抵抗変化層７から成る記憶素子の性能を向上することができる。また、記憶素子の集積度を上げることができるので、メモリの小型化や記憶容量の増大を図ることができる。
そして、第１電極２の径をリソグラフィの限界まで縮小しても、第２電極６の径はリソグラフィの限界よりもさらに小さくすることが可能である。
一方、第１電極２の径は第２電極６の径よりも大きいので、第１電極２の熱容量は第２電極６の熱容量よりも大きくなる。これにより、記憶素子の性能向上や集積度向上のために第２電極６を微細化しても、熱容量の大きい第１電極２でヒートシンクの効果が得られるので、記憶素子から熱を逃がすことができ、熱の蓄積による記憶素子へのダメージを防ぐことができる。従って、記憶素子から成る不揮発性メモリを含む半導体装置の信頼性を向上することができる。

また、本実施の形態の構成によれば、第１電極２と第２電極６とを別々に形成しているので、第１電極２と第２電極６とを、それぞれ異なる導電材料を使用して形成することが可能である。
例えば、第１電極２を熱伝導率の高いＣｕを用いて形成して、第２電極６を記憶素子の抵抗変化性能を向上させる材料を用いて形成することにより、放熱性と記憶素子の特性向上とを両立させることができる。
例えば、第１電極２をＷやポリシリコン（多結晶シリコン）等の安価な導電材料を用いて形成して、製造コストの低減を図ることが可能である。

＜３．第３の実施の形態＞
本発明の半導体装置の第３の実施の形態の概略構成図（断面図）を、図９に示す。
本実施の形態は、第１の実施の形態の図２に示した電極部分を、多層配線を有する半導体装置に適用した構成である。
そして、図９に示すように、第２電極６の上に直接接して、上層にある配線層１４が形成されている。これにより、図示しない下層の配線層と、配線層１４との間を、第１電極２及び第２電極６を介して、電気的に接続することができる。

また、第２電極６が第１電極２の中央部に形成されたシーム４の上部に埋め込まれて形成されていることにより、シーム４の径に対応して、第２電極６の径が第１電極２の径よりも小さくなっている。
これにより、第１電極２上に配線層１４を直接形成した構成と比較して、第２電極６と配線層１４との接触する電極の面積を小さくすることができる。これにより、配線層１４を微細化して、半導体装置の集積度を上げることができる。
そして、第１電極２の径をリソグラフィの限界まで縮小しても、第２電極６の径はリソグラフィの限界よりもさらに小さくすることが可能である。

さらに、本実施の形態では、第２電極６上に接するのが配線層１４であることから、記憶素子の特性による第２電極６の材料への制約がない。
このため、本実施の形態では、第１電極２と第２電極６とに同一の導電材料を使用することが可能である。
第１電極２と第２電極６とに同一の導電材料を使用することにより、例えば、安価な材料を使用して材料コストを低減することや、第１電極２及び第２電極６のそれぞれの電極材料層を同一の装置で形成して製造プロセスのコストを低減することが可能になる。

＜４．第４の実施の形態＞
本発明の半導体装置の第４の実施の形態の概略構成図（断面図）を、図１０に示す。
この図１０では、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
図１０に示すように、第２電極６の上部の断面形状が、第２電極の下部と一様に形成されている図１及び図２Ａとは異なり、下部よりも横に広がった形状となっている。

その他の構成は、図２Ａに示した、第１の実施の形態の電極部分と同様であるので、同一符号を付して、重複説明を省略する。
また、この第４の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図３に示した状態と同じ状態から、第２層間絶縁層５及び絶縁膜３となる絶縁層２１を形成したときに、絶縁層２１の形成条件によっては、図４に示した状態と同じ状態にはならずに、図１１に示すように、シーム４上にひさし状に絶縁層２１が残ることがある。
この形状の絶縁層２１に対して、ウエットエッチングのような等方性エッチングと、異方性エッチングとを、組み合わせることによって、図１２に示すように、第１電極２の上部を露出させ、かつ第２層間絶縁層５の上部を後退させることができる。
その後、第１電極２の露出した部分に直接接して、かつシーム４の上部に埋め込まれるように、電極材料層を形成して、さらに第２層間絶縁層５上の電極材料層を除去することにより、電極材料層から成る第２電極６を形成する。これにより、上部が後退した第２層間絶縁層５に合わせて、図１０に示したように、上部が下部よりも広がった第２電極６を形成することができる。

また、第２電極６が第１電極２の中央部に形成されたシーム４の上部に埋め込まれて形成されていることにより、シーム４の径に対応して、第２電極６の径が第１電極２の径よりも小さくなっている。
これにより、第１電極２上に抵抗変化層や配線層を直接形成した構成と比較して、第２電極６と抵抗変化層や配線層との接触面積を小さくすることができる。
第２電極６上に、記憶素子の抵抗変化層を形成した場合には、抵抗変化層において電界や電流をより集中させることができ、抵抗変化層から成る記憶素子の性能を向上することができる。また、記憶素子の集積度を上げて、メモリの小型化や記憶容量の増大を図ることができる。
第２電極６上に、配線層を形成した場合には、配線層と接する電極の面積を小さくすることができるので、配線層を微細化して、半導体装置の集積度を上げることができる。

そして、第１電極２の径をリソグラフィの限界まで縮小しても、第２電極６の径はリソグラフィの限界よりもさらに小さくすることが可能である。
一方、第１電極２の径は第２電極６の径よりも大きいので、第１電極２の熱容量は第２電極６の熱容量よりも大きくなる。これにより、第２電極６上に記憶素子の抵抗変化層を形成した場合には、記憶素子の性能向上や集積度向上のために第２電極６を微細化しても、記憶素子から熱を逃がすことができ、熱の蓄積による記憶素子へのダメージを防ぐことができる。従って、記憶素子から成る不揮発性メモリを含む半導体装置の信頼性を向上することができる。

＜５．第５の実施の形態＞
本発明の半導体装置の第５の実施の形態の概略構成図（断面図）を、図１３に示す。
この図１３では、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
図１３に示すように、第２電極６のうち、第２層間絶縁層５の間の部分の断面形状が、半円に近い形状となっている。

また、本実施の形態では、第２層間絶縁層５の厚さを、先に示した各実施の形態よりも薄くしている。
これは、本実施の形態では、第２層間絶縁層５の厚さ方向全体で、第２電極６の断面形状が上方にいくほど広がっているため、第２層間絶縁層５を厚く形成すると、第２電極６の径が第１電極２の径と同程度もしくは第１電極２の径を超えてしまうためである。
第２電極６上に記憶素子を形成して、記憶素子の抵抗変化層に電界集中させる構成では、この図１３に示すように、第２電極６の径を第１電極２の径よりも小さくすることが望ましい。
なお、第２電極６の径が第１電極２の径と同程度もしくは第１電極２の径を超えていても問題がないときには、第２層間絶縁層５の厚さを、先に示した各実施の形態の第２層間絶縁層５の厚さと同様としても良い。

その他の構成は、図２Ａに示した、第１の実施の形態の電極部分と同様であるので、同一符号を付して、重複説明を省略する。
また、この第５の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図１１に示した状態から、絶縁層２１に対して、等方性エッチングのみ行う。これにより、図示しないが、第１電極２の上部が露出し、かつ、第２層間絶縁層５が丸い形状に後退する。
その後、第１電極２の露出した部分に直接接して、かつシーム４の上部に埋め込まれるように、電極材料層を形成して、さらに第２層間絶縁層５上の電極材料層を除去することにより、電極材料層から成る第２電極６を形成する。これにより、丸い形状に後退した第２層間絶縁層５に合わせて、図１３に示したように、上部にいくほど広がった第２電極６を形成することができる。

上述した各実施の形態では、第２電極６がシーム４の上部のみに埋め込まれた構成であった。
これに対して、本発明では、第１電極の中央部に形成されたシームを、第２電極の電極材料で埋めてしまっても構わない。
第２電極の材料や、第２電極となる電極材料層の形成方法を、選定することにより、シームを埋めてしまうことが可能である。
この構成の実施の形態を、次に示す。

＜６．第６の実施の形態＞
本発明の半導体装置の第６の実施の形態の概略構成図（断面図）を、図１４に示す。
この図１４では、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
図１４に示すように、第２電極６が、第１電極２の中央部に形成されていたシームを完全に埋めてしまっている。これにより、シームを埋めている第２電極６が、第１電極２のシームと自己整合して形成される。
また、第１電極２の上部では、第２電極６と第１電極２との間の絶縁膜３がなく、先の実施の形態と同様に、第２電極６と第１電極２が直接接していて、これらの電極６，２が電気的に接続されている。

その他の構成は、図２Ａに示した、第１の実施の形態の電極部分と同様であるので、同一符号を付して、重複説明を省略する。
また、この第６の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図５に示した状態から、第２電極６となる電極材料層を形成する際に、電極材料層の材料もしくは成膜方法を選定することにより、第１の電極２の中央部のシーム４を埋めて、電極材料層を形成する。
これにより、図１４に示したように、シーム４を完全に埋めて、かつ、第１電極２の上部と直接接するように、第２電極６を形成することができる。

上述の本実施の形態の構成によれば、第１電極２の上面の中央部に形成されたシームに埋め込まれて、かつ、第１電極２のシームと自己整合して、第２電極６が形成されている。
これにより、第１電極２と第２電極６とにおいて、位置の合わせずれが生じることがなく、合わせずれに起因する接続不良を防ぐことができる。

また、第２電極６が第１電極２の中央部に形成されたシームに埋め込まれて形成されていることにより、シームの径に対応して、第２電極６の径が第１電極２の径よりも小さくなっている。
これにより、第１電極２上に抵抗変化層や配線層を直接形成した構成と比較して、第２電極６と抵抗変化層や配線層との接触面積を小さくすることができる。
第２電極６上に、記憶素子の抵抗変化層を形成した場合には、抵抗変化層において電界や電流をより集中させることができ、抵抗変化層から成る記憶素子の性能を向上することができる。また、記憶素子の集積度を上げて、メモリの小型化や記憶容量の増大を図ることができる。
第２電極６上に、配線層を形成した場合には、配線層と接する電極の面積を小さくすることができるので、配線層を微細化して、半導体装置の集積度を上げることができる。

さらに、本実施の形態の構成によれば、シームが完全に第２電極６で埋められているので、前述した各実施の形態のようにシームの一部に第２電極６を埋め込んだ構成と比較して、シームに埋め込まれた第２電極６の体積を大幅に増やすことができる。これにより、不要な熱の放熱効果をさらに向上するといった効果が期待できる。

＜７．第７の実施の形態＞
本発明の半導体装置の第７の実施の形態の概略構成図（断面図）を、図１５に示す。
この図１５では、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
図１５に示すように、第２電極６が、第１電極２の中央部に形成されていたシームを完全に埋めてしまっている。さらに、先の実施の形態で存在していた、第２電極６と第１電極２との間の絶縁膜３がなく、第１電極２の内側の第２電極６が、全て第１電極２と直接接している。
また、第２電極６のうち、第２層間絶縁層５の上部の間の部分は、図１０に示した第４の実施の形態の構成と同様に、第２層間絶縁層５の下部の間の部分よりも広がっている。

その他の構成は、図１４に示した第６の実施の形態と同様であるので、重複説明を省略する。
また、この第７の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図１１に示した状態から、絶縁層２１に対して、ウエットエッチングのような等方性エッチングと、異方性エッチングとを、組み合わせる。このとき、それぞれのエッチングの条件を選定することにより、図１２に示したシーム４の側壁に残っていた絶縁膜３を、除去することも可能になる。これにより、シームの側壁全体において第１電極２が露出する。
その後、第２電極６となる電極材料層を形成する際に、電極材料層の材料もしくは成膜方法を選定することにより、第１の電極２の中央部のシーム４を埋めて、電極材料層を形成する。
これにより、図１５に示したように、シーム４を完全に埋めて、かつ、第１電極２と直接接するように、第２電極６を形成することができる。

さらに、本実施の形態の構成によれば、シームが完全に第２電極６で埋められており、かつ図２Ａのシームの側壁の絶縁膜３がない。このため、シームに埋め込まれた第２電極６の体積を大幅に増やすことができ、また第２電極６と第２電極との接触面積を大幅に増やすことができる。これにより、第１電極と第２電極の接触抵抗をさらに低減することや、不要な熱の放熱効果をさらに向上するといった効果が期待できる。

＜８．第８の実施の形態＞
本発明の半導体装置の第８の実施の形態の概略構成図（断面図）を、図１６に示す。
この図１６では、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
図１６に示すように、第２電極６が、第１電極２の中央部に形成されていたシームを完全に埋めてしまっている。
また、図１５に示した第７の実施の形態と同様に、第１電極２の内側の第２電極６が、全て第１電極２と直接接している。
さらに、第２電極のうち、第２層間絶縁層５の間の部分は、図１３に示した第５の実施の形態の構成と同様に、断面形状が上にいくほど広がっている半円状となっている。

その他の構成は、図１３に示した第５の実施の形態の構成や図１５に示した第７の実施の形態の構成と同様であるので、重複説明を省略する。
また、この第８の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

なお、第２電極６の径が第１電極２の径と同程度もしくは第１電極２の径を超えていても問題がないときには、第２層間絶縁層５の厚さを、第１〜第４、第６〜第７の各実施の形態の第２層間絶縁層５の厚さと同様としても良い。

本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図１１に示した状態から、絶縁層２１に対して、等方性エッチングのみ行う。これにより、図示しないが、第１電極２の上部が露出し、かつ、第２層間絶縁層５が丸い形状に後退する。このとき、等方性エッチングの条件を選定することにより、図１２に示したシーム４の側壁に残っていた絶縁膜３を、除去することも可能になる。これにより、シームの側壁全体において第１電極２が露出する。
その後、第２電極６となる電極材料層を形成する際に、電極材料層の材料もしくは成膜方法を選定することにより、第１の電極２の中央部のシーム４を埋めて、電極材料層を形成する。
これにより、丸い形状に後退した第２層間絶縁層５に合わせて、図１６に示したように、上部にいくほど広がった第２電極６を形成することができる。

＜９．第９の実施の形態＞
本発明の半導体装置の第９の実施の形態の概略構成図（断面図）を、図１７に示す。
この図１７では、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
図１７に示すように、第１電極２の中央部に空孔９が円柱形状に形成されており、この空孔９により、第１電極２の上面の中央部に凹みが形成されている。また、第１電極２の外壁と内壁がほぼ平行であり、第１電極２が円筒状に形成されている。
第２電極６は、空孔９に一部埋め込まれて形成されている。
第１電極２の内壁には絶縁膜３が形成されているが、第１電極２の上部は絶縁膜３が形成されていないので、第１電極２が第２電極６と直接接触している。

第１電極２の電極材料として、Ｔｉ，ＴｉＮ等のカバレッジ性の良い材料を用いることにより、第１電極２の内壁を図１７に示した円筒状に形成することができる。
このときも、第１の実施の形態のシーム（空孔）４と同様に、第１電極２の中央部に空孔９が自然に形成されるため、第１の実施の形態の製造方法と同様の製造方法により、第１電極２の空孔９に対して、自己整合的に第２電極６を形成することができる。

その他の構成は、図２Ａに示した、第１の実施の形態の電極部分と同様であるので、同一符号を付して、重複説明を省略する。
また、この第９の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

上述の本実施の形態の構成によれば、第１電極２の上面の中央部に形成された空孔９の上部に埋め込まれて、かつ、第１電極２の空孔９と自己整合して、第２電極６が形成されている。
これにより、第１電極２と第２電極６とにおいて、位置の合わせずれが生じることがなく、合わせずれに起因する接続不良を防ぐことができる。

さらにまた、本実施の形態の構成は、層間絶縁層に形成するビアホールの径の微細化が進んだ場合に有効であり、シームを用いる方法に比べて、第２電極６等の寸法のばらつきを抑えられる効果が期待できる。

＜１０．第１０の実施の形態＞
本発明の半導体装置の第１０の実施の形態の概略構成図（断面図）を、図１８に示す。
この図１８では、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
図１８に示すように、第１電極２の中央部に、空孔９が第１電極の上下に貫通して形成され、この空孔９によって、第１電極２の上面の中央部に凹みが形成されている。また、円筒状の第１電極２の厚さが、上面ほど薄くなるように形成されている。
第２電極６は、第１電極２の中央部に形成された空孔９に一部埋め込まれて形成されている。
第１電極２の内壁には絶縁膜３が形成されているが、第１電極２の上部は絶縁膜３が形成されていないので、第１電極２が第２電極６と直接接触している。

第１電極２の電極材料層を成膜した後に、異方性エッチングを用いることで、第１電極２を、第１層間絶縁層１に対するサイドウォールのように、上にいくほど薄くなるように形成することができる。

空孔９の径は、異方性エッチングにより第１電極２をサイドウォールのように形成した後に、ＣＭＰ法等の平坦化技術を用いて、深さ方向に削ることで調整することが可能である。

その他の構成は、図１に示した第１の実施の形態と同様である。
また、この第１０の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

さらにまた、本実施の形態の構成は、第１電極２の上部の空孔９の径が十分に確保できないような微細構造の場合に有効である。

＜１１．第１１の実施の形態＞
本発明の半導体装置の第１１の実施の形態の概略構成図を、図１９Ａ及び図１９Ｂに示す。図１９Ａは断面図を示し、図１９Ｂは電極部分の平面図を示している。
図１９Ａは、図２Ａと同様に、半導体装置の電極部分を抽出して示している。
本実施の形態では、図１９Ｂに示すように、第１電極２及び第２電極６を、上から見て楕円形状に形成している。
これにより、図２０に平面図を示すように、第１電極２及び第２電極６を、横方向に短い間隔で並べることができるので、特にこれらの電極２，６上に記憶素子を形成した場合には、メモリセルの集積度を高めることができる。

その他の構成は、図２Ａに示した、第１の実施の形態と同様であるので、重複説明を省略する。
また、この第１１の実施の形態の電極部分の構成において、第２電極６上の構成は、第１〜第３の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７や配線層１４を形成することができる。

本実施の形態の構成を製造する際には、第１層間絶縁層１に楕円形のビアホールを形成して、第１電極２を楕円形に形成する。これにより、シーム（空孔）４がほぼ楕円形になり、第２電極６を楕円形に形成することができる。
このように、第２電極６を楕円形にすることで、例えば、メモリセルアレイに適用した場合、隣接するメモリセルの第２電極６間の短絡を防止しつつ、接触面積や放熱体積を確保できる効果が期待できる。

本発明における電極構造は、例えば、抵抗変化型不揮発性メモリを含む半導体装置に適用した場合には、性能向上の効果が期待できる。
しかし、本発明における電極構造を、不揮発性メモリの記憶素子と同じ基板上に形成される、トランジスタ等の他の周辺回路素子に適用した場合には、接触抵抗の上昇に伴う素子性能の低下が懸念される。
この問題を解決する構成を、次に示す。

＜１２．第１２の実施の形態＞
本発明の半導体装置の第１２の実施の形態の概略構成図（断面図）を、図２１に示す。
図２１は、半導体装置の電極部分を抽出して示している。
図２１に示すように、記憶素子を形成するメモリセル部３１では、第２電極６の構成を、図１Ａと同じ構成としている。一方、記憶素子を形成しない周辺回路部３２では、第２電極６はシーム４に埋め込まれた部分のみを残して、第１電極２よりも上にある第２電極６を除去している。

また、この第１２の実施の形態の電極部分の構成において、メモリセル部３１の第２電極６上の構成は、第１〜第２の各実施の形態と同様の構成とすることが可能である。即ち、第２電極６上に、記憶素子の抵抗変化層７を形成することができる。

この構造を製造するには、周辺回路部３２において、フォトグラフィにより、第１電極２上の第２層間絶縁層５と、第１電極２よりも上の第２電極６とを除去すればよい。
また、記憶素子の抵抗変化層７を第２電極６上に形成する場合では、抵抗変化層７を成膜した後に、メモリセル部３１の抵抗変化層７をマスクで覆った状態で、周辺回路部３２の抵抗変化層７と第１電極２よりも上の第２電極６と第２層間絶縁層５を除去する。
このようにして、半導体装置に一般的に用いられる電極構造と、本発明による電極構造とを、同じ半導体装置内で作り分けることが可能となる。

本実施の形態によれば、メモリセル部３１では第２電極を全て残し、周辺回路部３２では第１電極２上の第２層間絶縁層と、第１電極２よりも上の第２電極６とを除去する。
これにより、周辺回路部３２では、露出した第１電極２を上層に接続することができ、第１電極２の上面と第２電極６の上面とで充分に大きい接触面積を確保して、接触抵抗を低減することができる。

上述した各実施の形態では、第１電極２及び第２電極６を、水平断面の形状が円形もしくは楕円形である構成としていた。そして、第１電極２の径と第２電極６の径とを比較していた。
本発明において、第１電極及び第２電極の水平断面の形状は、これらの形状に限定されるものではなく、その他の形状も可能である。例えば、矩形（正方形又は長方形）や、矩形の角部を丸くした形状とすることも可能である。
その他の形状も考慮すると、第２電極の上面の面積を第１電極の上面の面積よりも小さくすることにより、円形もしくは楕円形の断面形状で第２電極の径を第１電極の径よりも小さくした構成と、同様の効果が得られる。

本発明において、第１電極及び第２電極の電極材料は前述した材料に限定されるものではない。
例えば、Ｔｉ，ＴｉＮ，Ｗ，ＷＮ，Ｃｕ，Ｔａ，Ｐｔから選ばれた、同一の材料又はそれぞれ異なる材料である金属材料を、第１電極と第２電極に使用することができる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

１第１層間絶縁層、２第１電極、３絶縁膜、４シーム（空孔）、５第２層間絶縁層、６第２電極、７抵抗変化層、８上部電極、９空孔、１１記憶層、１２イオン源層、１３金属酸化物層、１４配線層、２１絶縁層、２２電極材料層、３１メモリセル部、３２周辺回路部

Claims

上面の中央部に凹みが形成された、第１電極と、
前記凹みの少なくとも一部内に埋め込まれ、前記第１電極の前記凹みに対して自己整合して形成された、第２電極とを含む
半導体装置。
前記第２電極の上面の面積は前記第１電極の上面の面積よりも小さい、請求項１に記載の半導体装置。
前記第１電極の前記凹みは、前記第１電極の電極材料を埋め込んだときに生じた空孔である、請求項１に記載の半導体装置。
前記凹みが前記第１電極の上下に貫通して形成され、前記第１電極の厚さが上面ほど薄くなるように形成されている、請求項１に記載の半導体装置。
前記第１電極は、外壁と内壁とが平行な筒状に形成されている、請求項１に記載の半導体装置。
前記第１電極と前記第２電極は、Ｔｉ，ＴｉＮ，Ｗ，ＷＮ，Ｃｕ，Ｔａ，Ｐｔから選ばれた金属材料を使用している、請求項１の半導体装置。
前記第１電極の電極材料と、前記第２電極の電極材料とは、異なる材料である、請求項１に記載の半導体装置。
前記第１電極の電極材料と、前記第２電極の電極材料とは、同一の材料である、請求項１に記載の半導体装置。
上面の中央部に凹みが形成された、第１電極と、
前記凹みの少なくとも一部内に埋め込まれ、前記第１電極の前記凹みに対して自己整合して形成された、第２電極と、
電圧の印加により抵抗値が変化し、抵抗変化型の記憶素子を構成し、前記第２電極上に接して形成された、抵抗変化層とを含む
半導体装置。
前記第２電極の上面の面積は前記第１電極の上面の面積よりも小さい、請求項９に記載の半導体装置。
前記第１電極の前記凹みは、前記第１電極の電極材料を埋め込んだときに生じた空孔である、請求項９に記載の半導体装置。
前記凹みが前記第１電極の上下に貫通して形成され、前記第１電極の厚さが上面ほど厚く形成されている、請求項９に記載の半導体装置。
前記第１電極は、外壁と内壁とが平行な筒状に形成されている、請求項９に記載の半導体装置。
前記第１電極と前記第２電極は、Ｔｉ，ＴｉＮ，Ｗ，ＷＮ，Ｃｕ，Ｔａ，Ｐｔから選ばれた金属材料を使用している、請求項９の半導体装置。
前記第１電極の電極材料と、前記第２電極の電極材料とは、異なる材料である、請求項９に記載の半導体装置。
前記第１電極及び前記第２電極の平面形状が楕円形状である、請求項９に記載の半導体装置。
層間絶縁層に形成したビアホール内へ、中央部に凹みが生じるように電極材料を埋め込んで、前記ビアホール内に埋め込まれた第１電極を形成する工程と、
前記第１電極上に、絶縁層を形成する工程と、
エッチングにより、前記凹みの側壁の前記第１電極の少なくとも上部を露出させる工程と、
前記凹みの少なくとも一部を埋めて、露出した前記第１電極に直接接するように、電極材料層を形成する工程と、
前記絶縁層上の前記電極材料層を除去することにより、電極材料層から成る第２電極を形成する工程とを含む
半導体装置の製造方法。
層間絶縁層に形成したビアホール内へ、中央部に凹みが生じるように電極材料を埋め込んで、前記ビアホール内に埋め込まれた第１電極を形成する工程と、
前記第１電極上に、絶縁層を形成する工程と、
エッチングにより、前記凹みの側壁の前記第１電極の少なくとも上部を露出させる工程と、
前記凹みの少なくとも一部を埋めて、露出した前記第１電極に直接接するように、電極材料層を形成する工程と、
前記絶縁層上の前記電極材料層を除去することにより、電極材料層から成る第２電極を形成する工程と、
前記第２電極上に接して、電圧の印加により抵抗値が変化し、抵抗変化型の記憶素子を構成する、抵抗変化層を形成する工程とを含む
半導体装置の製造方法。
前記記憶素子を含むメモリセル部において、前記抵抗変化層をマスクで覆った状態で、前記記憶素子を含まない周辺回路部において、前記抵抗変化層と、前記第１電極よりも上の前記第２電極とを除去して、前記第１電極を露出させる工程をさらに含む、請求項１８に記載の半導体装置の製造方法。