JP2012033928A - Ｃｍｏｓ撮像装置アレイの製造方法 - Google Patents

Abstract

【課題】画素間のクロストークが小さく、優れた量子効率を持つＣＭＯＳ撮像装置の製造方法を提供する。
【解決手段】ＣＭＯＳ撮像装置のための光検出器アレイまたは画素アレイを製造する方法であって、複数の高アスペクト比のトレンチを基板の正面側に形成するステップと、複数のフォトダイオードを基板の正面側に形成し、複数のフォトダイオードの各々が基板の正面に対して平行な面内で高アスペクト比のトレンチによって囲まれるようにするステップとを含む。トレンチをクリーニングするため、酸化物層を複数のトレンチの内壁に形成し、そして複数のトレンチの内壁から酸化物層を除去する。トレンチは高ドープ材料で充填し、基板は裏面から薄型化する。このクリーニングは、側壁を通過する拡散を制限し、トレンチ側壁での不要な電荷キャリア再結合を生じさせ、画素間のクロストークをもたらす欠陥、残留物、不純物をトレンチ側壁から除去する。
【選択図】図１

Description

本発明は、ＣＭＯＳ撮像装置を製造するための光検出器アレイまたは画素アレイの製造方法、および裏面照射(backside illumination)ＣＭＯＳ撮像装置の製造方法に関する。

例えば、論文（K. De Munck et al., "High performance hybrid and monolithic backside thinned CMOS imagers realized using a new integration process", IEEE International Electron Devices Meeting, San Francisco, US. Dec 2006, p 139-142.）で既に実証されているように、裏面照射ＣＭＯＳ撮像装置が、裏面照射ＣＣＤに匹敵する優れた量子効率を有することで知られている。この優れた量子効率は、エピタキシャル層に傾斜(graded)ドーピングプロファイルを設けることによって達成され、傾斜ドーピングプロファイルは、光生成電子（少数キャリア）の流れを正面側にある空乏領域へ向けて案内する内部(built-in)電界を提供するものであり、また続いて良好な裏面パッシベーションのための裏面ボロン注入およびレーザアニーリングによって達成される。しかしながら、これらの裏面照射ＣＭＯＳ撮像装置またはセンサでは、クロストークが大きいことが知られていた。

薄型化裏面照射ＣＭＯＳ撮像装置を製造する２つの手法として、モノリシック法とハイブリッド法とがある。モノリシック法では、光検出器アレイまたは画素アレイおよび対応する読み出し(readout)集積回路（ＲＯＩＣ）が同じ基板に形成され、画素アレイおよびＲＯＩＣの両方が薄型化される。ハイブリッド法では、光検出器アレイは、ＲＯＩＣ上に別個に混成的に形成され、光検出器アレイだけを薄型化する必要がある。アレイの各画素が、金属バンプ、例えば、インジウムバンプによってＲＯＩＣと接続される。

裏面照射撮像装置の画素間での光生成キャリアの拡散によって生ずる画素（光検出器）間のクロストークを低減するために、光検出器間に、高ドープのポリシリコンで充填された深いトレンチを備えた構造が提案されている（論文: K. Minoglou et al, "Reduction of electrical crosstalk in hybrid backside illuminated CMOS imagers using deep trench isolation", IITC Conf. San Francisco, June 2008, pp. 139-142）。これは、図１に概略的に示しており、トレンチで囲まれた単一の画素を示す。高ドープのポリシリコンで充填されたこれらの深いトレンチは、画素間の少数キャリア拡散を打ち消す横ドリフトフィールドを提供しており、これにより画素間拡散を阻止し、電気的クロストークをかなり低減している。しかしながら、トレンチの存在は撮像装置の量子効率に悪影響を与えることが観察された。これは、図３に示しており、トレンチ無しのデバイス（実線）とトレンチ有りのデバイス（破線）について測定した量子効率を示す。こうした量子効率の差は、トレンチの存在に起因した低い充填率(fill factor)に基づいて予想される（量子効率で約１０％損失をもたらす）ものよりかなり大きい。

本発明の実施形態の目的は、ＣＭＯＳ撮像装置を製造する代替の方法を提供することである。幾つかの実施形態が裏面照射用であり、撮像装置は、隣接画素間で極めて低い、例えば、クロストークゼロに近い電気的クロストークを有し、さらに、関心のある波長範囲、例えば、４００ｎｍ〜９００ｎｍの波長範囲で極めて良好な、例えば、１００％内部量子効率に近い量子効率を有する。

特定の好ましい態様は、添付の独立および従属の請求項に記述している。従属請求項からの特徴は、適切に、請求項に明示されたものだけでなく独立請求項の特徴と組み合わせてもよい。いずれの特徴もいずれの態様から否認してもよい。

本発明は、請求項１に記載したような方法を提供する。

本発明は、ＣＭＯＳ撮像装置のための光検出器アレイまたは画素アレイを製造する方法を提供するものであり、該方法は、
所定のトレンチ深さを有する複数の高アスペクト比のトレンチを、基板の正面側に形成するステップと、
複数のフォトダイオードを基板の正面側に形成し、複数のフォトダイオードの各々が基板の正面に対して平行な面内で高アスペクト比のトレンチによって囲まれるようにするステップと、
酸化工程を実施し、酸化物層を複数のトレンチの内壁に形成するステップと、
複数のトレンチの内壁から酸化物層を除去するステップと、
複数のトレンチを高ドープ材料で充填するステップと、
基板を、裏面から所定の最終基板厚さまで薄型化するステップとを含む。

幾つかの実施形態において、酸化工程および次の複数のトレンチ壁からの酸化物層除去は、欠陥、残留物、不純物をトレンチ側壁から実質的に除去し、トレンチ側壁での電荷キャリア再結合の減少を導くものである。

酸化物除去による側壁のクリーニングは、トレンチ側壁から拡散障壁（例えば、自然酸化物）を除去またはかなり低減でき、トレンチを充填した高ドープポリシリコンから受光層中へドーパントの良好な外方拡散(outdiffusion)を可能にする。これにより内部(built-in)電界を生成でき、トレンチ側壁での電荷キャリア再結合をさらに低減できる。

基板を用意することは、好ましくは、所定のドーピングプロファイル、好ましくは、光生成した少数キャリアの流れを正面側へ向けて案内する内部電界を提供する傾斜(graded)ドーピングプロファイルを持つ基板を用意することを含む。これは、例えば、犠牲基板、即ち、プロセスの後の段階で少なくとも部分的に除去される基板上において、所定のドーピングプロファイルを持つシリコン層のエピタキシャル成長によって得ることができる。

高アスペクト比のトレンチは、好ましくは、幅の少なくとも１０倍の深さを有する。

本開示の幾つかの実施形態では、所定のトレンチ深さは、所定の最終基板厚さと少なくとも同じ大きさであり、その結果、最終デバイスにおいて複数の高アスペクト比のトレンチは、薄型化した基板を貫通している。しかしながら、本開示は、これに限定されず、所定のトレンチ深さは、所定の最終基板厚さより小さくしてもよい。

本開示に係る方法が、好都合には、裏面照射ＣＭＯＳ撮像装置を製造するために使用できる。

本開示および先行技術に比べて達成される利点を要約するために、ここでは本開示の一定の目的および利点を記載している。当然ながら、本開示のいずれか特定の実施形態に従って、こうした目的または利点の全てを必ずしも達成できないと理解すべきである。例えば、当業者は、ここで教示したような１つの利点または一群の利点を達成または最適化する方法で、ここで教示または示唆しているような他の目的または利点を必ずしも達成することなく、本開示が具体化または実施できることは認識するであろう。また、この要約は、単なる例であり、請求項に記載した開示の範囲を限定することは意図していないことは理解されよう。本開示は、構成および動作方法の両方について、その特徴および利点とともに、添付図面と関連して読んだ場合、下記の詳細な説明を参照して最良に理解できるであろう。

ＣＭＯＳ撮像装置の断面を概略的に示すもので、トレンチで囲まれた単一の画素を示す。 本発明の方法の処理ステップを概略的に示す。 本発明の方法の処理ステップを概略的に示す。 本発明の方法の処理ステップを概略的に示す。 本発明の方法の処理ステップを概略的に示す。 本発明の方法の処理ステップを概略的に示す。 本発明の方法の処理ステップを概略的に示す。 トレンチ無しの１ｋ×１ｋＣＭＯＳ撮像装置およびトレンチ有りの１ｋ×１ｋデバイスについて測定した量子効率を示す。 薄いバリア層を備えた、ｐ＋ポリシリコンで充填したトレンチの概略断面（図４（ａ））と、シリコン基板内でのドーパント分布プロファイルに対するバリア層のシミュレーションした効果（図４（ｂ））を示す。 画素がいろいろな品質のトレンチで分離されている厚い裏面照射ＣＭＯＳ撮像装置について量子効率シミュレーションの結果を示す。 画素がいろいろな品質のトレンチで分離されている厚い正面照射および裏面照射の撮像装置について量子効率シミュレーションの結果を示す。 本開示の方法に従って製造したトレンチ無しの試験ダイオードおよびトレンチ有りの試験ダイオードについて、測定した量子効率およびシミュレーション量子効率のカーブを波長の関数として示す。 先行技術の方法に従って製造したトレンチ無しの試験ダイオードおよびトレンチ有りの試験ダイオードについて、測定した量子効率およびシミュレーション量子効率のカーブを波長の関数として示す。 フォトダイオードの量子効率測定を実施するために用いた測定構成を示す。

請求項での参照符号はいずれも本開示の範囲を限定するものと解釈すべきでない。
異なる図面において、同じ参照符号は同じまたは類似の要素を参照している。

下記の詳細な説明において、多くの特定の詳細を説明し、本開示の完全な理解および特定の実施形態でどのように実用化されるかをを提供している。しかしながら、本開示は
これらの特定の詳細なしでも実用化できることは理解されよう。他の事例では、本開示を不明瞭にしないために、周知の方法、手続および技法は詳細に説明していない。本開示は、特定の実施形態および一定の図面を参照して説明しているが、本開示はこれに限定されない。添付し説明した図面は、概略的に過ぎず、本開示の範囲を限定していない。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。

さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するための使用しており、必ずしも時間的、空間的、ランキングまたは他の手法による順序を記述するためではない。こうして使用した用語は、適切な状況下で交換可能であり、ここで説明した本開示の実施形態は、ここで説明または図示したものとは別の順序で動作可能である。

さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本開示の実施形態がここで説明または図示した以外の他の向きで動作可能であることは理解すべきである。

請求項で使用される用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。それは、記載した特徴、整数、ステップまたは構成要素の存在を参照したように特定しているものと解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはそのグループの存在または追加を排除していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなるデバイスに限定すべきでない。

本発明の状況において、基板または撮像装置の正面は、フォトダイオードが設けられた基板または撮像装置の面である。基板または撮像装置の裏面または後面は、正面とは反対の面である。

本発明の幾つかの実施形態によれば、
ＣＭＯＳ撮像装置で使用される画素アレイを製造する方法は、
基板、例えば、シリコン基板を用意するステップと、
所定のトレンチ深さを有する複数の高アスペクト比のトレンチを、基板の正面側に形成するステップと、
複数のフォトダイオードを基板の正面側に形成し、複数のフォトダイオードの各々が、基板の正面に対して平行な面内で高アスペクト比のトレンチによって囲まれるようにするステップと、
酸化工程を実施し、酸化物層を複数のトレンチの内壁に形成するステップと、
複数のトレンチの内壁から酸化物層を除去するステップと、
複数のトレンチを高ドープのポリシリコンで充填するステップと、
基板を、裏面から所定の最終基板厚さまで薄型化するステップとを含む。

本発明に係る方法が、好都合には、裏面照射用ＣＭＯＳ撮像装置を製造するために使用できる。

本発明の幾つかの実施形態に係る方法において、基板は、好ましくは、光生成少数キャリアの流れを正面に向けて案内する内部(built-in)電界を提供する傾斜(graded)ドーピングプロファイルを有する。従って、本発明の幾つかの実施形態において、基板は、その上で傾斜ドーピングプロファイルを有するエピタキシャル層が成長する犠牲基板（即ち、後に少なくとも部分的に除去される基板）を含む。基板を裏面から薄型化することは、犠牲基板を完全に除去すること、または犠牲基板を部分的に除去することでもよい。

本発明の方法に従って製造したＣＭＯＳ撮像装置の所定の最終厚さは、例えば、５マイクロメータ〜５０マイクロメータの範囲、例えば、１０マイクロメータ〜３０マイクロメータの範囲でもよい。しかしながら、本発明は、これに限定されず、所定の最終基板厚さはこれらの範囲外でもよい。

本発明の幾つかの実施形態において、所定のトレンチ深さは、所定の最終基板厚さと少なくとも同じ大きさであり、その結果、最終デバイスにおいて複数の高アスペクト比トレンチは、薄型化した基板を完全に貫通している。しかしながら、本発明は、これに限定されず、所定のトレンチ深さは、所定の最終基板厚さより小さくしてもよい。

本発明は、基板がｐ型シリコン基板であり、フォトダイオードはｎ型領域（例えば、ｎ−井戸）を設けることによって形成され、高ドープのポリシリコンはｐ^＋型シリコンであるような実施形態についてさらに説明しているが、本発明はこれに限定されない。例えば、基板はｎ型基板でもよく、フォトダイオードはｐ型領域（例えば、ｐ−井戸）を設けることによって形成され、高ドープのポリシリコンはｎ^＋型シリコンでもよい。

図１は、ＣＭＯＳ撮像装置の断面を概略的に示すもので、トレンチで囲まれた単一のフォトダイオードまたは画素を示す。図示した例において、フォトダイオードがｎ型井戸２０とｐ型基板１０との間に形成される。ｐ型基板は、好ましくは、傾斜したドーピング濃度を有し、光生成電子の流れを正面へ向けて案内する内部(built-in)電界を提供する。基板ドーピング濃度は、例えば、連続したスロープを持つプロファイルを有することができ、これにより連続した電界を生じさせる。代替として、基板ドーピング濃度は、例えば、「階段」プロファイルを有してもよく、これは、ドーピング濃度が裏面から正面へ向けて段階的に減少していることを意味する。しかしながら、本発明は、これに限定されず、光生成電子の流れを正面へ向けて案内する内部電界を提供する他の適切なドーピングプロファイルが使用できる。

高ドープ（ｐ^＋）のポリシリコン３２で充填された、高アスペクト比のトレンチ３０（例えば、１マイクロメータ幅で、３０〜５０マイクロメータ深さ）が設けられる。ｐ^＋ポリシリコン３２のドーピングレベルは、例えば、１０^２０ｃｍ^−３〜１０^２１ｃｍ^−３のオーダーでもよく、基板への拡散後、画素間の横ドリフトフィールドを提供している。こうした横ドリフトフィールドは、画素間の光生成電荷キャリアの拡散を打ち消し、画素間の電気的クロストークを制限する。撮像装置の正面側では、ｐ型基板１０へ通ずる第１電気コンタクト１１およびｎ−井戸２０へ通ずる第２電気コンタクト２１、そして誘電体層４０が設けられる。

図１に示す断面は、本発明の方法を用いて好都合に製造できる構造の一例を示す。しかしながら、本発明の方法は、トレンチを含む他の構造を製造するためにも使用できる。

図２は、図１に示した構造を製造するために使用できる本発明の方法の処理ステップを概略的に示す。トレンチ３０は、好ましくは、処理フローの初めにｐ型基板１０の正面側１に設けられる（図２ａ）。これらは、エッチング工程用のマスクとしてフォトレジストおよびＴＥＯＳ（テトラエトキシシラン）を用いたＤＲＩＥ（深堀り反応性イオンエッチング）工程によって形成できる。これらのトレンチ３０は、好ましくは、約１マイクロメータ幅で５０マイクロメータまでの深さである。しかしながら、本発明は、これに限定されず、より大きいまたはより小さいトレンチが形成できる。

本発明の実施形態において、高アスペクト比のトレンチ３０のエッチング後、酸化工程を実施して、図２ｂに示すように、トレンチの少なくとも側壁に酸化物層３１を形成する。酸化は、例えば、８５０℃〜１１００℃の範囲の温度で、ＩＳＳＧ(in-situ steam generated)酸化を含んでもよい。代替として、酸化は、例えば、６５０℃〜１０５０℃の範囲の温度で、Ｈ_２／Ｏ_２環境でのウェット酸化を含んでもよい。酸化工程を実施するために使用できる他の方法は、Ｏ_２環境でのドライ酸化または急速加熱(Rapid Thermal)酸化または当業者に知られた他の適切な方法である。酸化物層３１の厚さは、好ましくは、３ｎｍ〜５０ｎｍの範囲、例えば、１０ｎｍ〜３０ｎｍの範囲である。しかしながら、本発明はこれに限定されず、他の酸化物厚も使用できる。

次のステップにおいて、酸化物層３１は、好ましくは、ウェットエッチングによって少なくともトレンチ３０の側壁から除去される（図２ｃ）。酸化物層を除去した後、トレンチは、高ドープ（ｐ^＋）のポリシリコン３２で充填され、続いてシリコン表面で余分なポリシリコンのＣＭＰ（化学機械研磨）が行われる。得られた構造の断面は図２ｄに示す。

本発明の実施形態において、酸化物層を除去した後、高ドープポリシリコンで充填する前に、必要に応じて、極めて薄い酸化物層（厚さ１ｎｍ〜２ｎｍ）をトレンチの側壁に成長させることができる。こうした極めて薄く制御した酸化物は、バリア層として機能することができ、トレンチを充填した高ドープポリシリコンから基板中へドーパントの余分な外方拡散(outdiffusion)を制限または回避しつつ、充分な拡散を可能にし（図４（ｂ）に示すように）、側壁表面状態を保護している。

余分な外方拡散は、撮像装置の充填率(fill factor)を減少させる。ドーパントは欠陥として働くためである。トレンチ充填後、フォトダイオード（必要に応じて他のデバイス）が正面側１に形成される。これは、幾つかの処理工程、例えば、活性領域画定、エッチング、注入(implantation)、コンタクトエリアのシリサイド化、メタライゼーション、パッシベーション等を含む。図２ｅは、フォトダイオード形成後の断面を示し、ｐ型基板１０とともにフォトダイオードｐｎ接合を形成するｎ−井戸２０、ｐ型基板１０へ通ずる第１電気コンタクト１１、ｎ−井戸２０へ通ずる第２電気コンタクト２１、および誘電体層４０を図示する。

次に、裏面薄型化工程を裏面表面処理とともに実施する。ハイブリッド撮像装置の場合は、ＲＯＩＣの集積化が続いて行われる。裏面薄型化工程は、基板１０を裏面側２から所定の最終基板厚さまで薄型化することを含む。図２ｆに示す例では、複数のトレンチ３０は、薄型化した基板を貫通している。しかしながら、本開示はこれに限定されず、トレンチ深さは最終基板厚さより小さくてもよい。

本発明の幾つかの実施形態に係る方法の利点は、良好な量子効率を持つトレンチ付きデバイスが製作可能であるとともに、先行技術のトレンチ付きデバイスのクロストークゼロ特性を維持することである。

実験を実施し、本発明の方法に従ってフォトダイオードをシリコンウエハ上に加工した。暗電流測定および正面照射測定に適した試験ダイオードを製造した。さらに、並列接続された約１２００画素を含む試験ダイオードアレイを製造し、デバイス性能に対するトレンチの影響を評価した。

測定した値をより良く理解し、これらの意義を評価するために、代表的な構造について数多くの基本的な量子効率シミュレーションを行った。

図５は、画素間にトレンチが存在した状態の３０マイクロメータ厚の裏面照射撮像装置について予想される（シミュレーションによる）量子効率を示す。シミュレーションによる量子効率は、完全なトレンチ挙動、即ち、トレンチ側壁において少数キャリア再結合なし（実線「裏面、正常」）および、問題のあるトレンチ挙動、即ち、トレンチ側壁において相当の少数キャリア再結合を伴うデバイス（破線「裏面、０．０７５マイクロ秒ライフタイム」）の両方について示している。先行技術の撮像装置で観測される問題のあるトレンチ挙動は、トレンチ側壁欠陥に関連していると推測される。これらの欠陥は、基板内の拡散長さを減少させる（減少したライフタイム）ことによってシミュレーションを行った。シミュレーション（図５）で示された傾向は、先行技術のトレンチ付き撮像装置の測定データ（図３に示す）として観測されたものと同じである。これらのシミュレーションにおいて、誘電パラメータは、後側誘電体をシミュレーションするように選択しており、最適化した反射防止コーティング、即ち、シミュレーションしたカーブ（図５）における干渉縞を表していない。

次に、量子効率シミュレーションを正面照射について実施し、裏面照射と同じデバイスパラメータを想定し、表面の不感帯(dead zone)を増加している。正面照射についてこれらのシミュレーション結果を裏面照射の結果とともに図６に示す。明らかに、正面照射に関する２つのカーブ（１つのカーブは完全な品質のトレンチのもので（「正常」）、１つのカーブは問題のある品質のトレンチのもの（「０．０７５μｓライフタイム」）の間の差は、裏面照射の場合の対応するカーブ間の差よりかなり小さい。「正常」（即ち、トレンチ側壁において少数キャリア再結合なし）正面照射カーブと正常裏面照射カーブとの間のより低い波長領域での差は、増加した表面不感帯に起因している。

図９に概略的に示した測定構成を用いて、オンウエハ測定を実施し解析した。測定構成は、Ｘｅアークランプを備えた照明器６１と、モータ駆動フィルタホイール６３を備えた１／８モノクロメータ６２と、モノクロメータからの光を試験サンプル６５に向ける光ファイバ６４とを備える。試験サンプルは、移動ステージ６６上に搭載され、光ファイバ６４を基準として試験サンプルまたは較正した基準フォトダイオード６７の光学面の調整を可能にしている。

サンプルのコンタクトへのプローブ針の正確な位置決めは、マイクロメータ制御のプローブヘッド６８を用いて可能である。照明器およびモノクロメータを備えたシステムは、照明器出力がモノクロメータに集光し整合して、５ｎｍの分解能で２００ｎｍ〜１０００ｎｍの光を提供するように最適化される。モノクロメータと結合する照明器は、両装置を共通のベースプレートに搭載することによって固定される。この搭載キットは、ビーム経路を包囲する光シールドを含む。光ファイバおよび移動ステージを含むこのシステムは、金属製の黒色カバー（図９中の破線）を備えたプローブステーションの内側に固定され、環境からの光遮蔽を提供する。全自動化したソフトウエア手順が、高速な波長走査（７０）および正確な多重点グラフ収集（７１）を可能にしている。

量子効率の大まかな見積もりが、設計（異なるタイプの試験ダイオードについて）から正面充填率を計算して、ガードリング領域（ガードリングは接続していない）およびこのシミュレーションにとって画素内にある部分的に透明なシリサイド化領域の寄与分を大まかに較正することによって得られた。換言すると、これらの量子効率は、合理的で大まかな見積もりに基づいている。

図７は、トレンチ無しの試験ダイオードおよび、本発明の方法に従って製造したトレンチ有りの試験ダイオードについて正面照射で量子効率測定の結果を示す。さらに、図７は、マッチングシミュレーションを示す。試験ダイオードは同じウエハ上で互いに隣接しているが、干渉縞のピーク位置について２つの測定データセット間で僅かな差がある。この差は、約２０ｎｍという正面側での酸化物厚さの変動（約１４６０ｎｍの合計厚さに対して）によって説明できる。トレンチ無しデバイスとトレンチ有りデバイスの測定結果の間で良好な一致がある。このことは、本発明の方法に従って製造した深いトレンチの存在によって生ずる検出可能な基板再結合が存在しないことを示している。

図８は、トレンチ無しの試験ダイオードおよび、先行技術の方法に従って製造したトレンチ有りの試験ダイオードについて量子効率測定（図７に示した測定と同じ測定構成を用いて実施）の結果を示す。さらに、図８は、マッチングシミュレーションを示す。より低い波長領域では、測定データセットは、トレンチ有りデバイスおよびトレンチ無しデバイスについてほぼ同じであるが、ＮＩＲ（近赤外）に向かうほど、トレンチ有りデバイスの応答は、トレンチ無しデバイスよりもかなり低く見える。従って、これらのデータは、先行技術の方法に従って製造した溝は、少数キャリアのライフタイムを減少させているように見えることを確認した。

正面照射デバイスについての測定だけを示したが、測定とシミュレーションとの間の良好な一致（図７と図８）は、本開示の方法に従って製造したＣＭＯＳ撮像装置において、先行技術のトレンチ有りＣＭＯＳ撮像装置とは反対に、少数キャリアのライフタイムは、トレンチの存在に起因して減少しないという良好な兆候を提供する。従って、本開示の方法に従って製造した裏面照射ＣＭＯＳ撮像装置の量子効率は、先行技術のトレンチ有り裏面照射ＣＭＯＳ撮像装置よりもかなり良好になると予想される。

より低い量子効率は、先行技術のトレンチ有りＣＭＯＳ撮像装置の性能を制限するが、さらに詳しく調査した。トレンチの存在に起因して減少した充填率は、約１０％の量子効率損失に相当するだけである。先行技術のトレンチ有りデバイスのより低い量子効率は、トレンチのエッジ（側壁）表面での再結合欠陥が電荷キャリアを捕獲して、画素性能を劣化させると仮定することによって説明できる。減少した量子効率の波長依存性は、この方向（図３に示すように、より短い波長がより長いものより影響される）に注目させる。トレンチのエッジでのドーパント濃度およびポテンシャルバリアが、表面からキャリアを押し返すのに低すぎる場合、この増加した表面再結合機構は、デバイスの量子効率を減少させる。

この仮説を確認するために、ＴＳｕｐｒｅｍ ＣＡＤソフトウエアを使用して、エッジにおいて薄い酸化物層またはトレンチ残留物の存在の場合、トレンチ内の高ドープのポリシリコンからシリコンへのドーパント拡散をシミュレーションした。これらのシミュレーション結果は、図４に提示している。図４（ａ）は、高ドープのポリシリコン３２で充填され、薄いバリア層５０がトレンチ側壁にあるトレンチ３０の概略断面を示す。図４（ｂ）は、異なるバリア層厚（０ｎｍ，１ｎｍ，２ｎｍ，５ｎｍ）について、シリコン基板１０内のドーパント分布プロファイルに対するバリア層５０の厚さのシミュレーションした影響を示す。

このバリア層は、トレンチ充填より先行した適当なその場(in-situ)クリーニングがない場合、例えば、１ｎｍ〜５ｎｍの厚さを持つ自然酸化物でもよい。実際の処理フローと同じ熱アニールパラメータを用いて、異なる厚さの酸化物層についてシミュレーションを行った。図４（ｂ）に示したように、酸化物が存在しない場合、高ドープのポリシリコンからのドーパント拡散に由来するボロン濃度プロファイルは最大であり、トレンチでのポテンシャルバリアは最大である。酸化物が１ｎｍまたはそれ以上の厚さを有する場合、トレンチのエッジにおいてシリコン内のドーパント濃度は、１桁、２桁または４桁だけ減少している。

説明した実施形態は、処理時にトレンチ内のバリア形成を実質的に減少または回避する手段を提供するものであり、これにより、撮像装置を製造するために、より具体的には裏面照射用撮像装置を製造するために、トレンチ内の高ドープポリシリコンから周囲のシリコンへの適切なドーパント拡散を確保している。

Claims (8)

1. ＣＭＯＳ撮像装置のための光検出器アレイまたは画素アレイを製造する方法であって、
   所定のトレンチ深さを有する複数の高アスペクト比のトレンチを、基板の正面側に形成するステップと、
   複数のフォトダイオードを基板の正面側に形成し、複数のフォトダイオードの各々が基板の正面に対して平行な面内で高アスペクト比のトレンチによって囲まれるようにするステップと、
   酸化工程を実施し、酸化物層を複数のトレンチの内壁に形成するステップと、
   複数のトレンチの内壁から酸化物層を除去するステップと、
   複数のトレンチを高ドープ材料で充填するステップと、
   基板を、裏面から所定の最終基板厚さまで薄型化するステップとを含む方法。
2. 高アスペクト比のトレンチは、幅の少なくとも１０倍の深さを有する請求項１記載の方法。
3. 所定のドーピングプロファイルを持つ基板を用意する予備ステップをさらに含む請求項１または２記載の方法。
4. 所定のドーピングプロファイルは、光生成した少数キャリアの流れを正面側へ向けて案内するのに適した内部電界を提供する傾斜ドーピングプロファイルを含む請求項３記載の方法。
5. 犠牲基板の上に、所定のドーピングプロファイルを持つシリコン層のエピタキシャル成長を使用して、傾斜ドーピングプロファイルを設けるステップを含む請求項４記載の方法。
6. 所定のトレンチ深さは、所定の最終基板厚さと少なくとも同じ大きさであり、その結果、薄型化した後、高アスペクト比のトレンチは、薄型化した基板を貫通している請求項１〜５のいずれかに記載の方法。
7. 高ドープ材料は、高ドープのポリシリコンである請求項１〜６のいずれかに記載の方法。
8. 請求項１〜７のいずれかに記載の方法を用いて、裏面照射用ＣＭＯＳ撮像装置を製造する方法。