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JP2012022751A - 半導体装置 - Google Patents

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JP2012022751A JP2010160554A JP2010160554A JP2012022751A JP 2012022751 A JP2012022751 A JP 2012022751A JP 2010160554 A JP2010160554 A JP 2010160554A JP 2010160554 A JP2010160554 A JP 2010160554A JP 2012022751 A JP2012022751 A JP 2012022751A
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Abstract

【課題】リフレッシュ動作のモード変更を柔軟に行う。
【解決手段】外部から供給されるリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを生成するリフレッシュ制御回路１２と、リフレッシュ実行信号ＩＲＥＦの活性化に応答してカウント動作を行うリフレッシュアドレスカウンタ１６とを備える。リフレッシュ制御回路１２は、リフレッシュコマンドＲＥＦが１回入力されるごとにリフレッシュ実行信号ＩＲＥＦを２ｎ回（ｎは０以上ｋ以下の整数）生成する。ｎの値はリフレッシュコマンドＲＥＦに同期して外部から供給されるリフレッシュモード指定信号ＲＭに基づいて可変である。これにより、１回のリフレッシュコマンドＲＥＦに応答したリフレッシュ実行信号ＩＲＥＦの生成回数が動的に変更可能であることから、コントローラ側からみて柔軟な制御が可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、外部から供給されるリフレッシュコマンドに応答してリフレッシュ動作を行う半導体装置に関する。
代表的な半導体装置であるＤＲＡＭ（Dynamic Random Access Memory）は揮発性の半導体記憶装置であり、複数のメモリセルがそれぞれ備える複数のキャパシタに蓄えられた電荷量によって複数の情報を記憶することから、定期的にリフレッシュ動作を行わなければリーク電流によって情報が消失してしまう。このため、リーク電流によって情報が消失する前に全てのメモリセルをリフレッシュする必要があり、全てのメモリセルをリフレッシュすべき周期（＝ｔＲＥＦ）は、規格によって例えば６４ｍｓｅｃと定められている。このため、コントローラが発行するリフレッシュコマンドは、６４ｍｓｅｃの期間内に全ての記憶セルにそれぞれ関連する全てのワード線が選択されるよう、例えば８１９２（＝２１３）回発行される。尚、例えば８１９２は、前記複数のメモリセルがそれぞれ接続されるワード線の本数である。
リフレッシュ動作に関連する先行技術としては、例えば特許文献１，２が知られている。特許文献１には、リフレッシュコマンドが１回発行されるごとにリフレッシュ実行信号を複数回生成し、リフレッシュ実行信号が活性化するごとに異なるメモリバンクをリフレッシュする半導体装置が開示されている。特許文献２には、リフレッシュコマンドに同期してバンクアドレスを半導体記憶装置へ供給することにより、リフレッシュされるメモリバンクを指定可能な半導体装置が開示されている。
特開２００８−１３５１１３号公報 特開２００６−９９８７７号公報
しかしながら、特許文献１，２に記載された半導体装置では、６４ｍｓｅｃの期間内に発行すべきリフレッシュコマンドの発行回数が固定的であることから、コントローラ側からみて柔軟な制御を行うことができないという問題があった。
尚、上記の問題はＤＲＡＭに限らず、メモリセルの構造に起因しリフレッシュ動作が必要な半導体装置全般に対して当てはまる問題である。
本発明による半導体装置は、外部から供給されるリフレッシュコマンドに応答してリフレッシュ実行信号を生成するリフレッシュ制御回路と、前記リフレッシュ実行信号の活性化に応答してカウント動作を行うリフレッシュアドレスカウンタと、を備え、前記リフレッシュ制御回路は、前記リフレッシュコマンドが１回供給されるごとに前記リフレッシュ実行信号を２ｎ回（ｎは０以上ｋ以下の整数）生成し、前記ｎの値は、前記リフレッシュコマンドに同期して外部から供給されるリフレッシュモード指定信号に基づいて可変である、ことを特徴とする。
本発明によれば、１回のリフレッシュコマンドに応答したリフレッシュ実行信号の生成回数が動的に変更可能であることから、コントローラ側からみて柔軟な制御が可能となる。
本発明の原理を説明するためのブロック図である。 本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。 メモリセルアレイ１１０のアドレス構成を説明するための図である。 リフレッシュ制御回路１４３の動作を説明するための表である。 リフレッシュコマンドＲＥＦとリフレッシュ実行信号ＩＲＥＦとの関係を説明するための図である。 半導体装置１００の動作の一例を説明するためのタイミング図である。 比較例による半導体装置の動作の一例を説明するためのタイミング図である。 比較例による半導体装置の動作の他の例を説明するためのタイミング図である。 半導体装置１００の動作の他の例を説明するためのタイミング図である。 本発明の好ましい第２の実施形態による半導体装置１００ａの構成を示すブロック図である。 半導体装置１００ａの動作の一例を説明するためのタイミング図である。 半導体装置１００ａの動作の他の例を説明するためのタイミング図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、所定の期間内、例えば６４ｍｓｅｃの期間内に供給されるリフレッシュコマンドの回数を２ｍ＋ｋ−ｎ回（ｍは自然数、ｎは０以上ｋ以下の整数）とした場合、リフレッシュコマンドが１回供給されるごとにリフレッシュ実行信号を２ｎ回生成することを技術思想とする。ここで、ｍは全てのメモリセルに関連する全てのワード線をリフレッシュするのに必要な回数に関連する数値、ｎは１回のリフレッシュコマンドから生成されるリフレッシュ実行信号の回数に関連する数値であり、ｋは１回のリフレッシュコマンドから生成されるリフレッシュ実行信号の最大回数に関連する数値である。本願の半導体装置は複数の動作モードを有し、動作モード毎にｎ値が異なる。また、半導体装置内のリフレッシュアドレスカウンタは、ｍ＋ｋビットで構成する。よって、２ｍ＋ｋ−ｎ回が示す意味は、コントローラは動作モード毎に異なる回数ｍのリフレッシュコマンドを発行し、本願の半導体装置は動作モード毎にｎ値が異なるリフレッシュ実行信号を生成して全てのメモリセルをリフレッシュする。これにより、コントローラが発行するリフレッシュコマンドの発行頻度が高い動作モードでは１回のリフレッシュコマンドに応答した半導体装置内のリフレッシュ実行信号の生成回数が少なくなり、逆に、リフレッシュコマンドの発行頻度が低い動作モードでは１回のリフレッシュコマンドに応答したリフレッシュ実行信号の生成回数が多くなることから、リフレッシュコマンドの発行頻度に関わらず、所定の期間内、例えば６４ｍｓｅｃの期間内に生成されるリフレッシュ実行信号の回数を一定とすることが可能となる。
図１は、本発明の原理を説明するためのブロック図である。
本発明は、情報を保持するためにリフレッシュ動作が必要なメモリセルからなるメモリセルアレイ１０を備えた半導体装置（図１）であり、例えばＤＲＡＭが該当する。メモリセルアレイ１０内においては複数のワード線と複数のビット線が交差するように配置されており、アクセス制御回路１４によってリフレッシュ動作が行われる。アクセス制御回路１４は、リフレッシュ実行信号ＩＲＥＦが活性化すると、リフレッシュアドレスＲＥＦＡにより指定されるワード線に繋がる全てのメモリセルをリフレッシュする。リフレッシュ動作は、半導体装置の外部から供給されるオートリフレッシュコマンドＲＥＦに応答して行われる。オートリフレッシュコマンドＲＥＦは、外部のコントローラから半導体装置へ発行されるコマンドである。
オートリフレッシュコマンドＲＥＦは外部端子２０から供給され、リフレッシュ制御回路１２に供給される。リフレッシュ制御回路１２は、オートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを生成する回路であり、オートリフレッシュコマンドＲＥＦが１回入力されるごとにリフレッシュ実行信号ＩＲＥＦを２ｎ回（ｎは０以上ｋ以下の整数）生成する。ｎの値は、オートリフレッシュコマンドＲＥＦに同期して外部端子２２から供給されるリフレッシュモード指定信号ＲＭに基づいて可変である。つまり、ｎの値はオートリフレッシュコマンドＲＥＦが発行される度に、リフレッシュモード指定信号ＲＭに基づいて動的に変化する。言い換えれば、半導体装置を制御するコントローラは、オートリフレッシュコマンドＲＥＦを発行する度に、リフレッシュモード指定信号ＲＭを動的に変化させる。一例として、半導体装置は、リフレッシュモード指定信号ＲＭがハイレベルであれば、オートリフレッシュコマンドＲＥＦが１回供給されるごとにリフレッシュ実行信号ＩＲＥＦを４回生成し、リフレッシュモード指定信号ＲＭがローレベルであれば、オートリフレッシュコマンドＲＥＦが１回供給されるごとにリフレッシュ実行信号ＩＲＥＦを８回生成する。
リフレッシュ実行信号ＩＲＥＦは、アクセス制御回路１４及びリフレッシュアドレスカウンタ１６に供給される。リフレッシュアドレスカウンタ１６は、ｎの値にかかわらずリフレッシュ実行信号ＩＲＥＦが活性化する度にカウント動作を行う回路である。リフレッシュアドレスカウンタ１６を構成するビット数ｐは、ｎの値がｋである場合に全てのワード線をリフレッシュするのに必要なオートリフレッシュコマンドＲＥＦの供給回数を２ｍ回（ｍは自然数）とした場合、ｍ＋ｋビットである。
以上が本発明の原理である。かかる構成により、リフレッシュモード指定信号ＲＭによってｎの値が動的に変化しても、リフレッシュアドレスカウンタ１６のカウント値が一周すると全てのメモリセルがリフレッシュされることになる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図２は、本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。
図２に示すように、本実施形態による半導体装置１００は、複数のメモリセルＭＣからなるメモリセルアレイ１１０を備える。メモリセルアレイ１１０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、これらの交点にメモリセルＭＣが配置される。尚、図２には１本のワード線ＷＬと１本のビット線ＢＬの交点に配置された１個のメモリセルＭＣのみを図示している。
ワード線ＷＬの選択はロウデコーダ１２０により行われる。また、ビット線ＢＬはそれぞれセンス回路１２１内の対応するセンスアンプＳＡに接続されており、カラムデコーダ１２２によって選択されたセンスアンプＳＡがデータ入出力回路１２３に接続される。データ入出力回路１２３はデータ入出力端子ＤＱに接続されており、リード動作時においてはメモリセルアレイ１１０から読み出されたリードデータをデータ入出力端子ＤＱから外部に出力し、ライト動作時においては外部からデータ入出力端子ＤＱに入力されたライトデータをメモリセルアレイ１１０に供給する。
ロウデコーダ１２０に供給されるロウアドレスは、マルチプレクサ１３０を介してロウアドレスコントロール回路１３１から供給される。また、ロウデコーダ１２０の動作は、ロウコントロール回路１３２によって制御される。ロウアドレスコントロール回路１３１は、アドレス端子ＡＤＤを介してアドレス入力回路１３３（第１の回路）に入力されたアドレス（外部アドレス）のうち、ロウアドレスが供給される回路である。また、コマンド端子ＣＭＤを介してコマンド入力回路１４０に入力されたコマンドがアクティブコマンド（ＡＣＴコマンド）である場合、アクティブコマンド発生回路１４１はアクティブ命令ＩＡＣＴを活性化させ、これをロウコントロール回路１３２に供給する。アクティブ命令ＩＡＣＴはマルチプレクサ１３０にも供給され、アクティブ命令ＩＡＣＴが活性化するとマルチプレクサ１３０は入力ノードａを選択する。これにより、外部からアクティブコマンドとロウアドレスが入力されると、ロウデコーダ１２０は外部から入力されたロウアドレスが示すワード線ＷＬを活性化させる。ワード線ＷＬが活性化されると、当該ワード線ＷＬにより選択される全てのメモリセルの情報が読み出され、センスアンプＳＡによって増幅される。
一方、カラムデコーダ１２２に供給されるカラムアドレスは、カラムアドレスコントロール回路１３４から供給される。また、カラムデコーダ１２２の動作は、カラムコントロール回路１３５によって制御される。カラムアドレスコントロール回路１３４は、アドレス端子ＡＤＤを介してアドレス入力回路１３３に入力されたアドレス（外部アドレス）のうち、カラムアドレスが供給される回路である。また、コマンド端子ＣＭＤを介してコマンド入力回路１４０に入力されたコマンドがカラムコマンド（リードコマンド又はライトコマンド）である場合、カラムコマンド発生回路１４２はリード／ライト命令ＩＣＯＬを活性化させ、これをカラムコントロール回路１３５に供給する。これにより、外部からカラムコマンドとカラムアドレスが入力されると、カラムデコーダ１２２は外部から入力されたカラムアドレスが示すセンスアンプＳＡを選択する。その結果、リード動作時においては選択されたセンスアンプＳＡによって増幅されたリードデータがデータ入出力回路１２３に出力され、ライト動作時においてはデータ入出力回路１２３から供給されるライトデータによって、選択されたセンスアンプＳＡの情報が上書きされる。
コマンド端子ＣＭＤに供給されるコマンドには、アクティブコマンド及びカラムコマンドの他に、オートリフレッシュコマンドＲＥＦ、セルフリフレッシュエントリコマンドＳＲＥ、セルフリフレッシュイグジットコマンドＳＲＸ及びモードレジスタセットコマンドＭＲＳが存在する。
オートリフレッシュコマンドＲＥＦが発行された場合、リフレッシュ制御回路１４３はリフレッシュ実行信号ＩＲＥＦを２ｎ回（ｎは０以上ｋ以下の整数）活性化させる。リフレッシュ実行信号ＩＲＥＦが活性化すると、リフレッシュアドレスカウンタ１５０のカウント値が更新（インクリメント又はデクリメント）され、カウント値であるリフレッシュアドレスＲＥＦＡがマルチプレクサ１３０の入力ノードｂに供給される。より正確には、カウンティングする前のリフレッシュアドレスカウンタ１５０の情報がリフレッシュ実行信号ＩＲＥＦに対応してマルチプレクサ１３０に供給され、その後リフレッシュアドレスカウンタ１５０がリフレッシュ実行信号ＩＲＥＦに対応してカウンティングされる。上述したリフレッシュ実行信号ＩＲＥＦはマルチプレクサ１３０にも供給されており、リフレッシュ実行信号ＩＲＥＦが活性化している場合、マルチプレクサ１３０は入力ノードｂを選択する。以上により、オートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦが活性化すると、リフレッシュアドレスカウンタ１５０より出力されるリフレッシュアドレスＲＥＦＡがロウデコーダ１２０に供給され、リフレッシュアドレスＲＥＦＡが示すワード線ＷＬが活性化される。上述の通り、ワード線ＷＬが活性化されると、当該ワード線ＷＬにより選択される全てのメモリセルの情報が読み出され、センスアンプＳＡによって増幅されることから、これらメモリセルがリフレッシュされる。リフレッシュ実行信号ＩＲＥＦは、ロウコントロール回路１３２にも供給（不図示）され、ロウコントロール回路１３２がロウデコーダ１２０を活性化する。
１回のオートリフレッシュコマンドＲＥＦに応答してリフレッシュ制御回路１４３がリフレッシュ実行信号ＩＲＥＦを活性化させる数は、リフレッシュモード指定信号ＲＭ及びモードレジスタ１４６の設定値ＳＥＬによって指定される。リフレッシュモード指定信号ＲＭはアドレス信号の一部であり、特に限定されるものではないが、本実施形態では１ビットの信号である。また、リフレッシュモード指定信号ＲＭがアドレス信号の一部である必要はなく、他の信号を用いても構わない。
モードレジスタ１４６は、半導体装置１００の各種動作モードを設定するための回路であり、それらの設定値は、外部から入力されたコマンドがモードレジスタセットコマンドＭＲＳである場合、アドレス端子ＡＤＤを介して入力される情報によって上書きすることができる。リフレッシュ制御回路１４３に供給される設定値ＳＥＬは、モードレジスタ１４６内の所定のビットであり、特に限定されるものではないが、本実施形態では３ビットの信号である。
また、セルフリフレッシュエントリコマンドＳＲＥが発行されると、セルフリフレッシュコマンド発生回路１４４が活性化される。セルフリフレッシュコマンド発生回路１４４が活性化するとオシレータ１４５の動作が開始され、オシレータ１４５より外部とは非同期な所定の周期で供給される信号ＯＳＣに同期してセルフリフレッシュ信号ＳＲ（セルフリフレッシュ要求信号）を活性化させる。セルフリフレッシュ信号ＳＲはリフレッシュ制御回路１４３に供給され、これによりオートリフレッシュコマンドＲＥＦが発行された場合と同様にしてリフレッシュ動作が行われる。そして、セルフリフレッシュイグジットコマンドＳＲＸが発行されると、セルフリフレッシュコマンド発生回路１４４が非活性化され、オシレータ１４５の動作が停止される。
以上が本実施形態による半導体装置１００の全体構成である。
図３は、メモリセルアレイ１１０のアドレス構成を説明するための図である。
図３に示すように、本実施形態ではメモリセルアレイ１１０が１６個のバンク０〜バンク１５に分割されている。これらバンク０〜バンク１５は、図３に示すＸ方向に配列されている。このうち、バンク０〜バンク３はバンクグループＡを構成し、バンク４〜バンク７はバンクグループＢを構成し、バンク８〜バンク１１はバンクグループＣを構成し、バンク１２〜バンク１５はバンクグループＤを構成している。バンクグループの選択は２ビットのバンクグループアドレスＢＧ１，ＢＧ０によって行われ、バンクグループ内におけるバンクの選択は２ビットのバンクアドレスＢＡ１，ＢＡ０によって行われる。そして、選択されたバンク内のワード線は、１５ビットのロウアドレスＸ１４〜Ｘ０によって選択される。尚、複数のバンクは、互いに非排他的に制御可能な複数のメモリ領域である。
本実施形態では、各バンク０〜バンク１５が周辺回路領域１６０を挟みこむようにＹ方向に２分割されている。周辺回路領域１６０は、図２に示した各種回路ブロックのうち、メモリセルアレイ１１０以外の回路ブロックがレイアウトされる領域である。周辺回路領域１６０には、データ入出力端子ＤＱ、アドレス端子ＡＤＤ及びコマンド端子ＣＭＤなどの外部端子１６１もレイアウトされている。本実施形態では、周辺回路領域１６０を介して分断された２つのメモリ領域のいずれを選択するかは、ロウアドレスの最上位ビットＸ１４によって指定される。
図４は、リフレッシュ制御回路１４３の動作を説明するための表である。図４において「Ｘ」はドントケアを意味する。
上述の通り、リフレッシュ制御回路１４３は複数の動作モードを有する。リフレッシュ制御回路１４３はオートリフレッシュコマンドＲＥＦによって起動され、それらの動作モードは、リフレッシュモード指定信号ＲＭ及びモードレジスタ１４６の設定値ＳＥＬによって一つの動作モードが指定される。
図４に示すように、モードレジスタ１４６の設定値ＳＥＬは３ビットの信号Ａｘ，Ａｙ，Ａｚからなる。このうち、信号Ａｘは、第１のモードレジスタであり、リフレッシュモード指定信号ＲＭを有効とするか否かを指定する信号（情報）であり、論理レベルが０であればリフレッシュモード指定信号ＲＭは無効、論理レベルが１であればリフレッシュモード指定信号ＲＭは有効となる。残りの２ビットＡｙ，Ａｚは、第２のモードレジスタであり、リフレッシュモード指定信号ＲＭが有効である場合におけるリフレッシュ制御回路１４３の動作モードを指定する信号（情報）として用いられる。また、本実施形態では、リフレッシュモード指定信号ＲＭとしてバンクグループアドレスＢＧ０が用いられるが、本発明がこれに限定されるものではない。
より具体的に説明すると、信号Ａｘの論理レベルが０である場合、リフレッシュ制御回路１４３の動作モードは「１倍モード」となる。本実施形態において「１倍モード」とは、メモリコントローラから発行されるオートリフレッシュコマンドＲＥＦの発行頻度が既存の規格に則った頻度であるモードである。一例として、６４ｍｓｅｃの期間内にオートリフレッシュコマンドＲＥＦが８１９２（＝２１３）回発行されるケースが該当する。リフレッシュ制御回路１４３が１倍モードで動作している場合、外部からオートリフレッシュコマンドＲＥＦが１回発行されると、図５（ｄ）に示すように、リフレッシュ制御回路１４３はリフレッシュ実行信号ＩＲＥＦを８（＝２３）回活性化させる。上述の通り、オートリフレッシュコマンドＲＥＦが１回入力されるごとに活性化されるリフレッシュ実行信号ＩＲＥＦの回数を２ｎ回（ｎは０以上ｋ以下の整数）と定義すると、本実施形態ではｎ＝ｋ＝３である。
また、信号Ａｘの論理レベルが１である場合、リフレッシュ制御回路１４３の動作モードは「１倍モード」、「２倍モード」、「４倍モード」及び「８倍モード」のいずれかとなる。コントローラは、オートリフレッシュコマンドＲＥＦを発行する度に、オートリフレッシュコマンドＲＥＦに同期するリフレッシュモード指定信号ＲＭによって、半導体装置１００をリアルタイムにこれらのモードの選択とこれらモードの遷移に設定と変更ができる。まず図４において、信号Ａｘの論理レベルが１であって、リフレッシュモード指定信号ＲＭの論理レベルが０である場合は、リフレッシュ制御回路１４３の動作モードは「１倍モード」となる。これに対し、信号Ａｘの論理レベルが１であって、リフレッシュモード指定信号ＲＭの論理レベルが１である場合は、リフレッシュ制御回路１４３の動作モードは「２倍モード」、「４倍モード」及び「８倍モード」のいずれかとなる。リフレッシュモード指定信号ＲＭとしては、アドレスの一部であるバンクグループアドレスＢＧ０が用いられていることから、リフレッシュ制御回路１４３の動作モードを「１倍モード」とするか「２倍モード」以上とするかは、オートリフレッシュコマンドＲＥＦを発行するたびに動的に選択できることになる。
信号Ａｘの論理レベルが１であって、リフレッシュモード指定信号ＲＭの論理レベルが１である場合の動作モードは、モードレジスタ１４６が有する信号Ａｙ，Ａｚの組み合わせによって選択される。本実施形態では、信号Ａｙ，Ａｚの論理レベルがそれぞれ０，１であれば「２倍モード」が選択され、それぞれ１，０であれば「４倍モード」が選択され、それぞれ１，１であれば「８倍モード」が選択される。上述の通り、モードレジスタ１４６の内容を書き替えるためには、オートリフレッシュコマンドＲＥＦとは異なるモードレジスタセットコマンドＭＲＳを発行する必要があることから、リフレッシュ制御回路１４３の動作モードを「２倍モード」、「４倍モード」及び「８倍モード」のいずれとするかは動的に選択することができない。但し、本発明がこれに限定されるものではなく、「２倍モード」、「４倍モード」及び「８倍モード」の選択についても、アドレス信号の他のビットを用いることで動的に選択可能としても構わない。
ここで、「２倍モード」、「４倍モード」及び「８倍モード」とは、メモリコントローラから発行されるオートリフレッシュコマンドＲＥＦの発行頻度が既存の規格のそれぞれ２倍、４倍及び８倍の頻度であるモードである。一例として、「２倍モード」とは６４ｍｓｅｃの期間内にオートリフレッシュコマンドＲＥＦが１６３８４（＝２１４）回発行されるケースが該当し、「４倍モード」とは６４ｍｓｅｃの期間内にオートリフレッシュコマンドＲＥＦが３２７６８（＝２１５）回発行されるケースが該当し、「８倍モード」とは６４ｍｓｅｃの期間内にオートリフレッシュコマンドＲＥＦが６５５３６（＝２１６）回発行されるケースが該当する。
リフレッシュ制御回路１４３が２倍モードで動作している場合、外部からオートリフレッシュコマンドＲＥＦが１回発行されると、図５（ｃ）に示すように、リフレッシュ制御回路１４３はリフレッシュ実行信号ＩＲＥＦを４（＝２２）回活性化させる。この場合、ｎ＝ｋ−１＝２である。言い換えればｋ＝ｎ＋１＝３である。また、リフレッシュ制御回路１４３が４倍モードで動作している場合、外部からオートリフレッシュコマンドＲＥＦが１回発行されると、図５（ｂ）に示すように、リフレッシュ制御回路１４３はリフレッシュ実行信号ＩＲＥＦを２（＝２１）回活性化させる。この場合、ｎ＝ｋ−２＝１である。言い換えればｋ＝ｎ＋２＝３である。さらに、リフレッシュ制御回路１４３が８倍モードで動作している場合、外部からオートリフレッシュコマンドＲＥＦが１回発行されると、図５（ａ）に示すように、リフレッシュ制御回路１４３はリフレッシュ実行信号ＩＲＥＦを１（＝２０）回活性化させる。この場合、ｎ＝ｋ−３＝０である。言い換えればｋ＝ｎ＋３＝３である。
本発明においてリフレッシュ制御回路１４３の動作モードは、上記の４種類に限定されず、５種類以上であっても構わないし、３種類以下であっても構わない。例えば、リフレッシュ制御回路１４３の動作モードが「１倍モード」、「２倍モード」及び「４倍モード」の３種類であれば、「１倍モード」が選択されている場合は図５（ｃ）に示すように１回のオートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを４回活性化させ、「２倍モード」が選択されている場合は図５（ｂ）に示すように１回のオートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを２回活性化させ、「４倍モード」が選択されている場合は図５（ａ）に示すように１回のオートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを１回活性化させればよい。同様に、リフレッシュ制御回路１４３の動作モードが「１倍モード」及び「２倍モード」の２種類であれば、「１倍モード」が選択されている場合は図５（ｂ）に示すように１回のオートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを２回活性化させ、「２倍モード」が選択されている場合は図５（ａ）に示すように１回のオートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを１回活性化させればよい。
このようにして生成されるリフレッシュ実行信号ＩＲＥＦはリフレッシュアドレスカウンタ１５０に供給され、リフレッシュ実行信号ＩＲＥＦが活性化する度にリフレッシュアドレスカウンタ１５０によるカウント動作が行われる。ここで、リフレッシュアドレスカウンタ１５０を構成するビット数は、ｎの値がｋである場合に全てのワード線をリフレッシュするのに必要なオートリフレッシュコマンドＲＥＦの供給回数を２ｍ回（ｍは自然数）とした場合、ｍ＋ｋビットである。したがって、上記の例のようにｍ＝１３、ｋ＝３である場合、リフレッシュアドレスカウンタ１５０のビット数は１６ビットとなる。したがって、リフレッシュ実行信号ＩＲＥＦが２１６回活性化する（供給される）ことによりカウント値が一周する。
ここで、本願の技術思想において、リフレッシュアドレスカウンタ１５０の出力であるリフレッシュアドレスＲＥＦＡをロウアドレスのどのビットに割り当てるかは特に限定されない。したがって、リフレッシュアドレスＲＥＦＡがバンクアドレスやバンクグループアドレスを含んでいても構わないし、これらを含まなくても構わない。一例として、ｍ＝１３、ｋ＝３である場合、１６ビットのリフレッシュアドレスＲＥＦＡをバンクアドレスＢＡ１，ＢＡ０及びロウアドレスＸ１３〜Ｘ０として用いることができる。この場合、バンクグループアドレスＢＧ１，ＢＧ０及びロウアドレスの最上位ビットはリフレッシュアドレスＲＥＦＡとして使用されない。したがって、１回のリフレッシュ動作（一回のリフレッシュ実行信号ＩＲＥＦ）で各バンクグループアドレスから１つずつバンクが選択され、選択されたバンクを構成するメモリ領域のうちロウアドレスＸ１４が０である場合及び１である場合の両方のワード線が選択される。
他の例として、ｍ＝１３、ｋ＝２である場合、つまり前述のリフレッシュ制御回路１４３の動作モードが「１倍モード」、「２倍モード」及び「４倍モード」の３種類である場合、１５ビットのリフレッシュアドレスＲＥＦＡをロウアドレスＸ１４〜Ｘ０として用いることができる。この場合、バンクグループアドレスやバンクアドレスはリフレッシュアドレスＲＥＦＡとして使用されないことから、１回のリフレッシュ動作（一回のリフレッシュ実行信号ＩＲＥＦ）で各バンクに含まれる１つのワード線がそれぞれ選択される。
以上が本実施形態による半導体装置１００の全体構成である。次に、本実施形態による半導体装置１００の動作について説明する。以下の説明においては、説明を分かりやすくするため、リフレッシュ制御回路１４３の動作モードが「１倍モード」及び「２倍モード」の２種類である場合を例にとって説明する。「１倍モード」と「２倍モード」の選択はリフレッシュモード指定信号ＲＭによって動的に行う。
図６は、本実施形態による半導体装置１００の動作を説明するためのタイミング図である。
図６に示す例では、時刻ｔ１１，ｔ１２，ｔ１３，ｔ１５にオートリフレッシュコマンドＲＥＦが発行されている。このうち、時刻ｔ１１，ｔ１２に発行されたオートリフレッシュコマンドＲＥＦについては、リフレッシュモード指定信号ＲＭによって「２倍モード」が選択されており（図面では「ＲＥＦ２ｘ」と表記）、時刻ｔ１３，ｔ１５に発行されたオートリフレッシュコマンドＲＥＦについては、リフレッシュモード指定信号ＲＭによって「１倍モード」が選択されている（図面では「ＲＥＦ１ｘ」と表記）。これにより、時刻ｔ１１，ｔ１２に発行されたオートリフレッシュコマンドＲＥＦについては、リフレッシュ実行信号ＩＲＥＦがそれぞれ１回活性化し、時刻ｔ１３，ｔ１５に発行されたオートリフレッシュコマンドＲＥＦについては、リフレッシュ実行信号ＩＲＥＦがそれぞれ２回活性化する。
その結果、時刻ｔ１１〜ｔ１６においてそれぞれリフレッシュ実行信号ＩＲＥＦが活性化し、そのたびにリフレッシュアドレスカウンタ１５０のカウント動作が行われるとともに、メモリセルアレイ１１０に対してリフレッシュ動作が行われる。本例では、１回のリフレッシュ動作で１２８ｋｂのメモリセルがリフレッシュされる。また、本例では、リフレッシュ制御回路１４３の動作モードが「１倍モード」及び「２倍モード」の２種類であることからｋ＝１である。ここで、ｎの値がｋ（＝１）である場合に全てのワード線をリフレッシュするのに必要なオートリフレッシュコマンドＲＥＦの供給回数を８１９２（＝２１３）とすると、リフレッシュアドレスカウンタ１５０を構成するビット数は１４ビット（＝１３＋１）となる。
このように、動作モードによってリフレッシュ実行信号ＩＲＥＦの生成回数が変化するため、オートリフレッシュコマンドＲＥＦの最短発行間隔ｔＲＦＣも動作モードによって変化する。具体的には、「２倍モード」でリフレッシュ動作を行う場合の最短発行間隔ｔＲＦＣは、「１倍モード」でリフレッシュ動作を行う場合の最短発行間隔ｔＲＦＣの１／２となる。一例として、「１倍モード」でリフレッシュ動作を行う場合の最短発行間隔ｔＲＦＣが１６０ｎｓｅｃであるとすると、「２倍モード」でリフレッシュ動作を行う場合の最短発行間隔ｔＲＦＣは８０ｎｓｅｃとなる。
図７及び図８は、比較例による半導体装置の動作を説明するためのタイミング図である。
図７及び図８に示す比較例では、動作モードにかかわらず１回のオートリフレッシュコマンドＲＥＦに応答してリフレッシュ実行信号ＩＲＥＦを１回だけ活性化させ、「１倍モード」が選択されている場合には２５６ｋｂのメモリセルをリフレッシュし、「２倍モード」が選択されている場合には１２８ｋｂのメモリセルをリフレッシュする。また、リフレッシュアドレスカウンタのビット数は１３ビット（＝ｍ）であり、「１倍モード」が選択されている場合にはオートリフレッシュコマンドＲＥＦが発行されるたびにカウント動作を行い、「２倍モード」が選択されている場合には奇数回目のオートリフレッシュコマンドＲＥＦに対してはカウント動作を行い、偶数回目のオートリフレッシュコマンドＲＥＦに対してはカウント動作を行わない。つまり、「２倍モード」が選択されている場合には、オートリフレッシュコマンドＲＥＦが２回生成されるごとに一回のカウント動作を行う。
このような例においても、図７に示すように「２倍モード」時のオートリフレッシュコマンドＲＥＦが偶数回発行された後に、「１倍モード」に切り替われば、リフレッシュアドレスカウンタのカウント動作は正しく継続され、全てのメモリセルがリフレッシュされる。
しかしながら、図８に示すように、「２倍モード」時のオートリフレッシュコマンドＲＥＦが奇数回発行された後に、「１倍モード」に切り替わると、一部のメモリセルに対してリフレッシュ動作が行われなくなってしまう（図８では「スキップ」と表記）。具体的には、時刻ｔ２２にてオートリフレッシュコマンドＲＥＦが発行されることなく、時刻ｔ２３にて「１倍モード」に切り替わると、リフレッシュアドレスＲＥＦＡの所定値（図８に示す例ではオール１）に対応する２５６ｋｂのメモリセルのうち半分のメモリセルしかリフレッシュ動作がされず、残り半分のメモリセルに対するリフレッシュ動作が行われることなく、リフレッシュアドレスＲＥＦＡが変化してしまう（図８に示す例ではオール０に変化）。
このような問題は、本実施形態による半導体装置１００では生じない。つまり、本実施形態では、リフレッシュアドレスカウンタ１５０のビット数がｍ＋ｋに拡張され、動作モードに応じて１回のオートリフレッシュコマンドＲＥＦに対して１回又は複数回のリフレッシュ実行信号ＩＲＥＦが活性化し、動作モードによらずリフレッシュ実行信号ＩＲＥＦに応答してリフレッシュアドレスカウンタをカウンティングすることから、図９に示すように、上述した図８と同じパターンでオートリフレッシュコマンドＲＥＦがコントローラから発行された場合であっても、リフレッシュアドレスＲＥＦＡの変化が正しく行われる。
以上説明したように、本実施形態によれば、リフレッシュ動作の動作モードを動的に切り替え可能であることから、コントローラ側からみて柔軟な制御が可能となる。しかも、コントローラが動作モードをリアルタイムに切り替えても半導体装置内でリフレッシュされないメモリセルが発生しないことから、コントローラは任意のタイミングで動作モードを切り替えることが可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
図１０は、本発明の好ましい第２の実施形態による半導体装置１００ａの構成を示すブロック図である。
図１０に示すように、本実施形態による半導体装置１００ａは、温度検知回路２００を備え、その出力である温度検知信号Ｔがリフレッシュ制御回路１４３に供給されている点において、図２に示した半導体装置１００と相違している。その他の構成は図２に示した半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
温度検知回路２００は、チップ温度（例えば、メモリセルアレイ１１０が形成された基板の温度）を測定し、これが予め定められた温度（例えば４５℃）を下回っている場合に温度検知信号Ｔを活性化させる回路である。リフレッシュ制御回路１４３は、温度検知信号Ｔが活性化していない場合には第１の実施形態と同じ動作を行うが、温度検知信号Ｔが活性化している場合には、リフレッシュ実行信号ＩＲＥＦの発生回数を減らす。言い換えれば、温度検知信号Ｔが活性化している場合には、１回のリフレッシュコマンドから生成されるリフレッシュ実行信号の回数に関連する数値ｎよりも減らす。リフレッシュ実行信号ＩＲＥＦの発生回数を減らす方法としては、例えば、本来であれば活性化させるべきリフレッシュ実行信号ＩＲＥＦを間引く方法が挙げられる。
図１１は、本実施形態による半導体装置１００ａの動作を説明するためのタイミング図である。
図１１に示す例では、温度検知信号Ｔが活性化している場合、２回に１回の割合でリフレッシュ実行信号ＩＲＥＦが間引かれる。つまり、本来であれば活性化させるべきリフレッシュ実行信号ＩＲＥＦが２回に１回は活性化されなくなる。具体的には、時刻ｔ４１にて発行された「２倍モード」のオートリフレッシュコマンドＲＥＦに対してはリフレッシュ実行信号ＩＲＥＦを生成するが、次の時刻ｔ４２にて発行された「２倍モード」のオートリフレッシュコマンドＲＥＦに対してはリフレッシュ実行信号ＩＲＥＦを生成しない（図１１では破線で表示、以下同様）。また、時刻ｔ４３にて発行された「１倍モード」のオートリフレッシュコマンドＲＥＦに対しては１回目のリフレッシュ実行信号ＩＲＥＦは生成するが、本来であれば時刻ｔ４４にて１回のリフレッシュコマンド（時刻ｔ４３）から生成されるリフレッシュ実行信号の回数に関連する数値ｎ（ｎ＝１）の思想によって生成すべきリフレッシュ実行信号ＩＲＥＦを生成しない。同様に、時刻ｔ４５にて発行された「１倍モード」のオートリフレッシュコマンドＲＥＦに対しては１回目のリフレッシュ実行信号ＩＲＥＦは生成するが、本来であれば時刻ｔ４６にて生成すべきリフレッシュ実行信号ＩＲＥＦを生成しない。
これにより、実際にメモリセルアレイ１１０に対して実行されるリフレッシュ動作の頻度が低下することから、チップ温度が低い状態における消費電力が低減される。この場合、各メモリセルに対してリフレッシュ動作が行われる周期は、所定の期間（例えば６４ｍｓｅｃ）よりも長くなるが、チップ温度が低い状態ではメモリセルの情報保持時間の実力値も長くなることから、情報が消失することはない。また、図１２に示すように、上述した図８と同じパターンでオートリフレッシュコマンドＲＥＦがコントローラから発行された場合であっても、リフレッシュアドレスＲＥＦＡの変化が正しく行われる。
尚、本実施形態では、半導体装置１００ａ自体に温度検知回路２００を設けているが、温度検知回路２００を半導体装置１００ａ自体に設けることは必須でなく、外部から温度検知信号Ｔを受信する構成であっても構わない。この場合、温度検知信号Ｔが示す温度は半導体装置１００ａ及びコントローラが搭載されるシステムに関連する温度、または複数の半導体装置１００ａが搭載されるモジュールに関する温度である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本願の技術思想は、例えば、ＤＲＡＭセルの情報保持動作に関連するリフレッシュ機能に限られず、揮発性のセル構造全般に関連するリフレッシュ機能に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０ メモリセルアレイ
１２ リフレッシュ制御回路
１４ アクセス制御回路
１６ リフレッシュアドレスカウンタ
２０，２２ 外部端子
１００，１００ａ 半導体装置
１１０ メモリセルアレイ
１２０ ロウデコーダ
１２１ センス回路
１２２ カラムデコーダ
１２３ データ入出力回路
１３０ マルチプレクサ
１３１ ロウアドレスコントロール回路
１３２ ロウコントロール回路
１３３ アドレス入力回路
１３４ カラムアドレスコントロール回路
１３５ カラムコントロール回路
１４０ コマンド入力回路
１４１ アクティブコマンド発生回路
１４２ カラムコマンド発生回路
１４３ リフレッシュ制御回路
１４４ セルフリフレッシュコマンド発生回路
１４５ オシレータ
１４６ モードレジスタ
１５０ リフレッシュアドレスカウンタ
１６０ 周辺回路領域
１６１ 外部端子
２００ 温度検知回路
ＩＲＥＦ リフレッシュ実行信号
ＲＥＦ オートリフレッシュコマンド
ＲＭ リフレッシュモード指定信号
ＳＥＬ 設定値
Ｔ 温度検知信号

Claims (20)

  1. 外部から供給されるリフレッシュコマンドに応答してリフレッシュ実行信号を生成するリフレッシュ制御回路と、
    前記リフレッシュ実行信号の活性化に応答してカウント動作を行うリフレッシュアドレスカウンタと、
    前記リフレッシュコマンドに同期して外部から供給される信号を入力し、リフレッシュモード指定信号として前記リフレッシュ制御回路へ出力する第１の回路と、を備え、
    前記リフレッシュ制御回路は、前記リフレッシュコマンドが１回供給されるごとに前記リフレッシュ実行信号を２ｎ回（ｎは０以上ｋ以下の整数）生成し、
    更に、前記リフレッシュ制御回路は、前記ｎの値を、前記リフレッシュモード指定信号に基づいて可変に制御する、ことを特徴とする半導体装置。
  2. 更に、前記リフレッシュ実行信号及び前記リフレッシュアドレスカウンタが出力するリフレッシュアドレスによって、それぞれの情報がリフレッシュされる複数のメモリセルを備え、
    前記ｎの値が前記ｋである場合に前記複数のメモリセルにそれぞれ関連する全てのワード線をリフレッシュするのに必要な前記リフレッシュコマンドの供給回数を２ｍ回（ｍは自然数）とした場合、前記リフレッシュアドレスカウンタを構成するビット数はｍ＋ｋビットである、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記リフレッシュアドレスカウンタは、前記ｎの値にかかわらず１回の前記リフレッシュ実行信号に対応して１回のカウント動作を行う、ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 更に、前記リフレッシュモード指定信号に関連する第１のモードレジスタを備え、
    前記リフレッシュ制御回路は、前記第１のモードレジスタの情報に従って、前記リフレッシュモード指定信号を有効とするか無効とするかを制御する、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記リフレッシュ制御回路は、前記リフレッシュモード指定信号を無効とする場合、前記リフレッシュコマンドが１回供給されるごとに前記リフレッシュ実行信号を２ｋ回生成する、ことを特徴とする請求項４に記載の半導体装置。
  6. 更に、前記リフレッシュモード指定信号に関連する第２のモードレジスタを備え、
    前記第２のモードレジスタには前記ｎの値を指定する情報が設定される、ことを特徴とする請求項４又は５に記載の半導体装置。
  7. 前記リフレッシュコマンドに同期して外部から供給される信号は１ビットの信号であり、
    前記リフレッシュ制御回路は、前記第１のモードレジスタの情報に従って、前記リフレッシュモード指定信号を有効とする場合であって、更に前記リフレッシュモード指定信号が第１の論理レベルである場合、前記ｎの値を前記第２のモードレジスタに設定された値とする、ことを特徴とする請求項６に記載の半導体装置。
  8. 前記リフレッシュ制御回路は、前記第１のモードレジスタの情報に従って、前記リフレッシュモード指定信号を有効とする場合であって、更に前記リフレッシュモード指定信号が第２の論理レベルである場合、前記ｎの値を前記ｋとする、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記リフレッシュ制御回路は、温度を示す温度検知信号が活性化している場合には、前記リフレッシュ実行信号の生成回数を前記ｎが示す生成回数よりも減らす、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. １回の前記リフレッシュ実行信号に応答して、互いに非排他的に制御可能な複数のメモリバンクにそれぞれ属する複数のメモリセルがリフレッシュされることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 外部から供給されるリフレッシュコマンドに応答してリフレッシュ実行信号を生成するリフレッシュ制御回路と、
    前記リフレッシュ実行信号に応答してリフレッシュされるメモリセルアレイと、を備え、
    前記リフレッシュ制御回路は、所定の期間内に供給される前記リフレッシュコマンドの供給回数を２ｍ＋ｋ−ｎ回（ｍは自然数、ｎは０以上ｋ以下の整数）とした場合、前記リフレッシュコマンドが１回供給されるごとに前記リフレッシュ実行信号を２ｎ回生成する、ことを特徴とする半導体装置。
  12. 更に、前記リフレッシュ実行信号の活性化に応答してカウント動作を行うリフレッシュアドレスカウンタを備え、
    前記リフレッシュアドレスカウンタを構成するビット数はｍ＋ｋビットであることを特徴とする請求項１１に記載の半導体装置。
  13. 前記リフレッシュ制御回路は、時系列的に複数の前記リフレッシュコマンドにそれぞれ同期して外部から供給されるリフレッシュモード指定信号が示す複数の情報に基づいて、前記ｎの値を可変に制御する、ことを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 更に、前記リフレッシュモード指定信号を有効とするか否かを設定する第１のモードレジスタを備える、ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記第１のモードレジスタの情報に従って、前記リフレッシュモード指定信号が無効とされる場合、前記リフレッシュ制御回路は、前記リフレッシュコマンドが１回供給されるごとに前記リフレッシュ実行信号を２ｋ回生成する、ことを特徴とする請求項１４に記載の半導体装置。
  16. 更に、前記ｎの値を指定する情報を設定する第２のモードレジスタを備える、ことを特徴とする請求項１４又は１５に記載の半導体装置。
  17. 前記リフレッシュモード指定信号は１ビットの信号であり、
    前記リフレッシュ制御回路は、前記第１のモードレジスタの情報に従って、前記リフレッシュモード指定信号を有効とする場合であって、更に前記リフレッシュモード指定信号が第１の論理レベルである場合、前記ｎの値を前記第２のモードレジスタに設定された値とする、ことを特徴とする請求項１６に記載の半導体装置。
  18. 前記リフレッシュ制御回路は、前記第１のモードレジスタの情報に従って、前記リフレッシュモード指定信号を有効とする場合であって、更に前記リフレッシュモード指定信号が第２の論理レベルである場合、前記ｎの値を前記ｋとする、ことを特徴とする請求項１７に記載の半導体装置。
  19. 前記リフレッシュ制御回路は、温度を示す温度検知信号が活性化している場合には、前記リフレッシュ実行信号の生成回数を前記ｎが示す生成回数よりも減らす、ことを特徴とする請求項１１乃至１８のいずれか一項に記載の半導体装置。
  20. １回の前記リフレッシュ実行信号に応答して、互いに非排他的に制御可能な複数のメモリバンクにそれぞれ属する複数のメモリセルがリフレッシュされることを特徴とする請求項１１乃至１９のいずれか一項に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013242958A (ja) * 2012-05-17 2013-12-05 Samsung Electronics Co Ltd リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法
WO2014132836A1 (ja) * 2013-02-28 2014-09-04 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
KR102118520B1 (ko) * 2013-08-09 2020-06-04 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법
US9047978B2 (en) * 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR102204240B1 (ko) * 2014-09-11 2021-01-19 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
KR102738985B1 (ko) * 2017-01-09 2024-12-04 삼성전자주식회사 메모리 장치 및 그것의 리프레시 방법
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10192608B2 (en) * 2017-05-23 2019-01-29 Micron Technology, Inc. Apparatuses and methods for detection refresh starvation of a memory
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US20190378564A1 (en) * 2018-06-11 2019-12-12 Nanya Technology Corporation Memory device and operating method thereof
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) * 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
KR102767632B1 (ko) * 2019-07-01 2025-02-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 메모리 시스템
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11790974B2 (en) 2021-11-17 2023-10-17 Micron Technology, Inc. Apparatuses and methods for refresh compliance
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12165687B2 (en) 2021-12-29 2024-12-10 Micron Technology, Inc. Apparatuses and methods for row hammer counter mat
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3319429B2 (ja) * 1999-04-23 2002-09-03 日本電気株式会社 半導体記憶装置
JP2006099877A (ja) 2004-09-29 2006-04-13 Toshiba Corp 同期型半導体記憶装置
JP2006155841A (ja) * 2004-12-01 2006-06-15 Nec Electronics Corp 半導体記憶装置及びリフレッシュ制御方法
JP4470185B2 (ja) 2006-11-28 2010-06-02 エルピーダメモリ株式会社 半導体記憶装置
JP4723679B2 (ja) * 2009-01-14 2011-07-13 エルピーダメモリ株式会社 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013242958A (ja) * 2012-05-17 2013-12-05 Samsung Electronics Co Ltd リフレッシュ周期を調節する半導体メモリ装置、メモリシステム及びその動作方法
US9311987B2 (en) 2012-05-17 2016-04-12 Samsung Electronics Co., Ltd. Semiconductor memory device controlling refresh cycle, memory system, and method of operating the semiconductor memory device
US9490004B2 (en) 2012-05-17 2016-11-08 Samsung Electronics Co., Ltd. Semiconductor memory device controlling refresh cycle, memory system, and method of operating the semiconductor memory device
WO2014132836A1 (ja) * 2013-02-28 2014-09-04 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Also Published As

Publication number Publication date
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