JP2012018718A

JP2012018718A - 半導体記憶装置

Info

Publication number: JP2012018718A
Application number: JP2010154608A
Authority: JP
Inventors: Fumihiko Tachibana; 文彦橘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-07-07
Filing date: 2010-07-07
Publication date: 2012-01-26
Also published as: US20120008430A1; US8451672B2

Abstract

【課題】半導体記憶装置のライトマージンの低下を抑制しつつ、ディスターブ不良を低減する。
【解決手段】実施形態によれば、メモリセル１２と、ダミーセル１６と、書き込み制御部と、ロウデコーダ１３が設けられている。メモリセル１２は、データを記憶する。ダミーセル１６は、メモリセル１２の動作を模擬する。書き込み制御部は、メモリセル１２の書き込みタイミングに合わせてダミーセル１６に書き込みを行わせる。ロウデコーダ１３は、ダミーセル１６の書き込み状況の監視結果に基づいて、メモリセル１６のロウ選択を行うワード線ＷＬの開閉を行う。
【選択図】図１

Description

本発明の実施形態は半導体記憶装置に関する。

低電圧化に伴い、ＳＲＡＭセルの安定性を保つことが難しくなってきている。ワード線のオン時間が長くなるほど、リード時に内部データが反転するディスターブ不良を起こすセル数が多くなる。一方、オン時間を短くすると、読み出し電流不足によるリード不良またはライト不良が起こるセル数が多い傾向にあり、両者はトレードオフの関係にある。

特開２００７−３２８９００号公報

本発明の目的は、ライトマージンの低下を抑制しつつ、ディスターブ不良を低減することが可能な半導体記憶装置を提供することである。

実施形態の半導体記憶装置によれば、メモリセルと、ダミーセルと、書き込み制御部と、ロウデコーダが設けられている。メモリセルは、データを記憶する。ダミーセルは、前記メモリセルの動作を模擬する。書き込み制御部は、前記メモリセルの書き込みタイミングに合わせて前記ダミーセルに書き込みを行わせる。ロウデコーダは、前記ダミーセルの書き込み状況の監視結果に基づいて、前記メモリセルのロウ選択を行うワード線の開閉を行う。

図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図２は、図１の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。図３は、図１の半導体記憶装置に適用されるダミーセルのその他の例を示す回路図である。図４は、図１の半導体記憶装置に適用されるダミービット線電圧制御部１７の具体例を示す回路図である。図５は、本発明の第２実施形態に係る半導体記憶装置に適用されるダミービット線電圧制御部１７´の具体例を示す回路図である。図６は、図５のダミービット線電圧制御部１７´が適用された半導体記憶装置の各部の電圧波形を示すタイミングチャートである。図７は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図８は、本発明の第４実施形態に係る半導体記憶装置の概略構成を示すブロック図である。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、ロウデコーダ１３、書き込み回路１４、読み出し回路１５、カラムセレクタ２０、ダミーセル１６、ダミービット線電圧制御部１７、タイミング制御部１８および選択時間制御部１９が設けられている。
ここで、メモリセルアレイ１１には、メモリセル１２がロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセル１２は、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。

そして、メモリセルアレイ１１には、メモリセル１２のロウ選択を行う信号を伝送するワード線ＷＬ１〜ＷＬｎ（ｎは２以上の整数）が設けられている。また、メモリセルアレイ１１には、メモリセル１２との間でやり取りされるデータを伝送するビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍ（ｍは２以上の整数）が設けられている。

そして、同一ロウのメモリセル１２は各ワード線ＷＬ１〜ＷＬｎを介して共通に接続されている。また、同一カラムのメモリセル１２は各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍを介して共通に接続されている。なお、メモリセル１２に対するリードライト時には、ビット線ＢＬ１〜ＢＬｍとビット線ＢＬＢ１〜ＢＬＢｍとはそれぞれ互いに相補的に動作させることができる。例えば、メモリセル１２に対するリードライト時において、ビット線ＢＬ１〜ＢＬｍがハイレベルに設定されている時はビット線ＢＬＢ１〜ＢＬＢｍをロウレベルに設定し、ビット線ＢＬ１〜ＢＬｍがロウレベルに設定されている時はビット線ＢＬＢ１〜ＢＬＢｍをハイレベルに設定することができる。なお、ビット線ＢＬ１〜ＢＬｍとビット線ＢＬＢ１〜ＢＬＢｍとは、待機時には共にハイレベルにプリチャージされる。

ここで、メモリセル１２には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。

そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬ１〜ＷＬｎのうちのいずれかのワード線ＷＬは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。

また、ビット線ＢＬ１〜ＢＬｍのうちのいずれかのビット線ＢＬは、伝送トランジスタＦ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続されている。また、ビット線ＢＬＢ１〜ＢＬＢｍのうちのいずれかのビット線ＢＬＢは、伝送トランジスタＦ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続されている。

ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮＢを構成することができる。

書き込み回路１４は、ビット線ＢＬ、ＢＬＢを介してメモリセル１２にアクセスし、メモリセル１２に書き込みデータＷＤを書き込むことができる。

読み出し回路１５は、ビット線ＢＬ、ＢＬＢを介してメモリセル１２にアクセスし、メモリセル１２から読み出しデータＲＤを読み出すことができる。なお、読み出し回路１５には、メモリセル１２からビット線ＢＬ、ＢＬＢ上に読み出された信号に基づいて、メモリセル１２に記憶されているデータを検知するセンスアンプを設けることができる。

ダミーセル１６は、メモリセル１２の動作を模擬することができ、メモリセル１２と同様に構成することができる。

ここで、ダミーセル１６には、一対の駆動トランジスタＤＤ１、ＤＤ２、一対の負荷トランジスタＤＬ１、ＤＬ２、一対の伝送トランジスタＤＦ１、ＤＦ２が設けられている。なお、負荷トランジスタＤＬ１、ＤＬ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤＤ１、ＤＤ２および伝送トランジスタＤＦ１、ＤＦ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。

そして、駆動トランジスタＤＤ１と負荷トランジスタＤＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤＤ２と負荷トランジスタＤＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、伝送トランジスタＤＦ１、ＤＦ２のゲートにはハイレベル電位が印加されることで、伝送トランジスタＤＦ１、ＤＦ２はオン状態に維持されている。

また、駆動トランジスタＤＤ２のゲート、負荷トランジスタＤＬ２のゲート、駆動トランジスタＤＤ１のドレインおよび負荷トランジスタＤＬ１のドレインは、伝送トランジスタＤＦ１を介してダミービット線ＤＢＬに接続されている。また、駆動トランジスタＤＤ２のドレイン、負荷トランジスタＤＬ２のドレイン、駆動トランジスタＤＤ１のゲートおよび負荷トランジスタＤＬ１のゲートは、伝送トランジスタＤＦ２を介してダミービット線ＤＢＬＢに接続されている。

ここで、駆動トランジスタＤＤ１のドレインと負荷トランジスタＤＬ１のドレインとの接続点はダミーノードＤを構成し、駆動トランジスタＤＤ２のドレインと負荷トランジスタＤＬ２のドレインとの接続点はダミーノードＤＢを構成することができる。

なお、ダミーセル１６に対するリードライト時には、ダミービット線ＤＢＬ、ＤＢＬＢは互いに相補的に動作させることができる。例えば、ダミーセル１６に対するリードライト時において、ダミービット線ＤＢＬがハイレベルに設定されている時はダミービット線ＤＢＬＢをロウレベルに設定し、ダミービット線ＤＢＬがロウレベルに設定されている時はダミービット線ＤＢＬＢをハイレベルに設定することができる。ただし、ダミーセル１６については、メモリセル１２に対してライト時のマージンを稼ぐために、ダミーノードＤＢに保持されているデータの反転が所定値だけ遅れるように、ダミービット線ＤＢＬのロウ側の電圧をビット線ＢＬのロウ側の電圧よりも上昇させるようにしてもよい。

ダミービット線電圧制御部１７は、各ライトサイクル内において、ダミーノードＤＢに保持されているデータが反転するようにダミービット線ＤＢＬ、ＤＢＬＢの電圧を制御することができる。また、ダミービット線電圧制御部１７は、各ライトサイクル内において、ダミーノードＤＢに保持されているデータを反転させた後、ダミーノードＤＢに保持されているデータを初期値に戻すようにダミービット線ＤＢＬ、ＤＢＬＢの電圧を制御することができる。

選択時間制御部１９は、ダミーノードＤＢに保持されているデータの反転状況に基づいて、メモリセル１２のロウ選択時間を制御することができる。例えば、ダミーノードＤＢに保持されているデータが反転した場合、メモリセル１２への書き込みが完了したものとみなし、ワード線ＷＬが閉じるように制御することができる。

ここで、選択時間制御部１９にはＡＮＤ回路Ａ０が設けられている。そして、ＡＮＤ回路Ａ０の一方の入力端子には、インバータＶ０を介してダミーノードＤＢが接続され、ＡＮＤ回路Ａ０の他方の入力端子には、ワード線開許容信号ＷＣＫが入力される。

ロウデコーダ１３は、選択時間制御部１９にて制御されたロウ選択時間に基づいて、ロウアドレスＡＤＲで指定されるメモリセル１２のロウ選択を行うことができる。例えば、ダミーノードＤＢに保持されているデータが反転するまでワード線ＷＬを開き、メモリセル１２への書き込みを行わせることができる。

ここで、ロウデコーダ１３にはＡＮＤ回路Ａ１〜Ａｎがロウごとに設けられている。そして、ＡＮＤ回路Ａ１〜Ａｎの一方の入力端子には、インバータＶ０の出力端子が接続され、ＡＮＤ回路Ａ１〜Ａｎの他方の入力端子には、ワード線選択信号ＳＷ１〜ＳＷｎがそれぞれ入力される。

カラムセレクタ２０は、カラムアドレスＡＤＣで指定されるメモリセル１２のカラム選択を行うことができる。

タイミング制御部１８は、書き込みコマンドＣＭＷまたは読み出しコマンドＣＭＲに基づいて書き込みタイミングおよび読み出しタイミングを制御することができる。また、タイミング制御部１８は、ワード線開許容信号ＷＣＫをダミービット線電圧制御部１７および選択時間制御部１９に出力することができる。なお、リードライト信号がハイレベルかロウレベルかで書き込みか読み出しかを判定するようにしてもよく、１ポートＳＲＡＭでは、書き込みタイミングおよび読み出しタイミングを制御するために１本の信号ですませることができる。

図２は、図１の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。
図２において、ダミーセル１６のダミーノードＤには初期値として‘１’が書き込まれ、ダミーノードＤはハイレベルＨに維持されるとともに、ダミーノードＤＢには初期値として‘０’が書き込まれ、ダミーノードＤＢはロウレベルＬに維持される。

また、ワード線開許容信号ＷＣＫは、各サイクルＣＹごとにハイレベルＨとロウレベルＬが交互に繰り返される。なお、ワード線開許容信号ＷＣＫがハイレベルＨの時は、ワード線ＷＬの開が許容され、ワード線開許容信号ＷＣＫがロウレベルＬの時は、ワード線ＷＬの開が禁止される。

また、ダミービット線電圧制御部１７は、ワード線開許容信号ＷＣＫに同期してダミービット線ＤＢＬ、ＤＢＬＢの電圧を制御することができる。例えば、ワード線開許容信号ＷＣＫがハイレベルＨの場合、ダミービット線ＤＢＬの電位をロウレベルＬ´、ダミービット線ＤＢＬＢの電位をハイレベルＨに設定することができる。ただし、Ｌ´は、Ｌよりも電位を高くすることができる。ワード線開許容信号ＷＣＫがロウレベルＬの場合、ダミービット線ＤＢＬの電位をハイレベルＨ、ダミービット線ＤＢＬＢの電位をロウレベルＬに設定することができる。

そして、メモリセル１２に書き込みデータＷＤを書き込ませる場合、書き込みコマンドＣＭＷがタイミング制御部１８に入力され、ロウアドレスＡＤＲがロウデコーダ１３に入力され、カラムアドレスＡＤＣがカラムセレクタ２０に入力され、書き込みデータＷＤが書き込み回路１４に入力される。

そして、カラムアドレスＡＤＣにて指定されるビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍの電位が書き込みデータＷＤに対応して設定される。

また、ロウアドレスＡＤＲがロウデコーダ１３に入力されると、ロウアドレスＡＤＲがデコードされることで、選択セルが含まれるロウを選択するワード線選択信号ＳＷ１〜ＳＷｎがハイレベルＨに設定される。

この時、ダミーノードＤはハイレベルＨ、ダミーノードＤＢはロウレベルＬに維持されているので、ノード検出信号ＳＤはロウレベルＬとなり、インバータＶ０にて反転されることでハイレベルＨとなってから、ＡＮＤ回路Ａ０の一方の入力端子に入力される。

そして、ワード線開許容信号ＷＣＫがハイレベルＨになると、ＡＮＤ回路Ａ０の出力端子の電位はハイレベルＨになり、ワード線開信号ＳＬがハイレベルＨになる（時刻ｔ１）。そして、ワード線開信号ＳＬがハイレベルＨになると、ワード線選択信号ＳＷ１〜ＳＷｎがハイレベルＨに設定されているＡＮＤ回路Ａ１〜Ａｎを介して選択ロウのワード線ＷＬに印加される。

そして、選択ロウのワード線ＷＬがハイレベルになると、メモリセル１２の伝送トランジスタＦ１、Ｆ２がオンし、書き込みデータＷＤに対応して設定されたビット線ＢＬ、ＢＬＢの電位が記憶ノードＮ、ＮＢに相補的に印加されることで、書き込みデータＷＤがメモリセル１２に書き込まれる。

また、ワード線開許容信号ＷＣＫがハイレベルＨの場合、ダミービット線ＤＢＬの電位がロウレベルＬ´、ダミービット線ＤＢＬＢの電位がハイレベルＨに設定される。このため、ダミーノードＤ、ＤＢのレベルが反転し、ダミーノードＤがロウレベルＬに遷移するとともに、ダミーノードＤＢがハイレベルＨに遷移する（時刻ｔ２）。

そして、ダミーノードＤＢがハイレベルＨに遷移すると、ノード検出信号ＳＤはハイレベルＨとなり、インバータＶ０にて反転されることでロウレベルＬとなってから、ＡＮＤ回路Ａ０の一方の入力端子に入力される。

このため、ＡＮＤ回路Ａ０の出力端子の電位はロウレベルＬになり、ワード線開信号ＳＬがロウレベルＬになる。そして、ワード線開信号ＳＬがロウレベルＬになると、選択ロウのワード線ＷＬがロウレベルＬになり、メモリセル１２の伝送トランジスタＦ１、Ｆ２がオフすることで、メモリセル１２の書き込みが停止される。

ここで、メモリセル１２の書き込み時において、ダミーノードＤＢのレベルが反転した時に選択ロウのワード線ＷＬを閉じるように制御することで、メモリセル１２の書き込みが完了した後にワード線ＷＬが開いている時間を短くすることができ、ライトマージンの低下を抑制しつつ、ディスターブ不良を低減することが可能となる。

なお、ダミーセル１６はメモリセル１２と同様に構成され、メモリセル１２の書き込みタイミングに合わせてダミーセル１６に書き込みが行われるように制御しているので、ダミーセル１６の書き込みが完了している場合には、メモリセル１２の書き込みが完了しているとみなすことができる。

また、ダミービット線ＤＢＬのロウ側の電圧をビット線ＢＬのロウ側の電圧よりも上昇させることにより、ダミーノードＤＢに保持されているデータの反転を起こりにくくすることができ、ダミーセル１６の書き込み時間にマージンを持たせることができる。このため、メモリセル１２およびダミーセル１６の書き込みにかかる時間にばらつきがある場合においても、メモリセル１２の書き込みの完了前にワード線ＷＬが閉じられるのを防止することができる。

次に、ワード線開許容信号ＷＣＫがロウレベルＬになると（時刻ｔ３）、ダミービット線ＤＢＬの電位がハイレベルＨ、ダミービット線ＤＢＬＢの電位がロウレベルＬに設定される。このため、ダミーノードＤ、ＤＢのレベルが反転し、ダミーノードＤがハイレベルＨに遷移するとともに、ダミーノードＤＢがロウレベルＬに遷移することで、ダミーノードＤ、ＤＢのレベルが初期値に戻される（時刻ｔ４）。

一方、メモリセル１２から読み出しデータＲＤを読み出させる場合、読み出しコマンドＣＭＲがタイミング制御部１８に入力され、ロウアドレスＡＤＲがロウデコーダ１３に入力され、カラムアドレスＡＤＣがカラムセレクタ２０に入力される。

そして、ロウデコーダ１３においてロウアドレスＡＤＲがデコードされることで、選択セルが含まれるロウを選択するワード線選択信号ＳＷ１〜ＳＷｎがハイレベルＨに設定される。

そして、選択ロウのワード線ＷＬがハイレベルになると、メモリセル１２の伝送トランジスタＦ１、Ｆ２がオンし、記憶ノードＮ、ＮＢの電位に応じてビット線ＢＬ、ＢＬＢの電位が変化する。そして、ビット線ＢＬ、ＢＬＢの電位の変化がカラムセレクタ２０を介して読み出し回路１５に送られ、読み出しデータＲＤが‘０’か‘１’かが判定される。

このため、ＡＮＤ回路Ａ０の出力端子の電位はロウレベルＬになり、ワード線開信号ＳＬがロウレベルＬになる。そして、ワード線開信号ＳＬがロウレベルＬになると、選択ロウのワード線ＷＬがロウレベルＬになり、メモリセル１２の伝送トランジスタＦ１、Ｆ２がオフすることで、メモリセル１２からの読み出しが停止される。

ここで、メモリセル１２の読み出し時においても、ダミーノードＤＢのレベルが反転した時に選択ロウのワード線ＷＬを閉じるように制御することで、メモリセル１２の読み出し時と書き込み時とでロウデコータ１３を使い分ける必要がなくなり、回路規模の増大を抑制することができる。

なお、上述した実施形態では、メモリセル１２の読み出し時においても、メモリセル１２の書き込み時と同様の制御に基づいてワード線ＷＬの開閉を行う方法について説明したが、メモリセル１２の読み出し時においては、メモリセル１２の書き込み時とは異なる制御に基づいてワード線ＷＬの開閉を行うようにしてもよい。

図３は、図１の半導体記憶装置に適用されるダミーセルのその他の例を示す回路図である。
図１の実施形態では、ダミーノードＤＢに保持されているデータの反転状況に基づいてメモリセル１２のロウ選択時間を制御する方法について説明したが、図３に示すように、ダミーノードＤに保持されているデータの反転状況に基づいてメモリセル１２のロウ選択時間を制御するようにしてもよい。

この場合、図１の実施形態では、インバータＶ０を介してダミーノードＤＢをＡＮＤ回路Ａ０の一方の入力端子に接続したが、図３の実施形態では、バッファＢ１を介してダミーノードＤをＡＮＤ回路Ａ０の一方の入力端子に接続することができる。

図４は、図１の半導体記憶装置に適用されるダミービット線電圧制御部１７の具体例を示す回路図である。
図４において、図１のダミービット線電圧制御部１７には、電界効果トランジスタＭ１および抵抗Ｒ１、Ｒ２が設けられている。ここで、抵抗Ｒ１、Ｒ２は互いに直列接続され、抵抗Ｒ１の他端はハイレベル電位側に接続され、抵抗Ｒ２の他端は電界効果トランジスタＭ１を介してロウレベル電位側に接続されている。

また、抵抗Ｒ１、Ｒ２の接続点はダミービット線ＤＢＬに接続されている。また、ワード線開許容信号ＷＣＫは、電界効果トランジスタＭ１のゲートに印加されるとともに、ダミービット線ＤＢＬに印加される。

そして、ワード線開許容信号ＷＣＫがハイレベルＨになると、電界効果トランジスタＭ１がオンする。このため、ダミービット線ＤＢＬには、ロウレベル電位から抵抗Ｒ２による電圧降下分だけ上昇した電圧が印加される。

このため、メモリセル１２のライト時には、ダミーノードＤＢに保持されているデータの反転にかかる時間を遅らせることができ、メモリセル１２およびダミーセル１６の書き込みにかかる時間にばらつきがある場合においても、メモリセル１２の書き込みの完了前にワード線ＷＬが閉じられるのを防止することができる。

一方、ワード線開許容信号ＷＣＫがロウレベルＬになると、電界効果トランジスタＭ１がオフする。このため、抵抗Ｒ１、Ｒ２による電圧降下が発生せず、ダミービット線ＤＢＬにはハイレベル電位が印加される。

このため、ダミーセル１６のリライト時には、ダミーノードＤＢに保持されているデータを初期値に戻すのにかかる時間の増大を防止することができる。

（第２実施形態）
図５は、本発明の第２実施形態に係る半導体記憶装置に適用されるダミービット線電圧制御部１７´の具体例を示す回路図である。
図５において、この半導体記憶装置では、図４のダミービット線電圧制御部１７の代わりにダミービット線電圧制御部１７´が設けられている。このダミービット線電圧制御部１７´では、電界効果トランジスタＭ１のゲートは、ＡＮＤ回路Ａ０の出力端子およびダミービット線ＤＢＬＢに接続されることで、ワード線開信号ＳＬがダミービット線ＤＢＬＢに帰還されている。

図６は、図５のダミービット線電圧制御部１７´が適用された半導体記憶装置の各部の電圧波形を示すタイミングチャートである。
図６において、ワード線開許容信号ＷＣＫがハイレベルＨの場合、ダミーノードＤＢの電位がインバータＶ０にて反転された信号がワード線開信号ＳＬとなり、ダミービット線ＤＢＬＢに印加される。このため、ダミーノードＤＢがハイレベルＨの場合、ダミーノードＤＢにはロウレベルＬが書き込まれ、ダミーノードＤＢがロウレベルＬの場合、ダミーノードＤＢにはハイレベルＨが書き込まれる。

このため、ワード線開許容信号ＷＣＫがハイレベルＨの場合、ダミーノードＤＢの電位は、ハイレベルＨとロウレベルＬとを交互に繰り返す。この結果、ワード線開許容信号ＷＣＫがハイレベルＨの時にワード線開信号ＳＬがハイレベルＨとなるトータルの時間を増大させることが可能となり、ライトマージンのみを参照してワード線ＷＬの開時間を制御した場合においても、メモリセル１２からの読み出し時の読み出し時間不足によるリード不良を低減することができる。

また、ワード線開信号ＳＬがハイレベルＨとロウレベルＬとを交互に繰り返すように制御することにより、ワード線ＷＬを断続的に開くことができる。このため、ワード線ＷＬが開いた場合においても、非選択セルの記憶ノードＮ、ＮＢの電位が反転する前にワード線ＷＬを一旦閉じることができ、非選択セルの記憶ノードＮ、ＮＢの電位を元に戻してから、ワード線ＷＬを再度開くことが可能となる。この結果、ワード線ＷＬが開となるトータルの時間が増大した場合においても、ディスターブ不良の増大を抑制することができる。

（第３実施形態）
図７は、本発明の第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図７において、この半導体記憶装置では、図４のダミーセル１６として、複数のダミーセルＤＭ１〜ＤＭｋ（ｋは２以上の整数）が設けられている。ここで、ダミーセルＤＭ１〜ＤＭｋは、ダミービット線ＤＢＬ、ＤＢＬＢを介して互いに並列に接続されている。

また、各ダミーセルＤＭ１〜ＤＭｋのダミーノードＤＢは、インバータＶ１〜Ｖｋをそれぞれ介して多数決回路２１の入力端子に接続され、多数決回路２１の出力端子は、ＡＮＤ回路Ａ０の一方の入力端子に接続されている。なお、多数決回路２１は、ダミーノードＤＢに保持されているデータが一定数以上のダミーセルＤＭ１〜ＤＭｋで反転したかどうかを判定することができる。

そして、多数決回路２１において、ダミーノードＤＢに保持されているデータが一定数以上のダミーセルＤＭ１〜ＤＭｋで反転したと判定されると、多数決回路２１の出力が立ち下がる。このため、ワード線開信号ＳＬがロウレベルＬになり、ワード線ＷＬが閉じられることで、メモリセル１２の書き込みが停止される。

ここで、複数のダミーセルＤＭ１〜ＤＭｋの反転状況に基づいてワード線ＷＬが閉じられるように制御することにより、ダミーセルＤＭ１〜ＤＭｋの書き込みにかかる時間のばらつきを吸収させることができる。

（第４実施形態）
図８は、本発明の第４実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図８において、この半導体記憶装置では、図７のダミービット線電圧制御部１７の代わりに図５のダミービット線電圧制御部１７´が設けられている以外は、図７と同様である。

１１メモリセルアレイ、１２メモリセル、１３ロウデコーダ、１４書き込み回路、１５読み出し回路、１６、ＤＭ１〜ＤＭｋダミーセル、１７、１７´ ダミービット線電圧制御部、１８タイミング制御部、１９選択時間制御部、２０カラムセレクタ、Ｎ、ＮＢ記憶ノード、Ｄ、ＤＢダミーノード、ＷＬ、ＷＬ１〜ＷＬｎワード線、ＢＬ、ＢＬＢ、ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍビット線、ＤＢＬ、ＤＢＬＢダミービット線、Ｌ１、Ｌ２、ＤＬ１、ＤＬ２負荷トランジスタ、Ｄ１、Ｄ２、ＤＤ１、ＤＤ２駆動トランジスタ、Ｆ１、Ｆ２、ＤＦ１、ＤＦ２伝送トランジスタ、Ａ０〜ＡｎＡＮＤ回路、Ｖ０〜Ｖｋインバータ、Ｍ１電界効果トランジスタ、Ｒ１、Ｒ２抵抗、２１多数決回路

Claims

データを記憶するメモリセルと、
前記メモリセルの動作を模擬するダミーセルと、
前記メモリセルの書き込みタイミングに合わせて前記ダミーセルに書き込みを行わせる書き込み制御部と、
前記ダミーセルの書き込み状況の監視結果に基づいて、前記メモリセルのロウ選択を行うワード線の開閉を行うロウデコーダとを備えることを特徴とする半導体記憶装置。
データを相補的に保持する１対の記憶ノードが設けられたメモリセルと、
前記記憶ノードとの間でやり取りされるデータを伝送するビット線と、
データを相補的に保持する１対のダミーノードが設けられたダミーセルと、
前記ダミーノードとの間でやり取りされるデータを伝送するダミービット線と、
前記ダミーノードに保持されているデータが反転するように前記ダミービット線の電圧を制御するダミービット線電圧制御部と、
前記ダミーノードに保持されているデータの反転状況に基づいて、前記メモリセルのロウ選択時間を制御する選択時間制御部と、
前記選択時間制御部にて制御されたロウ選択時間に基づいて、前記メモリセルのロウ選択を行うロウデコーダとを備えることを特徴とする半導体記憶装置。
前記ダミービット線電圧制御部は、各ライトサイクル内において、前記ダミーノードに保持されているデータを反転させた後、前記ダミーノードに保持されているデータを初期値に戻すように前記ダミービット線の電圧を制御することを特徴とする請求項２に記載の半導体記憶装置。
前記ダミービット線電圧制御部は、各リードサイクル内または各ライトサイクル内において、前記ダミーノードに保持されているデータが複数回繰り返して反転するように前記ダミービット線の電圧を制御することを特徴とする請求項２または３に記載の半導体記憶装置。
前記ダミービット線電圧制御部は、前記選択時間制御部にて制御されたロウ選択時間に基づいて、前記ダミービット線の電圧を制御することを特徴とする請求項４に記載の半導体記憶装置。
前記ダミービット線電圧制御部は、前記ダミーノードに保持されているデータの反転が所定値だけ遅れるように、前記ダミービット線のロウ側の電圧を前記ビット線のロウ側の電圧よりも上昇させることを特徴とする請求項２から５のいずれか１項に記載の半導体記憶装置。
前記ダミービット線電圧制御部は、前記ダミービット線のロウ側の電圧の上昇分を抵抗分圧にて生成することを特徴とする請求項６に記載の半導体記憶装置。
前記ダミーセルは複数設けられ、
前記ダミーノードに保持されているデータが一定数以上のダミーセルで反転したかどうかを判定する多数決回路をさらに備え、
前記選択時間制御部は、前記多数決回路による判定結果に基づいて、前記メモリセルのロウ選択時間を制御することを特徴とする請求項２から７のいずれか１項に記載の半導体記憶装置。
前記メモリセルは、一対の第１の駆動トランジスタ、一対の第１の負荷トランジスタ、一対の第１の伝送トランジスタが設けられ、
前記ダミーセルは、一対の第２の駆動トランジスタ、一対の第２の負荷トランジスタ、一対の第２の伝送トランジスタが設けられ、
前記第１の伝送トランジスタのゲートはワード線に接続され、前記第２の伝送トランジスタのゲートにはハイレベル電位が印加されていることを特徴とする請求項２から８のいずれか１項に記載の半導体記憶装置。