JP2006004463A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み終了タイミングを読出し遅延により生成しているため、書き込み動作においては過剰なタイミングマージンを含むことになり、サイクルタイムの高速化を阻害していた。
【解決手段】ダミーワード線ＤＷＬと通常の書き込み遅延特性にほぼ等しい遅延特性を有するタイミング調整回路５とを設ける。タイミング調整回路５は、ダミーワード線ＤＷＬにより駆動されるダミーセル６と、ダミーセル６の出力を検知する検知回路７より構成される。通常の書き込み遅延を検知したことにより出力される検知信号に基づいて、書き込み動作を終了させることができ、書き込み動作における過剰なタイミングマージンを抑制できる。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、特に半導体記憶装置の書き込みおよび読み出しタイミングの生成に関するものである。

スタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と記載する）などの半導体記憶装置においては、データの読出し／書き込みの動作タイミングを制御するために、ダミーセルを配置し、そのダミーセルの動作により動作タイミングを発生させる機能を搭載することがある。この際、読出し／書き込みにおける一連の動作終了タイミングを制御するために、ダミーメモリセルの出力に基づいて、書き込み／読出し動作の終了タイミングを発生させる技術が開示されている（例えば、特許文献１参照）。特許文献１では、ダミーメモリセルが各ワード線毎に同一のダミービット線に接続されており、ダミーメモリセルの読出し遅延を出力判定器で検出することで、読み出し／書き込みそれぞれの動作の終了タイミングを発生させている。
特開平９−１２８９５８（図１）

通常、半導体記憶装置では、読出し動作よりも書き込み動作に要する時間の方が短い。

特許文献１の図１に示される半導体記憶装置のように、ダミーセルの読み出し遅延に基づいて書き込み終了タイミングを発生する構成では、書き込み動作に、過剰なタイミングマージンを含むことになる。よって、書き込み動作にかかる時間が増加し、高速化の妨げとなる。

本発明は、上記問題を解決するためになされたものであり、その目的は、省面積な構成で、書き込み動作における過剰なタイミングマージンを抑制し、書き込み動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、書き込み動作の高速化を実現可能な半導体記憶装置を提供することである。

上記課題を解決するため、本発明の半導体記憶装置は、以下の構成を有する。

すなわち、本発明の半導体記憶装置は、複数のワード線と、複数のビット線対と、複数のワード線と複数のビット線対との交点に配置された複数のメモリセルからなるメモリセルアレイと、複数のワード線のいずれかを活性化する行デコーダと、活性化されるワード線に同期して活性化するダミーワード線と、ダミーワード線に接続した複数のダミーメモリセルと、ダミーワード線の活性化により駆動されるダミーセルと、ダミーセルの出力を入力とする書き込み検知回路とを備え、書き込み検知回路の出力信号に基づいて、書き込み終了タイミングが生成されることを特徴とするものである。

上記構成において、書き込み終了タイミングに基づいて、活性化されたワード線とダミーワード線とを非活性状態とする。

上記構成において、ダミーワード線は、書き込み動作時のみ活性化する。

上記構成において、ダミーセルは、ゲートがダミーワード線に接続され、ソースが接地され、ドレインを出力とするトランジスタで構成される。

上記構成において、ダミーセルを構成するトランジスタの駆動能力は、メモリセルに対する書き込み駆動能力と等しい。

上記構成において、書き込み検知回路の検知レベルは、メモリセルの書き込みレベルと等しい。

上記構成において、ダミーセルの出力信号線の負荷は、ビット線の負荷と同等である。

上記構成において、ダミーセルは、行デコーダとメモリセルアレイとの間に配置される。

上記構成において、ダミーセルと書き込み検知回路とを複数配置し、複数の書き込み検知回路の出力結果に基づいて、最も遅い書き込み終了タイミングを生成する手段を有し、書き込み終了タイミングにより、活性化されたワード線とダミーワード線とを非活性状態とする。

本発明の別の半導体記憶装置は、複数のワード線と、複数のビット線対と、複数のワード線と複数のビット線対との交点に配置された複数のメモリセルからなるメモリセルアレイと、複数のワード線のいずれかを活性化する行デコーダと、活性化されるワード線に同期して活性化する第１のダミーワード線と、第１のダミーワード線に接続した第１の複数のダミーメモリセルと、第１のダミーワード線により駆動される第１のダミーセルと、第１のダミーセルの出力を入力とする書き込み検知回路と、活性化されるワード線に同期して活性化する第２のダミーワード線と、第２のダミーワード線に接続した第２の複数のダミーメモリセルと、第２のダミーワード線により駆動される第２のダミーセルと、第２のダミーセルの出力を入力とする読み出し検知回路と備え、
書き込み時は、書き込み検知回路の出力信号に基づいて、書き込み終了タイミングが生成され、
読み出し時は、読み出し検知回路の出力信号に基づいて、読み出し終了タイミングが生成されることを特徴とするものである。

本発明の別の半導体記憶装置は、複数のワード線と、複数のビット線対と、複数のワード線と複数のビット線対との交点に配置された複数のメモリセルからなるメモリセルアレイと、複数のワード線のいずれかを活性化する行デコーダと、活性化されるワード線に同期して活性化するダミーワード線と、ダミーワード線に接続した複数のダミーメモリセルと、ダミーワード線により駆動される第１のダミーセルと、第１のダミーセルの出力を入力とする書き込み検知回路と、ダミーワード線により駆動される第２のダミーセルと、第２のダミーセルの出力を入力とする読み出し検知回路とを備え、
書き込み時は、書き込み検知回路の出力信号に基づいて、書き込み終了タイミングが生成され、
読み出し時は、読み出し検知回路の出力信号に基づいて、読み出し終了タイミングが生成されることを特徴とするものである。

上記構成において、第１のダミーセルの出力信号線と第２のダミーセルの出力信号線は、ビット線対と同一な構成である。

上記構成において、第１のダミーセルの出力信号線と第２のダミーセルの出力信号線の負荷は、ビット線対のビット線と反転ビット線の負荷と同等である。

本発明の半導体記憶装置によれば、ダミーワード線、ダミーセルおよび書き込み検知回路により、通常の書き込み遅延とほぼ等しい遅延を検知することができるため、通常の書き込み遅延に基づいた書き込み終了タイミングを生成可能となり、その検知信号により書き込み動作を終了させる。その結果、書き込み動作における過剰なタイミングマージンを抑制し、書き込み動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、書き込み動作の高速化を実現することができる。

書き込み動作時にのみダミーワード線を駆動し、書き込み検知回路を活性化させることで、読出し動作時において、消費電力の低減が図れ、さらには、読出し動作時の書き込み検知回路における貫通電流や誤動作の発生を回避できるため、安定した動作が可能となる。

ダミーセルを行デコーダとメモリセルアレイとの間に配置する構成にすることにより、書き込み動作の終了タイミングの検知信号である検知信号の伝播遅延を抑制することができ、書き込み動作における、更なる高速化が図れる。

ダミーセルと書き込み検知回路を複数個配置することで、メモリセル毎の特性バラツキによる書き込み特性のバラツキを吸収でき、より確実な書き込みタイミングの生成が可能となる。

本発明の半導体記憶装置によれば、書き込み用および読み出し用のダミーワード線ならびにタイミング調整回路を構成するダミーセルおよび書き込み用および読み出し用の検知回路を用いることにより、通常の書き込み遅延および読み出し遅延とほぼ等しい遅延に基づいて、それぞれの動作終了タイミングを出力することが可能となる。その結果、それぞれの動作における過剰なタイミングマージンを抑制し、各動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、高速化を実現することができる。

タイミング調整回路を構成する、書き込み用および読み出し用のダミービット線をメモリアレイにおける相補ビット線対と等しい構成にて配置することにより、書き込み用および読み出し用のダミービット線およびダミービット線における負荷を通常のメモリセルを流用して共用できるため、書き込み用および読み出し用のタイミング調整回路を個別で設ける場合に比べて、省面積な構成で実現することができる。

タイミング調整回路を構成する書き込み用および読み出し用のダミーセルを共通のダミーワード線で駆動する構成としても、通常の書き込み遅延および読み出し遅延とほぼ等しい遅延に基づいて、それぞれの動作終了タイミングを出力することが可能であり、その結果、より省面積な構成で、それぞれの動作における過剰なタイミングマージンを抑制し、各動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、高速化を図ることができる。

（第１の実施の形態）
図1は、本発明における半導体記憶装置の第1の実施形態を示すものである。半導体記憶装置１００は、ＳＲＡＭによって構成されており、内部クロックＩＣＬＫに同期して動作する同期型ＳＲＡＭである。

半導体記憶装置１００には、多数のメモリセルより構成されるメモリセルアレイＭＡＲＲが設けられており、行方向にｍ個、列方向にｎ個（ｍ、ｎ≧１）のメモリセルが配列されている。ただし図１においては、便宜上ｋ（１≦ｋ≦ｍ）列目のメモリセル列のみを簡略化して記載している。

ここで、図１０において、メモリアレイＭＡＲＲを構成するメモリセルの回路図を示す。

メモリセルは、インバータＩＮＶ１、ＩＮＶ２の入出力同士を接続したフリップフロップと、２つの転送トランジスタＴ１、Ｔ２より構成され、インバータＩＮＶ１の出力ノードは、転送トランジスタＴ１を介してビット線ＢＬに接続され、インバータＩＮＶ２の出力ノードは、転送トランジスタＴ２を介して反転ビット線ＮＢＬに接続される。

またメモリセルアレイＭＡＲＲは、ｎ行の各メモリセル行ごとに列方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬ１ないしＷＬｎを有している。
またメモリセルアレイＭＡＲＲには、ｍ列の各メモリセル列ごとに行方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬ１／ＮＢＬ１ないしＢＬｍ／ＮＢＬｍが設けられている（図１では、ｋ列目の相補ビット線対ＢＬｋ／ＮＢＬｋのみを記載）。

相補ビット線対ＢＬｋ／ＮＢＬｋには、２つのＮチャネルトランジスタよりなるカラム選択ゲートＣＧｋが接続されている。相補ビット線対ＢＬｋ／ＮＢＬｋは、ｎチャネルＭＯＳトランジスタからなるカラム選択トランジスタ１、２を介してデータ線対ＤＬ／ＮＤＬに接続される。

また、相補ビット線対ＢＬｋ／ＮＢＬｋには、２つのｐチャネルＭＯＳトランジスタ３、４より構成されるプリチャージ回路ＰＴｋが接続される。トランジスタ３、４の共通化されたゲート端子には、プリチャージ動作制御を行うためのプリチャージ制御信号ＰＣＳが入力される。またトランジスタ３、４のドレイン端子はビット線対ＢＬｋ／ＮＢＬｋのいずれか一方に、ソース端子は電源に接続されており、プリチャージ制御信号ＰＣＳが活性化された時に、ビット線ＢＬｋおよびＮＢＬｋをともにＨレベルにチャージする。

半導体記憶装置１００は、ダミーワード線ＤＷＬを有し、その負荷として各々が通常のメモリセルと同一構成であるｍ個のダミーメモリセル（図１では、ｋ列目のダミーメモリセルであるＤＭＣｋのみ記載してある）が接続され、通常のワード線と等しい寄生容量を有する。

半導体記憶装置１００には、行デコーダＲＤＣが設けられ、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号ＲＡＤｘ（１≦ｘ≦ｎ）を外部より受け取り、内部クロックＩＣＬＫに同期して、相応するワード線を活性化する。

またダミーワード線ＤＷＬは、アクセスすべきメモリセルが含まれるメモリセル行に対応する行アドレスＲＡＤｘ（１≦ｘ≦ｎ）の入力に基づいて活性化されるワード線に同期して、行デコーダＲＤＣにより活性化される。

半導体記憶装置１００は書き込み回路ＷＡＭＰおよび制御回路ＣＴＬを有する。書き込み動作時において、制御回路ＣＴＬは、外部より書き込み制御信号ＷＣＳを受け取り、入力された書き込み制御信号ＷＣＳに基づいて書き込みイネーブル信号ＷＥＮを出力する。書き込み回路ＷＡＭＰは書き込みイネーブル信号ＷＥＮにより制御される。

書き込み回路ＷＡＭＰが書き込みイネーブル信号ＷＥＮにより活性化されると、外部より入力される入力データＤｉｎがデータ線対ＤＬ／ＮＤＬに伝播することになる。

半導体記憶装置１００には列デコーダＣＤＣが設けられており、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号ＣＡＤｘを受け取り、カラム選択信号ＣＳｋにより相応する相補ビット線対に接続されたカラム選択ゲートＣＧｋを活性化し、データ線対ＤＬ／ＮＤＬのデータが選択されたカラム選択ゲートＣＧｋを介して相補ビット線対ＢＬｋ／ＮＢＬｋに伝播される。

図２は行デコーダＲＤＣの構成例である。図２を参照して、その構成について説明する。

行デコーダＲＤＣは、メモリアレイ行数と同数のｎ本のアドレス入力端子ＲＡＤｘを有しており、各行アドレス入力端子ＲＡＤ１ないしＲＡＤｎと各ワード線ＷＬ１ないしＷＬｎは１対１に対応する。行デコーダＲＤＣには、入力段として、ｎ個の２入力ＡＮＤゲート回路Ａ１ないしＡｎが、各行アドレス入力端子毎に配置されており、それぞれの行アドレス入力信号ＲＡＤｘと内部クロックＩＣＬＫを入力とする２入力ＡＮＤ出力を形成する。２入力ＡＮＤ出力はそれぞれバッファ回路Ｂ１ないしＢｎに入力され、ワード線ＷＬ１ないしＷＬｎは、それぞれ接続されたバッファ回路Ｂ１ないしＢｎにより駆動される。

またダミーワード線ＤＷＬは、内部クロックＩＣＬＫを入力とする２段のバッファ回路ＤＢ１、ＤＢ２により駆動される。

半導体記憶装置１００は、書き込み終了タイミングを検知する手段として、前述したダミーワード線ＤＷＬと、さらにダミーワード線ＤＷＬにより駆動されるタイミング調整回路５とを有する。タイミング調整回路５は、メモリアレイＭＡＲＲを挟んで行デコーダＲＤＣと対向する側に配置される。

タイミング調整回路５は、通常の書き込み動作において、書き込み回路ＷＡＭＰによりメモリセルへデータが書き込まれる際の書き込み遅延特性とほぼ等しい遅延特性を有する回路により構成される。この遅延をタイミング調整回路５が検知し、その検知信号線８の検知信号に基づいて、書き込み回路ＷＡＭＰの制御信号である書き込みイネーブル信号ＷＥＮが不活性化され、書き込み動作を終了させる。

通常のメモリセルへの書き込み動作は、書き込みイネーブル信号ＷＥＮにより書き込み回路ＷＡＭＰが活性化され、活性化された書き込み回路ＷＡＭＰが、ビット線対ＢＬｋ／ＮＢＬｋを駆動して選択されたメモリセルへ入力データＤｉｎを書き込むことにより行われる。本発明における半導体記憶装置１００においては、この一連の書き込み動作に対する遅延をダミーワード線ＤＷＬおよびタイミング調整回路５を用いて検知することにより、通常の書き込み遅延にほぼ等しいタイミングで、書き込み終了タイミングを発生させる。

続いて図１を参照しながら、タイミング調整回路５の構成について説明する。

タイミング調整回路５は、ダミーセル６、ダミービット線ＤＢＬおよび書き込み検知回路７を有する。

ダミービット線ＤＢＬには、通常のメモリセルと等しい寄生容量を与えるために負荷として設けられるダミーメモリセル群Ｌが接続され、またゲートがＨレベルに固定されたＮチャネルトランジスタにより構成されるダミー用カラム選択トランジスタＤＣＧを介して書き込み検知回路７に接続される。
またダミービット線ＤＢＬには、ダミー用プリチャージ回路ＤＰＴが接続される。ダミー用プリチャージ回路ＤＰＴは、ゲートにはプリチャージ制御信号ＰＣＳが印加され、ドレインがダミービット線ＤＢＬに、ソースが電源電圧にそれぞれ接続されたＰチャネルＭＯＳトランジスタより構成され、プリチャージ期間にプリチャージ制御信号ＰＣＳが活性化されＬレベルとなると、オンし導通状態となり、ダミービット線ＤＢＬをＨレベルにチャージする。
ダミーセル６は、ゲートがダミーワード線ＤＷＬに、ドレインがダミービット線ＤＢＬに、ソースが接地電位にそれぞれ接続されているＮチャネルトランジスタ６にて構成される。このＮチャネルトランジスタは、書き込み動作時にダミーワード線ＤＷＬが活性化されると、オンし導通状態となり、ダミー用プリチャージ回路ＤＰＴによりＨレベルにチャージされていたダミービット線ＤＢＬの電位を降下させる。

このダミービット線ＤＢＬの電位降下を、書き込み検知回路７が検知することで、検知信号線８に検知信号が出力され、書き込み終了タイミングを出力する。

ここで、本実施の形態における書き込み検知回路７は、図４にて示される反転回路９にて構成される。

この反転回路９により検知された検知信号線８の検知信号は行デコーダＲＤＣ、列デコーダＣＤＣおよび制御回路ＣＴＬに入力される。

行デコーダＲＤＣに入力された検知信号線８の検知信号に基づいて、活性化されたワード線およびダミーワード線ＤＷＬが不活性化される。

列デコーダＣＤＣに入力された検知信号線８の検知信号に基づいて、カラム選択ゲートＣＧｋがオフし非導通状態になる。

制御回路ＣＴＬに入力された検知信号線８の検知信号に基づいて、書き込みイネーブル信号ＷＥＮをディスイネーブルにすることで書き込み動作が終了するとともに、プリチャージ制御信号ＰＣＳはイネーブル状態に制御され、次のサイクルに備えてプリチャージ期間に入る。

続いて、以上のように構成された半導体記憶装置１００の書き込み時における動作について説明する。

書き込み動作前（プリチャージ期間）には、制御回路ＣＴＬによりプリチャージ制御信号ＰＣＳがＬレベルに制御されているため、プリチャージ回路ＰＴｋを構成する各Ｐチャネルトランジスタ３、４およびダミープリチャージ回路ＤＰＴである各Ｐチャネルトランジスタは導通状態にあり、２組の相補ビット線対ＢＬｋ／ＮＢＬｋおよびダミービット線ＤＢＬは、それぞれ電源電圧に接続され、Ｈレベルにチャージされている。

アクセス開始時において、外部より書き込み制御信号ＷＣＳが制御回路ＣＴＬに入力されると、制御回路ＣＴＬは、入力された書き込み制御信号ＷＣＳに基づいて、書き込みイネーブル信号ＷＥＮを活性化する。活性化された書き込みイネーブル信号ＷＥＮにより、書き込み回路ＷＡＭＰが活性化される。

また同じくアクセス開始時において、行アドレス信号ＲＡＤｘが外部より入力される。行デコーダＲＤＣは、ワード線ＷＬ１ないしＷＬｎのうち入力された行アドレス信号ＲＡＤｘに対応するいずれか一本のワード線をＨレベルに活性化し、さらにそのワード線の選択に同期してダミーワード線ＤＷＬを活性化する。ここで、ワード線ＷＬｎが選択される場合の動作について図２を用いて説明する。まず、選択すべきワード線ＷＬｎに対応する行アドレス信号端子ＲＡＤｎがＨレベルに変化し（他の行アドレス入力端子はＬレベル）、 さらに内部クロックＩＣＬＫがＨレベルに変化すると、２入力ＡＮＤゲート回路Ａｎの出力はＨレベルとなり、バッファ回路Ｂｎを介してワード線ＷＬｎがＨレベルに駆動される。その結果、選択されたワード線ＷＬｎに接続されているメモリセルは、図１０を参照して、転送トランジスタＴ１、Ｔ２がオンし導通状態になることで、メモリセルの記憶ノードは、ビット線対ＢＬｋ／ＮＢＬｋと電気的に接続される。

さらに内部クロックＩＣＬＫは、バッファ回路ＤＢ１にも入力されている。半導体記憶装置１００の動作時に、内部クロックＩＣＬＫがＨレベルに変化することにより、２段のバッファ回路ＤＢ１、ＤＢ２を介してダミーワード線ＤＷＬがＨレベルに活性化される。

このように、ダミーワード線ＤＷＬは、通常のワード線ＷＬ１ないしＷＬｎと同じく、内部クロックＩＣＬＫの入力に基づいて活性化されるため、アクセスすべきワード線ＷＬｎが活性化されるのに同期して活性化されることになる。

さらに同じくアクセス開始時において、列デコーダＣＤＣは、列アドレス信号ＣＡＤｘが外部より入力されると、入力された列アドレス信号に応じて、アクセスすべきメモリセルが含まれるメモリセル列に対応するカラム選択信号ＣＳｋが選択され、Ｈレベルに活性化される。その結果、カラム選択ゲートＣＧｋが導通状態となり、ビット線対ＢＬｋ／ＮＢＬｋとデータ線対ＤＬ／ＮＤＬが電気的に接続され、同じくアクセス開始時に外部より入力されたデータＤｉｎは、書き込み回路ＷＡＭＰによりカラム選択ゲートＣＧｋを介して、アクセスすべきメモリセルへ書き込まれることになる。

また一方で、アクセスすべきワード線の駆動に同期してＨレベルに活性化されたダミーワード線ＤＷＬは、ダミーセル６を構成するｎチャネルトランジスタのゲートに接続されており、ダミーセル６のＮチャネルトランジスタをオンし導通状態とする。そして、ダミービット線ＤＢＬはダミーセル６のトランジスタを介して接地電位に接続される。その結果、ダミー用プリチャージ回路ＤＰＴによってＨレベルにチャージされていたダミービット線ＤＢＬの電位が降下し、反転回路により構成された書き込み検知回路７がダミービット線ＤＢＬの電位変化を検出し、その出力である検知信号線８の検知信号がＬレベルからＨレベルへと変化することで、ダミーセル６の出力が検知されたことになる。

制御回路ＣＴＬは、前述した検知信号線８の検知信号に基づいて、書き込みイネーブル信号ＷＥＮを不活性化する。その結果、書き込み回路ＷＡＭＰが不活性化され、書き込み動作を完了させる。

ここで、前述したように通常の書き込み動作は、書き込みイネーブル信号ＷＥＮにより書き込み回路ＷＡＭＰが活性化され、活性化された書き込み回路ＷＡＭＰが、ビット線対ＢＬｋ／ＮＢＬｋを駆動して、選択されたメモリセルへ入力データＤｉｎを書き込むことにより行われるが、通常の設計においては、アドレス入力後、書き込みイネーブル信号ＷＥＮの信号線とダミーワード線ＤＷＬは、ほぼ同時に活性化されるように、制御回路ＣＴＬおよび行デコーダＲＤＣを設計する。

そこで、書き込み動作における行方向の動作遅延である書き込み回路ＷＡＭＰを活性化させる書き込みイネーブル信号ＷＥＮの伝播遅延を、ダミーワード線ＤＷＬを駆動するのに要する遅延で代用し、列方向動作遅延である活性化された書き込み回路ＷＡＭＰによるメモリセルへの書き込み動作に要する遅延については、同様の遅延特性を有するタイミング調整回路５による遅延特性で代用することにより、実際の書き込み動作遅延に基づいた、書き込み終了タイミングの検出を行うことができる。

続いて、それぞれの遅延をダミーワード線ＤＷＬおよび書き込み終了タイミング検知回路５の遅延により代用できる理由を説明する。まず、行方向における動作の遅延時間について説明する。書き込みイネーブル信号ＷＥＮは、ここでは図示しない入出力回路の数と同数の書き込み回路ＷＡＭＰが接続されており、ダミーワード線ＤＷＬとは異なる配線負荷を有することになるが、ダミーワード線ＤＷＬおよび書き込みイネーブル信号ＷＥＮの信号線はともに金属配線にて形成されるため、通常は配線遅延の差はほとんどないとみなすことができ、その結果、それら信号線が制御する書き込み回路ＷＡＭＰおよびダミーセル６は、ほぼ同タイミングで活性化されることになる。よって、書き込み動作における行方向遅延はダミーワード線ＤＷＬを駆動するのに要する遅延で近似することができる。

続いて、列方向における動作の遅延時間について説明する。

通常の書き込み動作は、書き込み回路ＷＡＭＰがビット線対ＢＬｋ／ＮＢＬｋを駆動して選択されたメモリセルへデータを書き込むことにより行われる。タイミング調整回路５は、この一連の書き込み動作を、ダミーセル６によりダミービット線ＤＢＬを駆動し、書き込み検知回路７の出力状態を反転させる動作により代用する。

書き込み終了タイミング検知回路５が有するダミービット線ＤＢＬは、通常のビット線と等しい寄生容量を有しており、ダミーセル６のダミービット線ＤＢＬを駆動する能力を、書き込み回路ＷＡＭＰのビット線を駆動する能力に等しく設計し、さらに書き込み検知回路７の反転レベルをメモリセルの書き込みレベルと等しくなるように設計しておく。これによりタイミング調整回路５は、通常の書き込み動作の際に書き込み回路ＷＡＭＰによりデータをメモリセルへ書き込む際に要する遅延時間にほぼ等しい遅延を有することになる。よって、書き込み動作における列方向遅延は、タイミング調整回路５の遅延で近似することができる。

このように、ダミーワード線ＤＷＬおよびタイミング調整回路５により、通常の書き込み遅延にほぼ等しい書き込み動作終了タイミングを生成することができる。

また、検知信号線８の検知信号は、書き込みイネーブル信号を不活性化する以外に、行デコーダＲＤＣおよび列デコーダＣＤＣへも入力されている。検知信号線８の検知信号に基づいて、行デコーダＲＤＣは選択されていたワード線およびダミーワード線ＤＷＬをＬレベルに制御することで不活性化し、列デコーダＣＤＣは選択されていたカラム選択信号ＣＳｋをＬレベルに制御しカラム選択ゲートＣＧｋを非導通状態にする。またさらに検知信号線８の検知信号に基づいて、制御回路ＣＴＬはプリチャージ制御信号ＰＣＳをＨレベルからＬレベルへと制御し、プリチャージ回路ＰＴｋおよびダミー用プリチャージ回路ＤＰＴを導通状態とし、次のサイクルに向けたプリチャージ動作へと移行することで、書き込み動作を終了する。

以上の説明のように、ダミーワード線ＤＷＬおよびタイミング調整回路５を用いることにより、通常の書き込み遅延とほぼ等しい遅延を検知することができるため、通常の書き込み遅延に基づいた書き込み終了タイミングを生成可能となり、その検知信号線８の検知信号により書き込み動作を終了させる。その結果、書き込み動作における過剰なタイミングマージンを抑制し、書き込み動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、書き込み動作の高速化を実現することができる。
（第２の実施の形態）
本発明における半導体記憶装置の第２の実施の形態について説明する。本実施の形態における半導体記憶装置は、第１の実施の形態における半導体記憶装置と同様に図１で示される。本実施の形態における半導体記憶装置１００はＳＲＡＭによって構成されており、タイミング調整回路５が書き込み動作時のみ動作可能な構成を有するが、前述した第１の実施の形態における半導体記憶装置１００と異なる点は、ダミーワード線ＤＷＬを書き込み動作時のみ活性化し、タイミング調整回路５における書き込み検知回路７を書き込み動作時のみ活性化する構成とする点である。

第１の実施の形態とほぼ同様の構成であるので、その要部についてのみ説明する。

本実施の形態における行デコーダＲＤＣの構成例を図３に示す。図２において示されている第１の実施の形態における行デコーダＲＤＣの構成要素と同一の構成要素には同一の符号を付してある。本実施の形態における行デコーダＲＤＣの前述した第１の実施の形態における行デコーダＲＤＣにおける構成例との違いは、ダミーワード線ＤＷＬが、内部クロックＩＣＬＫおよび書き込み制御信号ＷＣＳにより駆動される点である。つまり内部クロックＩＣＬＫおよび書き込み制御信号ＷＣＳが２入力ＡＮＤゲート回路ＤＡ１に入力され、その２入力ＡＮＤ出力に基づいてダミーワード線ＤＷＬが活性化される。具体的な動作としては、書き込み動作時において、書き込み制御信号ＷＣＳがＨレベルに設定された状態で、内部クロックＩＣＬＫがＨレベルに変化する。その結果、２入力ＡＮＤＤＡ１の出力はＨレベルとなり、バッファ回路ＤＢ２を介して、ダミーワード線ＤＷＬがＨレベルに活性化され、タイミング調整回路５が駆動される。

前述した本発明における第１の実施の形態における半導体記憶装置１００においては、ダミーワード線ＤＷＬが、内部クロックＩＣＬＫのみにより制御されているため、読出し動作時においても、タイミング調整回路５が動作し、不要な消費電力を生じていたが、上述した図３に示すような行デコーダＲＤＣの構成とすることで、ダミーワード線ＤＷＬの駆動は、書き込み動作時にのみ限定することが可能となるため、読出し動作時における消費電力の低減が図れる。

しかし前述のように、図３に示される行デコーダＲＤＣを適用して、書き込み動作時にのみダミーワード線ＤＷＬを駆動可能とする構成では、読み出し動作時において、次のような問題が考えられる。

読み出し動作期間に入ると同時に、プリチャージ制御信号ＰＣＳがＨレベルへと変化し、ダミー用プリチャージ回路ＤＰＴのトランジスタがオフに制御され、プリチャージ動作が解除される。しかし、ダミーセル６であるＮチャネルトランジスタも、オフ状態にあるために、直前までＨレベルにチャージされていたダミービット線ＤＢＬはフローティング状態となり、リーク電流等による電位降下が生じ、タイミング調整回路５における書き込み検知回路７を構成する反転回路９において、貫通電流が流れたり、誤動作が発生する可能性がある。

そこで上記問題を鑑みて、タイミング調整回路５における書き込み検知回路７は、図５に示す構成とする。つまり図５において、ダミーセル６の出力のみならず、同時に書き込み制御信号ＷＣＳが活性化されている時のみにおいて、検知信号線８に検知信号を発生させる。つまりダミーセル６の出力ノードであるダミービット線ＤＢＬの信号および書き込み制御信号ＷＣＳの反転回路１１による反転信号１１ａが、２入力ＮＡＮＤゲート回路１０に入力され、その２入力ＮＡＮＤ出力として、書き込み終了タイミングは検出され、検知信号線８に検知信号を発生する。

具体的な動作としては、書き込み動作時において、書き込み制御信号ＷＣＳがＬレベルに設定され、その反転信号１１がＨレベルに制御された状態で、ダミーセル６の出力であるダミービット線ＤＢＬのレベルがＨレベルからＬレベルへと変化すると、２入力ＮＡＮＤ１０の出力信号である検知信号８がＨレベルとなり、書き込み動作を終了したことが検知される。

以上で説明した構成の行デコーダＲＤＣおよびタイミング調整回路５を用いることにより、書き込み動作時にのみダミーワード線ＤＷＬを駆動し、書き込み検知回路を活性化することができる。そのため、読出し動作時において、消費電力の低減が図れ、さらには読出し動作時の書き込み検知回路７における貫通電流や誤動作の発生を回避できるため、安定した動作が可能となる。
（第３の実施の形態）
図６は、本発明における半導体記憶装置の第３の実施の形態を示すものである。前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の符号を付してある。

本実施の形態における半導体記憶装置１１０は、ＳＲＡＭによって構成されている。

前述した本発明における第１または第２の実施の形態における半導体記憶装置１００と異なる点は、タイミング調整回路５が行デコーダＲＤＣとメモリセルアレイＭＡＲＲとの間に配置されることである。第１または第２の実施の形態とほぼ同様の構成であるので、その要部についてのみ説明する。

本発明における第１または第２の実施の形態における半導体記憶装置１００においては、ダミーワード線ＤＷＬおよびタイミング調整回路を用いて、通常の書き込み遅延にほぼ等しい遅延を検知し、タイミング調整回路５より出力される検知信号線８の検知信号に基づいて書き込み動作を完了させている。

ここで、検知信号が、制御回路ＣＴＬへ入力されるまでの間の遅延時間が存在する。タイミング調整回路５が、メモリセルアレイＭＡＲＲを挟んで行デコーダＲＤＣと対向する側に配置されている場合には、検知信号線８が長配線となるため、配線負荷による遅延時間は、書き込み動作におけるタイミングマージンとなってしまう。

本実施の形態における半導体記憶装置１１０では、タイミング調整回路５が行デコーダＲＤＣとメモリセルアレイＭＡＲＲとの間に配置されているため、書き込み終了タイミングの検知信号線８の配線負荷による遅延はほとんど無視できる。

よって、第１および第２の実施の形態における検知信号８の伝播遅延を圧縮できる。

以上のように、タイミング調整回路５を行デコーダＲＤＣとメモリセルアレイＭＡＲＲとの間に配置する構成にすることにより、書き込み動作の終了タイミングの検知信号線８の伝播遅延を抑制することができ、書き込み動作における、更なる高速化が図れる。
（第４の実施の形態）
図７は、本発明における半導体記憶装置の第４の実施の形態を示すものである。前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の符号を付してある。本実施の形態における半導体記憶装置１２０は、ＳＲＡＭによって構成されている。前述した本発明における第１の実施の形態における半導体記憶装置１００に対して異なる点は、タイミング調整回路５が複数個配置され、それらの出力を入力とするＡＮＤゲート回路１２の出力信号を検知信号として検知信号線８に通している点である。図７においては、例として、２個のタイミング調整回路５を配置してある。その他は第１の実施の形態とほぼ同様の構成であるので、その要部についてのみ説明する。

メモリセルアレイＭＡＲＲには多数のメモリセルが存在するが、実際の半導体記憶装置では、全てのメモリセルが同じ特性を有することはなく、それぞれのメモリセル毎に特性バラツキが存在する。よって書き込みに要する時間にも多少のバラツキが存在する。よって本実施の形態のように、多数のタイミング調整回路５の結果に基づいて、それらのうち最も遅いタイミングで書き込み終了検知信号線８の検知信号を生成すれば、より確実な書き込みタイミングの生成が可能となる。

以上のように、タイミング調整回路５を複数個配置することで、メモリセル毎の特性バラツキによる書き込み特性のバラツキを吸収でき、より確実な書き込みタイミングの生成が可能となる。
（第５の実施の形態）
図８は本発明における半導体記憶装置の第５の実施の形態を示すものである。前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の符号を付してある。

本実施の形態における半導体記憶装置１３０は、ＳＲＡＭによって構成されており、前述した本発明における第２の実施の形態における半導体記憶装置１００の構成に対して、新たに読み出し動作の終了を検知する手段を有する。ここでは、その要部についてのみ説明する。

本実施の形態における半導体記憶装置１３０は、制御回路ＣＴＬ、センスアンプＳＡＭＰおよびセンスアンプイネーブル信号ＳＡＥを有する。読み出し動作時において、制御回路ＣＴＬは、外部より読み出し制御信号ＲＣＳを受け取り、入力された読み出し制御信号ＲＣＳに基づいてセンスアンプイネーブル信号ＳＡＥを活性化する。センスアンプＳＡＭＰは、センスアンプイネーブル信号ＳＡＥにより制御されており、活性化されると外部にデータが出力される（Ｄｏｕｔ）。

本実施の形態における半導体記憶装置１３０は、書き込み動作時に活性化される書き込み動作用ダミーワード線ＷＤＷＬと読み出し動作時に活性化される読み出し動作用ダミーワード線ＲＤＷＬとを有している。

またダミーワード線ＷＤＷＬ、ＲＤＷＬは、ともにｍ個のダミーメモリセルＤＭＣｋが接続されており、それらは通常のメモリセルと同一構成である。そのため、ダミーワード線ＷＤＷＬ、ＲＤＷＬが有する負荷は、通常のワード線と同等である。

またダミーワード線ＷＤＷＬ、ＲＤＷＬは、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレスＲＡＤｘ（１≦ｘ≦ｎ）の入力に基づいて活性化されるワード線に同期して、各動作時に、行デコーダＲＤＣにより活性化される。

また本実施の形態における半導体記憶装置１３０は、読み出しおよび書き込み動作の終了タイミングを生成するタイミング調整回路５を有する。

つまり図８を参照して、本実施の形態におけるタイミング調整回路５は、第１ないし第４の実施の形態におけるタイミング調整回路５の構成に対して、通常の読み出し遅延特性を有する読み出し動作の終了タイミングを検知するための回路を追加したものである。

タイミング調整回路５は、書き込み動作用ダミーセル６および読み出し動作用ダミーセル１３と、書き込み動作用ダミービット線ＷＤＢＬおよび読み出し動作用ダミービット線ＲＤＢＬと、読み出し検知回路１４と書き込み検知回路７を有する。

また、読み出し検知回路１４と書き込み検知回路７の出力信号８は共通化されている。

また、タイミング調整回路５は、ダミービット線ＷＤＢＬ、ＲＤＢＬに通常のメモリセルと等しい寄生容量を与えるための負荷として、ダミーメモリセル群Ｌ２を有する。

ここで、ダミービット線ＷＤＢＬ、ＲＤＢＬは、メモリセルアレイＭＡＲＲにおける相補ビット線対と同一の構成で配置されることを特徴とし、メモリセルアレイＭＡＲＲにおける通常のビット線対と同間隔にて配置される。

そのため、ダミーメモリセル群Ｌ２を通常のメモリセルを流用して構成し、ダミービット線ＷＤＢＬおよびＲＤＢＬの共通の負荷として接続することで、ダミービット線と負荷素子の関係は、メモリセルアレイＭＡＲＲにおけるビット線とメモリセルの構成と同等になるため、容易に実現できる。

また、以上の構成は、書き込み用および読み出し用のタイミング調整回路を個別で設ける場合に比べて、省面積化で実現可能である。
またタイミング調整回路５は、ゲートがＨレベルに固定されたＮチャネルトランジスタ１５、１６より構成されるダミー用カラム選択トランジスタＤＣＧを有する。

ダミービット線ＲＤＷＬはＮチャネルトランジスタ１５を介して、読み出し検知回路１４に接続され、ダミービット線ＷＤＷＬはＮチャネルトランジスタ１６を介して、書き込み検知回路７に接続される。

また、ダミービット線ＲＤＢＬ、ＷＤＢＬには、２つのＰチャネルトランジスタ１７、１８より構成されるダミー用プリチャージ回路ＤＰＴが接続される。Ｐチャネルトランジスタ１７、１８の各ゲートは共通化され、プリチャージ制御信号ＰＣＳが印加される。またＰチャネルトランジスタ１７のドレインはダミービット線ＲＤＢＬに、Ｐチャネルトランジスタ１８のドレインはダミービット線ＷＤＢＬに、Ｐチャネルトランジスタ１７、１８の各ソースは電源電圧にそれぞれ接続され、プリチャージ期間にプリチャージ制御信号ＰＣＳが活性化されＬレベルとなると、オンし導通状態となり、ダミービット線ＲＤＢＬ、ＷＤＢＬをＨレベルにチャージする。

書き込み動作用のダミーセル６は、ゲートがダミーワード線ＷＤＷＬに、ドレインがダミービット線ＷＤＢＬに、ソースが接地電位にそれぞれ接続されているｎチャネルトランジスタ６にて構成される。このｎチャネルトランジスタ６は、書き込み動作時にダミーワード線ＷＤＷＬが活性化されると、オンし導通状態となり、ダミー用プリチャージ回路ＤＰＴによりＨレベルにチャージされていたダミービット線ＷＤＢＬの電位を降下させる。
このダミービット線ＷＤＢＬの電位降下を、書き込み検知回路７が検知することにより書き込み終了タイミングを検知し、その検知信号８が出力される。

また書き込み検知回路の構成を図５に示す。これは第２の実施の形態における半導体記憶装置にて適用された書き込み検知回路と同一であり、ダミーセル６の出力ノードであるダミービット線ＷＤＢＬの信号および書き込み制御信号ＷＣＳの反転信号１１ａが２入力ＮＡＮＤゲート回路１０に入力され、その２入力ＮＡＮＤ出力として、検知信号線８に検知信号を発生させる。

制御回路ＣＴＬは、検知信号線８の検知信号に基づいて、書き込みイネーブル信号ＷＥＮを不活性化する。その結果、書き込み回路ＷＡＭＰは不活性化され、書き込み動作が終了する。

続いて、読み出し動作用のダミーセル１３の構成を図１１に示す。図１０に示される通常のメモリセルにおけるインバータ対ＩＮＶ１、ＩＮＶ２と同構成であるインバータＩＮＶ３とその出力ノード１９に接続される転送トランジスタＴ３により構成される。インバータＩＮＶ３の入力端子はＨレベルに固定されており、インバータＩＮＶ３を構成するｎチャネルトランジスタは常にオン状態にあるため、インバータＩＮＶ３の出力ノード１９はＬレベルに固定されている。
そしてインバータＩＮＶ３の出力ノード１９は転送トランジスタＴ３を介して、ダミービット線ＲＤＢＬに接続される。

この転送トランジスタＴ３は、読み出し動作時にダミーワード線ＲＤＷＬが活性化されて、オンし導通状態となると、転送トランジスタＴ３およびインバータＩＮＶ３を構成するｎチャネルトランジスタＴ４を介して、ダミー用プリチャージ回路ＤＰＴによりＨレベルにチャージされていたダミービット線ＲＤＢＬの電位は降下する。

このダミービット線ＲＤＢＬの電位降下を、読み出し検知回路１４が検知することで検知信号線８に検知信号が出力される。

図１２において、読み出し検知回路１４の構成例について示す。ダミーセル１３の出力ノードであるダミービット線ＲＤＢＬの信号および読み出し動作時に活性化される読み出し制御信号ＲＣＳの反転回路２１による反転信号が２入力ＮＡＮＤゲート回路２０に入力され、その２入力ＮＡＮＤ出力として、検知信号線８に検知信号を発生させる。

制御回路ＣＴＬは、前述した検知信号線８の検知信号に基づいて、センスアンプイネーブル信号ＳＡＥを不活性化する。その結果、センスアンプＳＡＭＰが不活性化され、読み出し動作を完了させる。

以上の書き込み動作時または読み出し動作時に出力された検知信号は、行デコーダＲＤＣ、列デコーダＣＤＣおよび制御回路ＣＴＬに供給される。
行デコーダＲＤＣに入力された検知信号線８の検知信号に基づいて、活性化されたワード線ＷＬおよびダミーワード線ＷＤＷＬまたはＲＤＷＬが不活性にされる。

列デコーダＣＤＣに入力された検知信号線８の検知信号に基づいて、カラム選択ゲートＣＧｋがオフし非導通状態になる。

また制御回路ＣＴＬに入力された検知信号に基づいて、書き込みイネーブル信号ＷＥＮを不活性にすることで書き込み動作が終了し、読み出し動作時においては、センスアンプイネーブル信号ＳＡＥを不活性にすることで読み出し動作が終了するとともに、プリチャージ制御信号ＰＣＳはイネーブル状態に制御され、次のサイクルに備えてプリチャージ期間に入る。

次に、半導体記憶装置１３０における行デコーダＲＤＣの構成を図９に示す。図２に示される第１の実施の形態における行デコーダと比較して異なる点は、本実施の形態において設けられた２本のダミーワード線ＲＤＷＬ、ＷＤＷＬを活性化する回路要素を個々に備える点である。

具体的には、書き込み動作においては、内部クロックＩＣＬＫおよび書き込み動作時に活性化される書き込み制御信号ＷＣＳが２入力ＡＮＤゲート回路ＤＡ２に入力され、２入力ＡＮＤ出力信号はバッファ回路ＤＢ３を介して、ダミーワード線ＷＤＷＬを活性化する。

また読み出し動作においては、内部クロックＩＣＬＫおよび読み出し動作時に活性化される読み出し制御信号ＲＣＳが２入力ＡＮＤゲート回路ＤＡ３に入力され、２入力ＡＮＤ出力信号はバッファ回路ＤＢ４を介して、ダミーワード線ＲＤＷＬを活性化する。

以上のように構成された半導体記憶装置１３０の動作について説明する。書き込み動作については、第２の実施の形態と同様であるので省略し、ここでは読み出し動作についてのみ述べることにする。

読み出し動作前（プリチャージ期間）には、制御回路ＣＴＬによりプリチャージ制御信号ＰＣＳがＬレベルに制御されているため、プリチャージ回路ＰＴｋおよびダミープリチャージ回路ＤＰＴを構成する各Ｐチャネルトランジスタ３、４、１７、１８は導通状態にあり、２組の相補ビット線対ＢＬｋ／ＮＢＬｋおよびダミービット線ＲＤＢＬ、ＷＤＢＬは、それぞれ電源電圧に接続され、Ｈレベルにチャージされている。

アクセス開始時において、行アドレス信号ＲＡＤｘが外部より入力される。図９を参照して、行デコーダＲＤＣは、ワード線ＷＬ１ないしＷＬｎのうち入力された行アドレス信号ＲＡＤｘに対応するいずれか一本のワード線をＨレベルに活性化し、さらにそのワード線選択に同期してダミーワード線ＲＤＷＬをも活性化する。ここで、ワード線ＷＬｎが選択される場合の動作については、第１ないし第４の実施の形態における行デコーダＲＤＣにおける動作と同様である。選択されたワード線に接続されているメモリセルは、ビット線対ＢＬｋ／ＮＢＬｋを駆動する。

また、読み出し動作時みのみ活性化される読み出し制御信号ＲＣＳがＨレベルに設定された状態で、内部クロックＩＣＬＫがＨレベルに変化すると、２入力ＡＮＤ回路ＤＡ３の出力はＨレベルとなり、バッファ回路ＤＢ４を介して、ダミーワード線ＲＤＷＬがＨレベルに活性化され、タイミング調整回路５が活性化される。

このように、ダミーワード線ＲＤＷＬは、通常のワード線ＷＬ１ないしＷＬｎと同じく、内部クロックＩＣＬＫの入力に基づいて活性化されるため、アクセスすべきワード線が活性化されるのに同期して活性化されることになる。

同様に列デコーダは、列アドレス信号ＣＡＤｘが外部より入力されると、入力された列アドレス信号に応じて、アクセスすべきメモリセルが含まれるメモリセル列に対応するカラム選択信号ＣＳｋを選択する。選択されたカラム選択信号ＣＳｋはＨレベルに変化し、カラム選択ゲートＣＧｋが導通状態になる。その結果、ビット線対ＢＬｋ／ＮＢＬｋとデータ線対ＤＬ／ＮＤＬが電気的に接続され、選択されたメモリセルにより駆動されるビット線対ＢＬｋ／ＮＢＬｋの電圧差がセンスアンプＳＡＭＰにより増幅されて、外部に出力されることになる。

また一方で、図１１を参照して、アクセスすべきワード線に同期してＨレベルに活性化されたダミーワード線ＲＤＷＬは、ダミーセル１３を構成する転送トランジスタＴ３のゲートに接続されており、トランジスタＴ３をオンし導通状態とする。そして、ダミービット線ＲＤＢＬはトランジスタＴ３、Ｔ４を介して接地電位に接続される。その結果、ダミー用プリチャージ回路ＤＰＴによってＨレベルにチャージされていたダミービット線ＲＤＢＬの電位が降下する。図１２における読み出し検知回路１４において、読み出し動作時に活性化される読み出し制御信号ＲＣＳがＬレベル制御された状態で、ダミービット線ＲＤＢＬの電位がＨレベルからＬレベルへ変化することで、２入力ＡＮＤ回路２０の出力である検知信号線８の検知信号がＬレベルからＨレベルへと変化し、ダミーセル１３の出力が検知されたことになる。

そして制御回路ＣＴＬは、前述した検知信号線８の検知信号に基づいて、センスアンプイネーブル信号ＳＡＥを不活性化する。その結果、センスアンプＳＡＭＰが不活性化され、読み出し動作を完了させる。

ここで、ダミーワード線ＲＤＷＬおよびタイミング調整回路５により、通常の読み出し遅延を近似できる理由について説明する。

行方向における読み出し動作の遅延時間は、第１ないし第４の実施の形態における半導体記憶装置における書き込み動作時と同様であるので、列方向における読み出し動作の遅延時間についてのみ説明する。

通常の読み出し動作は、センスアンプＳＡＭＰがビット線対ＢＬｋ／ＮＢＬｋの電位差を検知して、読み出しが行われるのに対して、前述したタイミング調整回路５では、ダミーセル１３がダミービット線ＲＤＢＬを駆動し、読み出し検知回路１４により、ダミービット線ＲＤＢＬの電位変動を検知することにより行われる。

ダミービット線ＲＤＢＬは、通常のビット線と等しい寄生容量を有しており、ダミーセル１３のダミービット線ＲＤＢＬを駆動する能力を、通常のメモリセルがビット線を駆動する能力に等しく設計し、さらに読み出し検知回路１４の検知レベルをセンスアンプＳＡＭＰの検知レベルと等しくなるように設計しておく。これによりタイミング調整回路５は、通常の読み出し動作の際にセンスアンプＳＡＭＰによりデータをメモリセルより読み出す際に要する遅延時間にほぼ等しい遅延を有することになり、読み出し動作における列方向遅延はタイミング調整回路５で近似することができる。

このように、ダミーワード線ＲＤＷＬおよびタイミング調整回路５を用いることにより、通常の読み出し遅延にほぼ等しい読み出し動作終了タイミングを生成することができ、読み出し動作に対して、過剰なタイミングマージンを必要としなくなる。

検知信号線８の検知信号は、行デコーダＲＤＣおよび列デコーダＣＤＣへも供給されている。第１ないし第４の実施の形態における書き込み動作時と同様に、検知信号線８の検知信号に基づいて、行デコーダＲＤＣは選択されていたワード線およびダミーワード線ＲＤＷＬをＬレベルに制御することで不活性化し、列デコーダは選択されていたカラム選択信号ＣＳｋをＬレベルに制御しカラム選択ゲートＣＧｋを非導通状態にするとともに、制御回路ＣＴＬはプリチャージ制御信号ＰＣＳがＨレベルからＬレベルへと制御しプリチャージトランジスタ３、４およびダミー用プリチャージトランジスタ１７、１８を導通状態とし、次のサイクルに向けたプリチャージ動作へと移行する。

以上のように、ダミーワード線ＲＤＷＬ、ＷＤＷＬおよびタイミング調整回路５を用いることにより、通常の書き込み遅延および読み出し遅延とほぼ等しい遅延に基づいて、それぞれの動作終了タイミングを出力することが可能となる。その結果、それぞれの動作における過剰なタイミングマージンを抑制し、各動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、高速化を実現することができる。

また、タイミング調整回路５における、ダミービット線ＲＤＢＬ、ＷＤＢＬをメモリアレイＭＡＲＲにおける相補ビット線対と等しい構成にて配置することにより、ダミービット線ＲＤＢＬ、ＷＤＢＬにおける負荷を、通常のメモリセルを流用して共用できるため、書き込み用および読み出し用のタイミング調整回路を個別で設ける場合に比べて、省面積な構成で実現することができる。
（第６の実施の形態）
図１３は、本発明における半導体記憶装置の第６の実施の形態を示すものである。前述した半導体記憶装置１３０の構成要素と同一の構成要素には同一の符号を付してある。本実施の形態における半導体記憶装置１４０は、ＳＲＡＭによって構成されており、前述した本発明における第５の実施の形態における半導体記憶装置１３０と異なる点は、省面積化を目的として、ダミーワード線ＤＷＬを１本のみ設けている点である。本実施の形態は第５の実施の形態とほぼ同様の構成であるので、その要部についてのみ説明する。すなわち、半導体記憶装置１３０では、書き込み動作用ダミーワード線ＷＤＷＬおよび読み出し動作用ダミーワード線ＲＤＷＬが設けられていた。そのダミーワード線ＷＤＷＬ、ＲＷＤＬは、それぞれ対応する書き込み動作用ダミーセル６および読み出し動作用ダミーセル１３に対して個別に接続されていたのに対して、本実施の形態における半導体記憶装置１４０では、1本のダミーワード線ＤＷＬがダミーセル６および１３に共通に接続され、それらを同時に駆動する。これにより、ダミーメモリセル行が１行削減でき、省面積化が図れる。

また、本実施の形態における半導体記憶装置１４０における行デコーダＲＤＣは、第１の実施の形態における半導体記憶装置１００と同様に図２で示されるように構成され、第５の実施の形態の半導体記憶装置１３０において設けられていた図９において示される行デコーダＲＤＣよりも、ダミーワード線を駆動する回路部分が少なくなることからも省面積化が図れる。

また、書き込み検知回路７は、第５の実施の形態における半導体記憶装置１３０と同様に、図５に示される構成であり、書き込み動作時にのみ活性化される。

読み出し検知回路１４は、第５の実施の形態における半導体記憶装置１３０と同様に、図１２に示される構成であり、読み出し動作時にのみ活性化される。

続いて、本実施の形態における半導体記憶装置１４０の動作について簡潔に説明する。

まず図２を参照して、ダミーワード線ＤＷＬは、第１の実施の形態と同様に、内部クロックＩＣＬＫがＨレベルに制御されると駆動される。つまり、書き込み／読み出しの動作に関わらず、それぞれの動作時に内部クロックＩＣＬＫがＨレベルに変化すると、２段のバッファ回路ＤＢ１、ＤＢ２を介して、ダミーワード線ＤＷＬはＨレベルに活性化される。

次に図１３を参照して、ダミーワード線ＤＷＬがＨレベルに活性化されると、タイミング調整回路５におけるダミーセル６、１３がともに活性化され、それぞれ書き込み動作用ダミービット線ＷＤＢＬおよび読み出し動作用ダミービット線ＲＤＷＬを駆動する。

書き込み動作時においては、外部より入力される書き込み制御信号ＷＣＳにより、書き込み検知回路７が活性化されており、ダミービット線ＷＤＢＬの電位変化が検知される。検知信号線８の検知信号に基づいて、書き込み動作を終了させる。

また読み出し動作時においては、外部より入力される読み出し制御信号ＲＣＳにより、読み出し検知回路１４が活性化されており、ダミービット線ＲＤＢＬの電位変化を検知する。検知信号線８の検知信号に基づいて、読み出し動作を終了させる。

また、第５の実施の形態における半導体記憶装置と同様に、検知信号線８の検知信号は、行デコーダＲＤＣおよび列デコーダＣＤＣへも供給されており、検知信号線８の検知信号に基づいて、行デコーダＲＤＣは選択されていたワード線およびダミーワード線ＲＤＷＬをＬレベルに制御することで不活性化にし、列デコーダＣＤＣは選択されていたカラム選択信号線ＣＳｋをＬレベルに制御しカラム選択ゲートＣＧｋを非導通状態にするとともに、制御回路ＣＴＬはプリチャージ制御信号ＰＣＳがＨレベルからＬレベルへと制御しプリチャージトランジスタ３、４およびダミー用プリチャージトランジスタ１７、１８を導通状態とし、次のサイクルに向けたプリチャージ動作へと移行する。

以上、本実施の形態における半導体記憶装置１４０のように、タイミング調整回路５におけるダミーセル６、１３を共通のダミーワード線ＤＷＬで駆動する構成としても、第５の実施の形態における半導体記憶装置１３０と同様に、通常の書き込み遅延および読み出し遅延とほぼ等しい遅延に基づいて、それぞれの動作終了タイミングを出力することが可能であり、その結果、それぞれの動作における過剰なタイミングマージンを抑制し、各動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、高速化が図れる。このことは、第５の実施の形態における半導体記憶装置１３０に比べて、より省面積な構成で実現できる。

本発明にかかる半導体記憶装置は、書き込み動作における過剰なタイミングマージンを抑制し、書き込み動作時のビット線対の充放電電流を最小限に抑えることで、低消費電力化を実現するとともに、書き込み動作の高速化を実現することができる等の効果を有し、半導体記憶装置等として有用である。また書き込みおよび読み出し用のタイミング調整回路を有し、省面積な構成で、低消費電力かつ高速な書き込みおよび読み出しタイミングを生成する回路技術として有用である。

第１および第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 第１および第６の実施の形態に係る半導体記憶装置に設けられた行デコーダの構成を示すブロック図である。 第２の実施の形態に係る半導体記憶装置に設けられた行デコーダの構成を示すブロック図である。 第１の実施の形態における書き込み検知回路の構成を示すブロック図である。 第２の実施の形態における書き込み検知回路の構成を示すブロック図である。 第３の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 第４の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 第５の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 第５の実施の形態に係る半導体記憶装置に設けられた行デコーダの構成を示すブロック図である。 通常のメモリセルの構成を示す回路図である。 読み出し用ダミーセルの構成を示す回路図である。 第５および第６の実施の形態における読み出し検知回路の構成を示すブロック図である。 第６の実施の形態に係る半導体記憶装置の構成を示すブロック図である。

符号の説明

１、２ カラム選択トランジスタ
３、４ プリチャージトランジスタ
５ タイミング調整回路
６、１３ ダミーセル
７ 書き込み検知回路
８ 検知信号線
９ 反転回路
１０、２０ ２入力ＮＡＮＤゲート回路
Ａ１、Ａｎ、ＤＡ１〜３ ２入力ＡＮＤゲート回路
１２ ＡＮＤゲート回路
１４ 読み出し検知回路
１５、１６、ＤＣＧ ダミー用カラム選択トランジスタ
１７、１８ ダミー用プリチャージトランジスタ
ＤＰＴ ダミー用プリチャージ回路
ＭＡＲＲ メモリアレイ
ＷＬ１、ＷＬｎ ワード線
ＤＷＬ、ＲＤＷＬ、ＷＤＷＬ ダミーワード線
ＢＬｋ、ＮＢＬｋ 相補ビット線対
ＤＢＬ、ＲＤＢＬ、ＷＤＢＬ ダミービット線
ＤＬ、ＮＤＬ データ線対
ＲＡＤｘ 行アドレス信号
ＣＡＤｘ 列アドレス信号
ＩＣＬＫ 内部クロック
ＷＣＳ 書き込み制御信号
ＲＣＳ 読み出し制御信号
Ｄｉｎ 入力データ
ＭＣ１ｋ、ＭＣｎｋ メモリセル
ＤＭＣｋ ダミーメモリセル
Ｌ、Ｌ２ ダミーメモリセル群
ＲＤＣ 行デコーダ
ＣＤＣ 列デコーダ
ＣＴＬ 制御回路
ＷＡＭＰ 書き込み回路
ＳＡＭＰ センスアンプ
ＰＴｋ プリチャージ回路
ＣＧｋ カラム選択ゲート
ＰＣＳ プリチャージ制御信号
ＣＳｋ カラム選択信号
ＷＥＮ 書き込みイネーブル信号
ＳＡＥ センスアンプイネーブル信号
Ｂ１、Ｂｎ、ＤＢ１〜４ バッファ回路
ＩＮＶ１、ＩＮＶ２ メモリセルを構成するインバータ回路
ＩＮＶ３ 読み出し用ダミーセルを構成するインバータ回路
Ｔ１〜３ 転送トランジスタ

Claims (13)

1. 複数のワード線と、複数のビット線対と、前記複数のワード線と前記複数のビット線対との交点に配置された複数のメモリセルからなるメモリセルアレイと、前記複数のワード線のいずれかを活性化する行デコーダと、前記活性化されるワード線に同期して活性化するダミーワード線と、前記ダミーワード線に接続した複数のダミーメモリセルと、前記ダミーワード線の活性化により駆動されるダミーセルと、前記ダミーセルの出力を入力とする書き込み検知回路とを備え、前記書き込み検知回路の出力信号に基づいて、書き込み終了タイミングが生成されることを特徴とする半導体記憶装置。
2. 書き込み終了タイミングに基づいて、活性化されたワード線とダミーワード線とを非活性状態とする請求項１記載の半導体記憶装置。
3. ダミーワード線は、書き込み動作時のみ活性化する請求項1または請求項２記載の半導体記憶装置。
4. ダミーセルは、ゲートがダミーワード線に接続され、ソースが接地され、ドレインを出力とするトランジスタで構成される請求項1から請求項３のいずれか１項記載の半導体記憶装置。
5. ダミーセルを構成するトランジスタの駆動能力は、メモリセルに対する書き込み駆動能力と等しい請求項４記載の半導体記憶装置。
6. 書き込み検知回路の検知レベルは、メモリセルの書き込みレベルと等しい請求項１から請求項５のいずれか１項記載の半導体記憶装置。
7. ダミーセルの出力信号線の負荷は、ビット線の負荷と同等である請求項１から請求項６のいずれか１項記載の半導体記憶装置。
8. ダミーセルは、行デコーダとメモリセルアレイとの間に配置される請求項１から請求項７のいずれかに１項記載の半導体記憶装置。
9. ダミーセルと書き込み検知回路とを複数配置し、前記複数の書き込み検知回路の出力結果に基づいて、最も遅い書き込み終了タイミングを生成する手段を有し、前記書き込み終了タイミングにより、活性化されたワード線とダミーワード線とを非活性状態とする請求項１から請求項８のいずれか１項記載の半導体記憶装置。
10. 複数のワード線と、複数のビット線対と、前記複数のワード線と前記複数のビット線対との交点に配置された複数のメモリセルからなるメモリセルアレイと、前記複数のワード線のいずれかを活性化する行デコーダと、前記活性化されるワード線に同期して活性化する第１のダミーワード線と、前記第１のダミーワード線に接続した第１の複数のダミーメモリセルと、前記第１のダミーワード線により駆動される第１のダミーセルと、前記第１のダミーセルの出力を入力とする書き込み検知回路と、前記活性化されるワード線に同期して活性化する第２のダミーワード線と、前記第２のダミーワード線に接続した第２の複数のダミーメモリセルと、前記第２のダミーワード線により駆動される第２のダミーセルと、前記第２のダミーセルの出力を入力とする読み出し検知回路と備え、
    書き込み時は、前記書き込み検知回路の出力信号に基づいて、書き込み終了タイミングが生成され、
    読み出し時は、前記読み出し検知回路の出力信号に基づいて、読み出し終了タイミングが生成されることを特徴とする半導体記憶装置。
11. 複数のワード線と、複数のビット線対と、前記複数のワード線と前記複数のビット線対との交点に配置された複数のメモリセルからなるメモリセルアレイと、前記複数のワード線のいずれかを活性化する行デコーダと、前記活性化されるワード線に同期して活性化するダミーワード線と、前記ダミーワード線に接続した複数のダミーメモリセルと、前記ダミーワード線により駆動される第１のダミーセルと、前記第１のダミーセルの出力を入力とする書き込み検知回路と、前記ダミーワード線により駆動される第２のダミーセルと、前記第２のダミーセルの出力を入力とする読み出し検知回路とを備え、
    書き込み時は、前記書き込み検知回路の出力信号に基づいて、書き込み終了タイミングが生成され、
    読み出し時は、前記読み出し検知回路の出力信号に基づいて、読み出し終了タイミングが生成されることを特徴とする半導体記憶装置。
12. 第１のダミーセルの出力信号線と第２のダミーセルの出力信号線は、ビット線対と同一な構成である請求項１０または請求項１１記載の半導体記憶装置。
13. 第１のダミーセルの出力信号線と第２のダミーセルの出力信号線の負荷は、ビット線対のビット線と反転ビット線の負荷と同等である請求項１０または請求項１１記載の半導体記憶装置。

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