JP2012009741A

JP2012009741A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2012009741A
Application number: JP2010146164A
Authority: JP
Inventors: Yasushi Yamazaki; 靖山崎
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-06-28
Filing date: 2010-06-28
Publication date: 2012-01-12

Abstract

PROBLEM TO BE SOLVED: To easily form a capacitor element with large electrostatic capacity by preventing a lower electrode from collapsing even when microfabricated.SOLUTION: A semiconductor device includes a plurality of capacitors each having a lower electrode, a capacitance insulation film and an upper electrode. The lower electrode of each capacitor has a bottom part and an side wall part in a cylindrical shape. A first support part is provided on an outer wall side face of a bottom-part-side end of the side wall part of each lower electrode. Further, a second support part is provided in contact with at least a part of the outer wall side face, not covered with the first support part, of the side wall part of each lower electrode.

Description

本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

半導体装置の微細化の進展に伴い、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）またはピラー型（柱型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。 With the progress of miniaturization of semiconductor devices, the area of memory cells that constitute DRAM (Dynamic Random Access Memory) elements is also reduced. In order to secure a sufficient capacitance in the capacitor constituting the memory cell, it is generally performed to form the capacitor in a three-dimensional shape. Specifically, the surface area can be increased by using the lower electrode of the capacitor as a cylinder type (cylindrical type) or a pillar type (column type) and using the side wall of the lower electrode as a capacitor.

メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、キャパシタの下部電極の側壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。特許文献１（特開２００３−２９７９５２号公報）には、この電極の倒壊を防止するために、下部電極間に支えとなる支持部（サポート）を配置する技術が開示されている。 As the area of the memory cell is reduced, the area of the bottom of the lower electrode of the capacitor is also reduced. In the manufacturing process that exposes the sidewall of the lower electrode of the capacitor, the phenomenon that the lower electrode falls and short-circuits with the adjacent lower electrode (collapse). ) Is likely to occur. Patent Document 1 (Japanese Patent Laid-Open No. 2003-297952) discloses a technique of disposing a support portion (support) serving as a support between lower electrodes in order to prevent the electrodes from collapsing.

特開２００３−２９７９５２号公報JP 2003-297852 A

従来の構造では、キャパシタの下部電極の上方が支持部によって保持されると共に、最下端が窒化シリコン（Ｓｉ₃Ｎ₄）等で形成されたストッパー膜によって保持されることで倒壊防止の効果が得られる。微細化の進展によって、キャパシタの下部電極を形成するためのキャパシタホールのアスペクト比が上昇することとなっている。これに伴い、酸化シリコン等の層間絶縁膜にキャパシタホールを形成する際に、その底部で膜質の異なるストッパー膜をエッチングすることが困難となった。このため、ストッパー膜はできるだけ膜厚を薄くして、エッチングでのキャパシタホール形成を容易にする必要がある。 In the conventional structure, the upper part of the lower electrode of the capacitor is held by the support part, and the lowermost end is held by a stopper film formed of silicon nitride (Si ₃ N ₄ ) or the like, so that the effect of preventing collapse is obtained. It is done. With the progress of miniaturization, the aspect ratio of the capacitor hole for forming the lower electrode of the capacitor is increased. Accordingly, when forming a capacitor hole in an interlayer insulating film such as silicon oxide, it has become difficult to etch a stopper film having a different film quality at the bottom. For this reason, it is necessary to make the stopper film as thin as possible to facilitate the formation of capacitor holes by etching.

一方、ストッパー膜の膜厚を薄くするに従い、下部電極の下端におけるストッパー膜との接触面積が減少して保持強度が低下するため、製造途中で下部電極が倒壊しやすくなると言う現象が発生する。 On the other hand, as the thickness of the stopper film is reduced, the contact area with the stopper film at the lower end of the lower electrode is reduced and the holding strength is lowered, so that a phenomenon that the lower electrode is easily collapsed during the production occurs.

このため、下部電極の高さを高くして静電容量を大きくしたキャパシタを形成することが困難であった。 For this reason, it has been difficult to form a capacitor having a high capacitance by increasing the height of the lower electrode.

一実施形態は、
底部及び筒状の側壁部を有する、複数の下部電極と、
各下部電極の側壁部における底部側の端部の外壁側面上に設けられた第１の支持部と、
各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように設けられた第２の支持部と、
各下部電極の底部の内壁、並びに第1及び第２の支持部で覆われていない側壁部の表面上に、順に設けられた容量絶縁膜及び上部電極と、
を有する、複数のキャパシタを備えた半導体装置に関する。 One embodiment is:
A plurality of lower electrodes having a bottom and a cylindrical side wall;
A first support portion provided on the outer wall side surface of the end portion on the bottom side in the side wall portion of each lower electrode;
A second support portion provided so as to be in contact with at least a part of the side surface of the outer wall not covered with the first support portion of the side wall portion of each lower electrode;
A capacitive insulating film and an upper electrode sequentially provided on the inner wall of the bottom of each lower electrode and the surface of the side wall not covered with the first and second support parts;
The present invention relates to a semiconductor device including a plurality of capacitors.

他の実施形態は、
上部電極と、
前記上部電極内に埋め込まれた複数の下部電極であって、底部及び筒状の側壁部を有する複数の下部電極と、
各下部電極の側壁部における底部側の端部の外壁側面上に設けられた第１の支持部と、
各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように、前記上部電極内に埋め込まれた第２の支持部と、
各下部電極の第1及び第２の支持部で覆われていない部分と、前記上部電極の間に設けられた容量絶縁膜と、
を有する、複数のキャパシタを備えた半導体装置に関する。 Other embodiments are:
An upper electrode;
A plurality of lower electrodes embedded in the upper electrode, the plurality of lower electrodes having a bottom and a cylindrical side wall; and
A first support portion provided on the outer wall side surface of the end portion on the bottom side in the side wall portion of each lower electrode;
A second support portion embedded in the upper electrode so as to be in contact with at least part of the side surface of the outer wall not covered with the first support portion of the side wall portion of each lower electrode;
A portion of each lower electrode that is not covered by the first and second support portions; a capacitive insulating film provided between the upper electrodes;
The present invention relates to a semiconductor device including a plurality of capacitors.

他の実施形態は、
下部絶縁膜を形成する工程と、
前記下部絶縁膜を貫通するように複数の第１のホールを形成する工程と、
各第１のホールの内壁側面上に第１の支持部をサイドウォール状に形成する工程と、
前記下部絶縁膜上に、上部絶縁膜及びサポート膜をこの順に形成する工程と、
前記複数の第１のホール上に、前記上部絶縁膜及びサポート膜を貫通するように複数の第２のホールを形成することにより、前記第１及び第２のホールからなる複数のキャパシタホールを形成する工程と、
各キャパシタホール内の露出した内壁の側面及び底面並びに前記第１の支持部を覆うように、下部電極を形成する工程と、
各下部電極の外壁側面の少なくとも一部に接するように前記サポート膜の一部を除去することにより、残留した前記サポート膜からなる第２の支持部を形成する工程と、
前記第２の支持部をマスクに用いて、前記上部及び下部絶縁膜を除去する工程と、
露出した下部電極の表面上に容量絶縁膜、及び上部電極をこの順に形成することにより、キャパシタを得る工程と、
を有する半導体装置の製造方法に関する。 Other embodiments are:
Forming a lower insulating film;
Forming a plurality of first holes so as to penetrate the lower insulating film;
Forming a first support portion in a sidewall shape on the inner wall side surface of each first hole;
Forming an upper insulating film and a support film in this order on the lower insulating film;
A plurality of second holes are formed on the plurality of first holes so as to penetrate the upper insulating film and the support film, thereby forming a plurality of capacitor holes including the first and second holes. And a process of
Forming a lower electrode so as to cover the side and bottom surfaces of the exposed inner wall in each capacitor hole and the first support;
Removing a part of the support film so as to be in contact with at least a part of an outer wall side surface of each lower electrode, thereby forming a second support part made of the remaining support film;
Removing the upper and lower insulating films using the second support part as a mask;
Forming a capacitor insulating film and an upper electrode in this order on the exposed surface of the lower electrode, thereby obtaining a capacitor;
The present invention relates to a method for manufacturing a semiconductor device having

他の実施形態は、
層間絶縁膜及びサポート膜をこの順に形成する工程と、
前記層間絶縁膜及びサポート膜を貫通するように複数のキャパシタホールを形成する工程と、
各キャパシタホールの内壁側面上に支持膜を形成する工程と、
各キャパシタホールの下部に第1の材料を埋め込む工程と、
前記第1の材料をマスクに用いて各キャパシタホール内に露出した支持膜を除去することにより、残留した支持膜からなる第1の支持部をサイドウォール状に形成する工程と、
前記第1の材料を除去する工程と、
各キャパシタホールの露出した内壁の側面及び底面並びに残留した第１の支持部を覆うように、下部電極を形成する工程と、
各下部電極の外壁側面の少なくとも一部に接するように前記サポート膜の一部を除去することにより、残留した前記サポート膜からなる第２の支持部を形成する工程と、
前記第２の支持部をマスクに用いて、前記層間絶縁膜を除去する工程と、
露出した下部電極の表面上に容量絶縁膜、及び上部電極をこの順に形成することにより、キャパシタを得る工程と、
を有する半導体装置の製造方法に関する。 Other embodiments are:
Forming an interlayer insulating film and a support film in this order;
Forming a plurality of capacitor holes so as to penetrate the interlayer insulating film and the support film;
Forming a support film on the inner wall side surface of each capacitor hole;
Burying a first material under each capacitor hole;
Removing the support film exposed in each capacitor hole using the first material as a mask, thereby forming a first support portion made of the remaining support film in a sidewall shape;
Removing the first material;
Forming a lower electrode so as to cover the side surface and bottom surface of the exposed inner wall of each capacitor hole and the remaining first support portion;
Removing a part of the support film so as to be in contact with at least a part of an outer wall side surface of each lower electrode, thereby forming a second support part made of the remaining support film;
Removing the interlayer insulating film using the second support portion as a mask;
Forming a capacitor insulating film and an upper electrode in this order on the exposed surface of the lower electrode, thereby obtaining a capacitor;
The present invention relates to a method for manufacturing a semiconductor device having

微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成することができる。 Even when miniaturization is performed, it is possible to easily form a capacitor element having a large capacitance by preventing the lower electrode from collapsing.

第１実施例の半導体装置を表す上面図である。It is a top view showing the semiconductor device of 1st Example. 第１実施例の半導体装置を表す断面図である。It is sectional drawing showing the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第１実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 1st Example. 第２実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 2nd Example. 第２実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 2nd Example. 第２実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 2nd Example. 第２実施例の半導体装置の製造方法の一工程を表す図である。It is a figure showing 1 process of the manufacturing method of the semiconductor device of 2nd Example. 第１実施例の半導体装置の下部電極を説明する図である。It is a figure explaining the lower electrode of the semiconductor device of 1st Example.

半導体装置は、下部電極、容量絶縁膜、及び上部電極を有するキャパシタを複数、備える。各キャパシタの下部電極は、底部及び筒状の側壁部を有する。各下部電極の側壁部の底部側の端部（筒状の側壁部の軸方向において両端に存在する２つの端部のうち、底部に近接した底部に近い方の端部）の外壁側面上には、第１の支持部が設けられている。また、各下部電極の側壁部の外壁側面の間には、第1の支持部で覆われていない外壁側面の少なくとも一部に接するように第２の支持部が設けられている。半導体装置は、この第1及び第２の支持部によって、下部電極を高い機械的強度で支持することができる。この結果、微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成できる。 The semiconductor device includes a plurality of capacitors each having a lower electrode, a capacitor insulating film, and an upper electrode. The lower electrode of each capacitor has a bottom and a cylindrical side wall. On the outer wall side surface of the bottom side end of each side wall of each lower electrode (the end close to the bottom close to the bottom of the two ends existing at both ends in the axial direction of the cylindrical side wall) Is provided with a first support. Further, a second support portion is provided between the outer wall side surfaces of the side wall portions of the respective lower electrodes so as to be in contact with at least a part of the outer wall side surface not covered with the first support portion. The semiconductor device can support the lower electrode with high mechanical strength by the first and second support portions. As a result, even when miniaturization is performed, it is possible to easily form a capacitor element having a large capacitance by preventing the lower electrode from collapsing.

第１の半導体装置の製造方法では、複数の第1のホールを形成した後、各第１のホールの内壁側面上に第１の支持部を形成する。第1のホール上に第２のホールを形成することによって、第１及び第２のホールからなる複数のキャパシタホールを形成する。各キャパシタホールの露出した内壁の側面及び底面並びに第１の支持部を覆うように下部電極を形成した後、各下部電極の外壁側面の少なくとも一部に接するように残留したサポート膜からなる第２の支持部を形成する。この後、露出した下部電極の表面上に容量絶縁膜、上部電極を形成することにより、キャパシタを得る。 In the first method for manufacturing a semiconductor device, after forming a plurality of first holes, a first support portion is formed on the inner wall side surface of each first hole. By forming the second hole on the first hole, a plurality of capacitor holes including the first and second holes are formed. After the lower electrode is formed so as to cover the side surface and bottom surface of the exposed inner wall of each capacitor hole and the first support portion, the second electrode is formed of the support film remaining so as to be in contact with at least part of the outer wall side surface of each lower electrode. The support part is formed. Thereafter, a capacitor is obtained by forming a capacitive insulating film and an upper electrode on the exposed surface of the lower electrode.

第２の半導体装置の製造方法では、層間絶縁膜及びサポート膜を貫通するように複数のキャパシタホールを形成した後、各キャパシタホールの内壁側面上に支持膜を形成する。次に、各キャパシタホールの下部の内壁側面上にのみ支持膜を残留させることにより第1の支持部を形成する。各キャパシタホールの露出した内壁の側面及び底面並びに残留した第１の支持部を覆うように下部電極を形成する。各下部電極の外壁側面の少なくとも一部に接するように、残留したサポート膜からなる第２の支持部を形成する。この後、露出した下部電極の表面上に容量絶縁膜、上部電極を形成することにより、キャパシタを得る。 In the second method for manufacturing a semiconductor device, a plurality of capacitor holes are formed so as to penetrate the interlayer insulating film and the support film, and then a support film is formed on the inner wall side surface of each capacitor hole. Next, the first support portion is formed by leaving the support film only on the side surface of the inner wall below each capacitor hole. A lower electrode is formed so as to cover the side surface and bottom surface of the exposed inner wall of each capacitor hole and the remaining first support portion. A second support portion made of the remaining support film is formed so as to be in contact with at least a part of the outer wall side surface of each lower electrode. Thereafter, a capacitor is obtained by forming a capacitive insulating film and an upper electrode on the exposed surface of the lower electrode.

第1及び第２の半導体装置の製造方法では、キャパシタの下部電極を支持するように第1及び第２の支持部を形成することができる。この第1及び第２の支持部によって、下部電極を高い機械的強度で支持することができる。この結果、微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成できる。 In the first and second semiconductor device manufacturing methods, the first and second support portions can be formed to support the lower electrode of the capacitor. The first and second support portions can support the lower electrode with high mechanical strength. As a result, even when miniaturization is performed, it is possible to easily form a capacitor element having a large capacitance by preventing the lower electrode from collapsing.

以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。 Hereinafter, specific embodiments of the present invention will be described with reference to the drawings. The following examples are specific examples shown for a deeper understanding of the present invention, and the present invention is not limited to these examples.

（第１実施例）
以下では、図面を参照して、本実施例を説明する。図１は、本実施例の半導体装置に係るＤＲＡＭ素子のメモリセル部の平面構造を示す概念図であり、簡略化のためにメモリセルを構成する一部の要素のみを示している。図１の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした平面図に、活性領域Ｋとビット配線６とを透過的に示している。 (First embodiment)
Hereinafter, this embodiment will be described with reference to the drawings. FIG. 1 is a conceptual diagram showing a planar structure of a memory cell portion of a DRAM element according to the semiconductor device of the present embodiment, and shows only a part of elements constituting the memory cell for simplification. The right-hand side of FIG. 1 transparently shows the active region K and the bit wiring 6 in a plan view based on a plane that cuts the gate electrode 5 and the side wall 5b, which will be described later, which will be described later. .

図２は、図１のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。 FIG. 2 is a schematic cross-sectional view corresponding to the line A-A ′ of FIG. 1. These drawings are for explaining the structure of the semiconductor device, and the size, dimensions, etc. of the respective parts shown in the drawings are different from the dimensional relationships of the actual semiconductor device.

メモリセル部は図２に示すように、メモリセル用のＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに複数のコンタクトプラグを介して接続されたキャパシタ素子（容量部）Ｃａとから概略構成されている。 As shown in FIG. 2, the memory cell portion is roughly composed of a memory cell MOS transistor Tr and a capacitor element (capacitance portion) Ca connected to the MOS transistor Tr via a plurality of contact plugs.

図１、図２において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ₂）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。 1 and 2, the semiconductor substrate 1 is formed of silicon (Si) containing a predetermined concentration of P-type impurities. An element isolation region 3 is formed on the semiconductor substrate 1. The element isolation region 3 is formed in a portion other than the active region K by embedding an insulating film such as a silicon oxide film (SiO ₂ ) by a STI (Shallow Trench Isolation) method on the surface of the semiconductor substrate 1 and is adjacent to the active region K. The area K is insulated and separated. In this embodiment, an example in which the present invention is applied to a cell structure in which 2-bit memory cells are arranged in one active region K is shown.

本実施例では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置された、６Ｆ２型メモリセルのレイアウトを形成している。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒのソース／ドレイン電極として機能する。ソース／ドレイン電極（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
なお、活性領域Ｋの形状や整列方向は、図１の配置に限定されるべきものではない。 In this embodiment, a 6F2 type memory cell layout is formed, in which a plurality of elongated strip-like active regions K are arranged in an obliquely downward right direction at a predetermined interval, as in the planar structure shown in FIG. ing. Impurity diffusion layers are individually formed at both ends and the center of each active region K and function as source / drain electrodes of the MOS transistor Tr. The positions of the substrate contact portions 205a, 205b, and 205c are defined so as to be disposed immediately above the source / drain electrodes (impurity diffusion layers).
It should be noted that the shape and alignment direction of the active region K should not be limited to the arrangement shown in FIG.

図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図２に示されるゲート電極５を含むように構成されている。 In the horizontal (X) direction of FIG. 1, bit lines 6 are extended in a polygonal line shape (curved shape), and a plurality of bit lines 6 are arranged at predetermined intervals in the vertical (Y) direction of FIG. In addition, linear word lines W extending in the vertical (Y) direction of FIG. 1 are arranged. A plurality of individual word lines W are arranged at predetermined intervals in the horizontal (X) direction of FIG. 1, and the word lines W are configured to include the gate electrodes 5 shown in FIG. Has been.

本実施例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示したが、他の構造のＭＯＳトランジスタＴｒでメモリセルを構成してもよい。例えば、溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。 In the present embodiment, the case where the MOS transistor Tr has a groove-type gate electrode has been described as an example. However, a memory cell may be configured by the MOS transistor Tr having another structure. For example, instead of a MOS transistor having a groove-type gate electrode, a planar-type MOS transistor or a MOS transistor in which a channel region is formed in a side surface of a groove provided in a semiconductor substrate can be used.

図２の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース／ドレイン電極として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。 As shown in the cross-sectional structure of FIG. 2, impurity diffusion layers 8 functioning as source / drain electrodes are formed separately in the active region K partitioned in the element isolation region 3 in the semiconductor substrate 1. A groove-type gate electrode 5 is formed therebetween.

ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。 The gate electrode 5 is formed so as to protrude above the semiconductor substrate 1 by a multilayer film of a polycrystalline silicon film and a metal film, and the polycrystalline silicon film contains impurities such as phosphorus at the time of film formation by the CVD method. Can be formed. Further, an N-type or P-type impurity may be introduced into the polycrystalline silicon film formed so as not to contain impurities during film formation by an ion implantation method in a later step. As the metal film for the gate electrode, a refractory metal such as tungsten (W), tungsten nitride (WN), tungsten silicide (WSi), or the like can be used.

また、図２に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ₃Ｎ₄）などの絶縁膜によるサイドウォール５ｂが形成されている。ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成され、ゲート電極５の上面を保護している。 As shown in FIG. 2, a gate insulating film 5 a is formed between the gate electrode 5 and the semiconductor substrate 1. Further, a sidewall 5b made of an insulating film such as silicon nitride (Si ₃ N ₄ ) is formed on the sidewall of the gate electrode 5. An insulating film 5 c such as silicon nitride is also formed on the gate electrode 5 to protect the upper surface of the gate electrode 5.

不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。 The impurity diffusion layer 8 is formed by introducing, for example, phosphorus as an N-type impurity into the semiconductor substrate 1. A substrate contact plug 9 is formed so as to be in contact with the impurity diffusion layer 8. The substrate contact plugs 9 are respectively disposed at the positions of the substrate contact portions 205c, 205a, and 205b shown in FIG. 1, and are formed of, for example, polycrystalline silicon containing phosphorus. The width of the substrate contact plug 9 in the lateral (X) direction has a self-aligned structure defined by the sidewall 5b provided in the adjacent gate wiring W.

図２に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。 As shown in FIG. 2, a first interlayer insulating film 4 is formed so as to cover the insulating film 5 c on the gate electrode and the substrate contact plug 9, and the bit line contact plug penetrates the first interlayer insulating film 4. 4A is formed. The bit line contact plug 4A is disposed at the position of the substrate contact portion 205a and is electrically connected to the substrate contact plug 9. The bit line contact plug 4A is formed by stacking tungsten (W) or the like on a barrier film (TiN / Ti) made of a laminated film of titanium (Ti) and titanium nitride (TiN). Bit wiring 6 is formed so as to be connected to bit line contact plug 4A. The bit wiring 6 is composed of a laminated film made of tungsten nitride (WN) and tungsten (W).

ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。 A second interlayer insulating film 7 is formed so as to cover the bit wiring 6. A capacitor contact plug 7A is formed so as to penetrate the first interlayer insulating film 4 and the second interlayer insulating film 7 and connect to the substrate contact plug 9. The capacitor contact plug 7A is disposed at the position of the substrate contact portions 205b and 205c.

第２の層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成されている。 A capacitive contact pad 10 is disposed on the second interlayer insulating film 7 and is electrically connected to the capacitive contact plug 7A. The capacitor contact pad 10 is formed of a laminated film made of tungsten nitride (WN) and tungsten (W).

容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー絶縁膜１１が形成されている。ストッパー絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタ素子Ｃａが形成されている。 A stopper insulating film 11 using silicon nitride is formed so as to cover the capacitor contact pad 10. A capacitor element Ca is formed so as to penetrate the stopper insulating film 11 and connect to the capacitor contact pad 10.

キャパシタ素子Ｃａは下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。 The capacitor element Ca has a structure in which a capacitive insulating film (not shown) is sandwiched between the lower electrode 13 and the upper electrode 15, and the lower electrode 13 is electrically connected to the capacitive contact pad 10.

図２中の下部電極１３を拡大して表示したものを図１９Ａ、Ｂに示す。図１９Ａに示すように、下部電極は底部２６及び筒状の側壁部２５からなる。図１９Ｂに示すように、筒状の側壁部の軸方向２９の両側に位置する端部のうち、底部側に近い位置に存在し該底部に近接する端部２８の外壁側面上には、窒化シリコンを用いて第1の支持部３１が設けられている。この端部２８の外径Ｌ₁は、第1の支持部３１の膜厚分だけ、第1の支持部で覆われていない側壁部２７の外径Ｌ₂よりも小さくなっている。 FIGS. 19A and 19B show an enlarged view of the lower electrode 13 in FIG. As shown in FIG. 19A, the lower electrode includes a bottom portion 26 and a cylindrical side wall portion 25. As shown in FIG. 19B, among the end portions located on both sides in the axial direction 29 of the cylindrical side wall portion, the nitriding is performed on the outer wall side surface of the end portion 28 that is located near the bottom side and close to the bottom portion. The first support portion 31 is provided using silicon. The outer diameter L ₁ of the end portion 28 is smaller than the outer diameter L ₂ of the side wall portion 27 not covered with the first support portion by the thickness of the first support portion 31.

また、隣接する下部電極１３を接続し、所定の方向に延在するように窒化シリコンを用いて形成したサポート膜（１４）によって、第２の支持部１４Ｓが形成されている。 Further, the second support portion 14S is formed by a support film (14) formed by using silicon nitride so as to connect the adjacent lower electrodes 13 and extend in a predetermined direction.

第1の支持部３１および第２の支持部１４Ｓによって、下部電極３１を高い機械的強度で支持することができる。この結果、微細化を行った場合であっても、下部電極１３が製造工程の途中において倒壊しないように保持することができ、静電容量の大きいキャパシタ素子を容易に形成できる。 The lower electrode 31 can be supported with high mechanical strength by the first support portion 31 and the second support portion 14S. As a result, even when miniaturization is performed, the lower electrode 13 can be held so as not to collapse during the manufacturing process, and a capacitor element having a large capacitance can be easily formed.

ＤＲＡＭ素子のメモリセル部以外の領域（周辺回路領域等）には記憶動作用のキャパシタ素子は配置されず、ストッパー絶縁膜１１上には、酸化シリコン等で形成した第３の層間絶縁膜（図示せず）が形成されている。 A capacitor element for storage operation is not disposed in a region (peripheral circuit region or the like) other than the memory cell portion of the DRAM device, and a third interlayer insulating film (FIG. 5) formed of silicon oxide or the like is formed on the stopper insulating film 11. (Not shown) is formed.

メモリセル部においては、キャパシタ素子Ｃａ上には第４の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。 In the memory cell portion, a fourth interlayer insulating film 20, an upper wiring layer 21 made of aluminum (Al), copper (Cu), etc., and a surface protective film 22 are formed on the capacitor element Ca.

次に、本実施例の半導体装置の製造方法について、図３〜図１４を参照して説明する。図３〜図１３は、メモリセル部（図１及び１４）のＡ−Ａ’線に対応する断面模式図である。 Next, a method for manufacturing the semiconductor device of this example will be described with reference to FIGS. 3 to 13 are schematic cross-sectional views corresponding to the A-A ′ line of the memory cell portion (FIGS. 1 and 14).

図３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。 As shown in FIG. 3, in order to partition the active region K on the main surface of the semiconductor substrate 1 made of P-type silicon, the element isolation region 3 in which an insulating film such as silicon oxide is embedded is formed by the STI method. Formed in portions other than K.

次に、ＭＯＳトランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとして異方性エッチングをすることによって形成する。 Next, the groove pattern 2 for the gate electrode of the MOS transistor Tr is formed. The groove pattern 2 is formed by anisotropic etching using a pattern (not shown) in which silicon of the semiconductor substrate 1 is formed of a photoresist as a mask.

次に、図４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。 Next, as shown in FIG. 4, the silicon surface of the semiconductor substrate 1 is oxidized to form silicon oxide by a thermal oxidation method, thereby forming a gate insulating film 5a having a thickness of about 4 nm in the transistor formation region. As the gate insulating film, a laminated film of silicon oxide and silicon nitride or a high-K film (high dielectric film) may be used.

この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ₄）及びフォスヒン（ＰＨ₃）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。 Thereafter, a polycrystalline silicon film containing N-type impurities is deposited on the gate insulating film 5a by a CVD method using monosilane (SiH ₄ ) and phosphine (PH ₃ ) as source gases. At this time, the film thickness is set such that the inside of the groove pattern 2 for the gate electrode is completely filled with the polycrystalline silicon film. A polycrystalline silicon film not containing impurities such as phosphorus may be formed, and desired impurities may be introduced into the polycrystalline silicon film by an ion implantation method in a later step.

次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極５に形成される。 Next, a high melting point metal such as tungsten, tungsten nitride, tungsten silicide, or the like is deposited on the polycrystalline silicon film as a metal film by sputtering to a thickness of about 50 nm. A laminated film made of the polycrystalline silicon film and the metal film is formed on the gate electrode 5 through a process described later.

次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ₃）を原料ガスとして、ＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。 Next, an insulating film 5c made of silicon nitride is deposited to a thickness of about 70 nm by a CVD method using monosilane and ammonia (NH ₃ ) as source gases on the metal film that forms the gate electrode 5. Next, a photoresist (not shown) is applied on the insulating film 5c, and a photoresist pattern for forming the gate electrode 5 is formed by photolithography using a mask for forming the gate electrode 5.

そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図１）として機能する。 Then, the insulating film 5c is etched by anisotropic etching using the photoresist pattern as a mask. After removing the photoresist pattern, the metal film and the polycrystalline silicon film are etched using the insulating film 5c as a hard mask to form the gate electrode 5. The gate electrode 5 functions as the word line W (FIG. 1).

次に、図５に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。この後に、ＬＰ−ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。 Next, as shown in FIG. 5, phosphorus is ion-implanted as an N-type impurity to form an impurity diffusion layer 8 in the active region not covered with the gate electrode 5. Thereafter, a silicon nitride film is deposited on the entire surface to a thickness of about 20 to 50 nm by LP-CVD and etched back to form sidewalls 5b on the sidewalls of the gate electrode 5.

次に、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。 Next, an interlayer insulating film (not shown) such as silicon oxide is formed by CVD so as to cover the insulating film 5c on the gate electrode and the insulating film 5b on the side surface, and then the unevenness derived from the gate electrode 5 is flattened. Therefore, the surface is polished by a CMP (Chemical Mechanical Polishing) method. The polishing of the surface is stopped when the upper surface of the insulating film 5c on the gate electrode is exposed.

この後に、図６に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。 Thereafter, the substrate contact plug 9 is formed as shown in FIG. Specifically, first, etching is performed using a pattern formed of a photoresist as a mask so as to form openings at the positions of the substrate contact portions 205a, 205b, and 205c in FIG. 1, and the previously formed interlayer insulating film is removed. To do. The opening can be provided between the gate electrodes 5 by self-alignment using the insulating films 5c and 5b formed of silicon nitride. Thereafter, a polycrystalline silicon film containing phosphorus is deposited by CVD, and then polished by CMP (Chemical Mechanical Polishing) to remove the polycrystalline silicon film on insulating film 5c and fill the opening. The obtained substrate contact plug 9 is obtained.

この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。 Thereafter, a first interlayer insulating film 4 made of silicon oxide is formed with a thickness of, for example, about 600 nm so as to cover the insulating film 5c on the gate electrode and the substrate contact plug 9 by CVD. Thereafter, the surface of the first interlayer insulating film 4 is polished and planarized to a thickness of, for example, about 300 nm by CMP.

次に、図７に示したように、第１の層間絶縁膜４に対して、図１の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。 Next, as shown in FIG. 7, an opening (contact hole) is formed in the first interlayer insulating film 4 at the position of the substrate contact portion 205 a in FIG. 1 to expose the surface of the substrate contact plug 9. . A bit line contact plug 4A is formed by depositing a film of tungsten (W) laminated on a barrier film such as TiN / Ti so as to fill the inside of the opening and polishing the surface by CMP. .

この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成する。 Thereafter, bit wiring 6 is formed so as to be connected to bit line contact 4A. A second interlayer insulating film 7 is formed of silicon oxide or the like so as to cover the bit wiring 6.

次に、図８に示したように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図１の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。 Next, as shown in FIG. 8, openings (contact holes) are formed at the positions of the substrate contact portions 205b and 205c in FIG. 1 so as to penetrate the first interlayer insulating film 4 and the second interlayer insulating film 7. Then, the surface of the substrate contact plug 9 is exposed. A capacitor contact plug 7A is formed by depositing a film of tungsten (W) laminated on a barrier film such as TiN / Ti so as to fill the inside of the opening and polishing the surface by CMP.

第２の層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。 A capacitive contact pad 10 is formed on the second interlayer insulating film 7 using a laminated film containing tungsten. The capacitor contact pad 10 is placed in a size that is electrically connected to the capacitor contact plug 7A and is larger than the size of the bottom of the lower electrode of the capacitor element to be formed later.

この後に、容量コンタクトパッド１０を覆うように、ＬＰ−ＣＶＤ法にて形成した窒化シリコン膜を用いてストッパー絶縁膜１１を、３０〜６０ｎｍの厚さで堆積する。引き続き、ストッパー絶縁膜１１上に、ＣＶＤ法にて酸化シリコンを１００〜４００ｎｍの膜厚で堆積し、支持絶縁膜３０（下部絶縁膜に相当する）を形成する。 Thereafter, a stopper insulating film 11 is deposited to a thickness of 30 to 60 nm using a silicon nitride film formed by LP-CVD so as to cover the capacitor contact pad 10. Subsequently, silicon oxide is deposited to a thickness of 100 to 400 nm on the stopper insulating film 11 by a CVD method to form a support insulating film 30 (corresponding to the lower insulating film).

次に、図９に示したように、指示絶縁膜３０およびストッパー絶縁膜１１を貫通する開口（第1のホール）３０Ａをドライエッチングで形成する。開口３０Ａの底部では、容量コンタクトパッド１０の上面が露出する。 Next, as shown in FIG. 9, an opening (first hole) 30A that penetrates the indicating insulating film 30 and the stopper insulating film 11 is formed by dry etching. At the bottom of the opening 30A, the upper surface of the capacitive contact pad 10 is exposed.

本実施例では、開口３０Ａのアスペクト比は十分小さいので、窒化シリコンからなるストッパー膜への加工は容易であるが、ストッパー絶縁膜１１の膜厚をできるだけ薄く形成しておくことにより、窒化シリコンの膜応力によって半導体基板１に反りが生じることを抑制できると言う効果も得られる。このため、ストッパー絶縁膜は１００ｎｍ以下の膜厚となるように形成することが好ましい。 In this embodiment, since the aspect ratio of the opening 30A is sufficiently small, it is easy to process the stopper film made of silicon nitride. However, by forming the stopper insulating film 11 as thin as possible, There is also an effect that it is possible to suppress warping of the semiconductor substrate 1 due to film stress. Therefore, the stopper insulating film is preferably formed so as to have a thickness of 100 nm or less.

また、本実施例では、ストッパー絶縁膜１１の膜厚を厚くしてキャパシタの下部電極の保持強度を高める必要が無いので、後に説明するフッ酸を用いた湿式エッチングでの薬液ストッパーとしての機能を有する最小の膜厚に設定することができる。 Further, in this embodiment, since it is not necessary to increase the holding strength of the lower electrode of the capacitor by increasing the thickness of the stopper insulating film 11, the function as a chemical stopper in wet etching using hydrofluoric acid described later is provided. The minimum film thickness can be set.

引き続き、２０〜６０ｎｍ程度の膜厚の窒化シリコンを堆積した後にエッチバックを行い、開口３０Ａの内部にサイドウォール状の第1の支持部３１を形成する。 Subsequently, after a silicon nitride film having a thickness of about 20 to 60 nm is deposited, etch back is performed to form a sidewall-shaped first support portion 31 inside the opening 30A.

次に、図１０に示したように、酸化シリコン等で第３の層間絶縁膜１２（上部絶縁膜に相当する）を、１．５〜２μｍの厚さで堆積した後に、ＣＶＤ法またはＡＬＤ法を用いた窒化シリコンによってサポート膜１４を５０ｎｍ程度の厚さに堆積する。なお、支持絶縁膜および第３の層間絶縁膜は共に酸化シリコンからなるため、図１０以降では支持絶縁膜と第３の層間絶縁膜１２の境界は示さない。 Next, as shown in FIG. 10, a third interlayer insulating film 12 (corresponding to the upper insulating film) is deposited with a thickness of 1.5 to 2 μm using silicon oxide or the like, and then CVD or ALD is used. A support film 14 is deposited to a thickness of about 50 nm by silicon nitride using silicon. Since both the support insulating film and the third interlayer insulating film are made of silicon oxide, the boundary between the support insulating film and the third interlayer insulating film 12 is not shown in FIGS.

引き続き、ドライエッチングによって、サポート膜１４および第３の層間絶縁膜１２を貫通する開口１２Ａ（第２のホールに相当する）を形成する。開口１２Ａは先に形成した開口３０Ａの上部に位置するように設ける。これによって、開口３０Ａ及び開口１２Ａからなるキャパシタホールが形成される。開口１２Ａの底部では容量コンタクトパッド１０の上面が露出する。開口１２Ａを形成する際のドライエッチングにおいては、酸化シリコンの窒化シリコンに対する選択比が十分に大きい条件を用いることで、第1の支持部３１を開口１２Ａ内に残存させることができる。本実施例では開口１２Ａの底部には最初から窒化シリコンの層が存在していないので、アスペクト比の高い開口を形成する場合にも加工が容易である。 Subsequently, an opening 12A (corresponding to a second hole) penetrating the support film 14 and the third interlayer insulating film 12 is formed by dry etching. The opening 12A is provided so as to be positioned on the upper part of the previously formed opening 30A. Thereby, a capacitor hole including the opening 30A and the opening 12A is formed. The upper surface of the capacitor contact pad 10 is exposed at the bottom of the opening 12A. In the dry etching for forming the opening 12A, the first support portion 31 can remain in the opening 12A by using a condition in which the selection ratio of silicon oxide to silicon nitride is sufficiently large. In this embodiment, since the silicon nitride layer does not exist at the bottom of the opening 12A, the processing is easy even when an opening having a high aspect ratio is formed.

キャパシタ素子を形成する概略の位置を平面図として図１４に示す。図１４において開口１２Ａの位置にキャパシタ素子の下部電極が形成される。図１４においては、容量コンタクトパッド、ビット配線の記載は省略した。 A schematic position for forming the capacitor element is shown in FIG. 14 as a plan view. In FIG. 14, the lower electrode of the capacitor element is formed at the position of the opening 12A. In FIG. 14, the description of the capacitor contact pad and the bit wiring is omitted.

開口１２Ａを形成後に、キャパシタ素子の下部電極１３を形成する。まず、図１１に示したように、開口１２Ａの内部を完全には充填しない膜厚（例えば１０〜２０ｎｍ）で窒化チタン膜１３ａを堆積する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。 After the opening 12A is formed, the lower electrode 13 of the capacitor element is formed. First, as shown in FIG. 11, a titanium nitride film 13a is deposited with a film thickness (for example, 10 to 20 nm) that does not completely fill the inside of the opening 12A. A metal film other than titanium nitride can also be used as the material of the lower electrode.

次に、図１２に示したように開口１２Ａの内部を酸化シリコン膜５０等で充填し、開口１２Ａ内部の窒化チタン膜１３ａを保護する。この後に、ＣＭＰ法によって開口１２Ａ内の窒化チタン膜１３ａの上端が露出するまで研磨を行うことで開口１２Ａ内に下部電極１３を形成する。引き続き、フォトレジストで形成したパターンをマスクとしてサポート膜１４のパターニングを行い、第２の支持部１４Ｓを形成する。第２の支持部１４Ｓのパターン配置の具体例を図１４に示す。 Next, as shown in FIG. 12, the inside of the opening 12A is filled with a silicon oxide film 50 or the like to protect the titanium nitride film 13a inside the opening 12A. Thereafter, polishing is performed until the upper end of the titanium nitride film 13a in the opening 12A is exposed by CMP, thereby forming the lower electrode 13 in the opening 12A. Subsequently, the support film 14 is patterned using a photoresist pattern as a mask to form the second support portion 14S. A specific example of the pattern arrangement of the second support portion 14S is shown in FIG.

第２の支持部１４Ｓのパターンは、フォトマスク上ではＸ方向に延在する帯状のパターンとして配置されている。開口１２Ａの内部には、最初からサポート膜１４は存在していないので、フォトマスクから転写されて最終的に形成される支持部１４Ｓは、開口１２Ａの外部に位置する領域のみが残留するように形成される。 The pattern of the second support portion 14S is arranged as a strip pattern extending in the X direction on the photomask. Since the support film 14 does not exist in the opening 12A from the beginning, only the region located outside the opening 12A remains in the support portion 14S that is finally transferred from the photomask. It is formed.

第２の支持部１４Ｓは、延在する方向において隣接する下部電極１３の間を連結すると共に、メモリセル領域の端部まで延在して配置されることにより、下部電極１３を支持する機能を有する。また、第２の支持部１４Ｓを形成するためのサポート膜１４はメモリセル領域外（周辺回路領域）の上面を覆うように形成されており、湿式エッチングの際にメモリセル領域外に薬液（フッ酸）が浸透するのを防止する機能も備えている。 The second support portion 14S connects the adjacent lower electrodes 13 in the extending direction and extends to the end of the memory cell region, thereby supporting the lower electrode 13. Have. In addition, the support film 14 for forming the second support portion 14S is formed so as to cover the upper surface outside the memory cell region (peripheral circuit region), and a chemical solution (fluid) is formed outside the memory cell region during wet etching. It also has a function to prevent permeation of (acid).

なお、第２の支持部１４Ｓの形状および延在する方向は、図１４に示した形状には限定されない。また、第２の支持部１４Ｓは個々の開口１２Ａに対して、少なくとも一部の領域で重なっていればよい。 The shape of the second support portion 14S and the extending direction are not limited to the shape shown in FIG. Further, the second support portion 14S only needs to overlap at least part of the region with respect to the individual openings 12A.

次に、図１３に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル部の第３の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。窒化シリコンで形成されているストッパー絶縁膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置するＭＯＳトランジスタ等の素子がエッチングによってダメージを受けることを防止する。またメモリセル部以外の領域においては、第３の層間絶縁膜１２の上面に堆積したサポート膜１４を残存させておくことにより、湿式エッチングに際して薬液が浸透するのを防止することができる。 Next, as shown in FIG. 13, by performing wet etching using hydrofluoric acid (HF), the third interlayer insulating film 12 in the memory cell portion is removed, and the outer wall of the lower electrode 13 is exposed. . The stopper insulating film 11 made of silicon nitride functions as a stopper film during the wet etching, and prevents the underlying elements such as MOS transistors from being damaged by etching. Further, by leaving the support film 14 deposited on the upper surface of the third interlayer insulating film 12 in the region other than the memory cell portion, it is possible to prevent the chemical solution from penetrating during the wet etching.

本実施例では、第1の支持部３１が容量コンタクトパッド１０およびストッパー絶縁膜１１と固着することにより、下部電極の下端を保持する。また、下部電極の上端は第２の支持部によって保持されている。この２つの支持部によって下部電極１３が強固に保持されることで、湿式エッチングに際して下部電極１３が倒壊するのを防止できる。 In this embodiment, the first support portion 31 is fixed to the capacitor contact pad 10 and the stopper insulating film 11 to hold the lower end of the lower electrode. The upper end of the lower electrode is held by the second support part. Since the lower electrode 13 is firmly held by the two support portions, the lower electrode 13 can be prevented from collapsing during wet etching.

次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ₂）、酸化ジルコニウム（ＺｒＯ₂）、酸化アルミニウム（Ａｌ₂Ｏ₃）や、それらの積層体等の高誘電体膜を使用できる。 Next, a capacitor insulating film (not shown) is formed so as to cover the side wall surface of the lower electrode 13. As the capacitor insulating film, for example, a high dielectric film such as hafnium oxide (HfO ₂ ), zirconium oxide (ZrO ₂ ), aluminum oxide (Al ₂ O ₃ ), or a laminate thereof can be used.

次に、図２に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。この後、酸化シリコン等で第４の層間絶縁膜２０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭ素子のメモリセル部が完成する。 Next, as shown in FIG. 2, the upper electrode 15 of the capacitor element is formed of titanium nitride or the like. A capacitor element is formed by sandwiching a capacitive insulating film between the lower electrode 13 and the upper electrode 15. Thereafter, the fourth interlayer insulating film 20 is formed of silicon oxide or the like. In the memory cell portion, a lead contact plug (not shown) for applying a potential to the upper electrode 15 of the capacitor element is formed. Thereafter, the upper wiring layer 21 is formed of aluminum (Al), copper (Cu), or the like. Further, if the protective film 22 on the surface is formed of silicon oxynitride (SiON) or the like, the memory cell portion of the DRAM element is completed.

（第２実施例）
図８の容量コンタクトパッド１０の形成工程までは、第１実施例と同様に形成する。以下、図１５〜１８を参照して、本実施例の容量コンタクトパッド１０よりも上部の構造の製造方法を説明する。 (Second embodiment)
Up to the formation process of the capacitor contact pad 10 of FIG. Hereinafter, with reference to FIGS. 15 to 18, a method of manufacturing the structure above the capacitive contact pad 10 of this embodiment will be described.

図１５に示すように、容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー絶縁膜１１と酸化シリコンを用いた第３の層間絶縁膜１２を順次形成する。この後に開口１２Ａ（キャパシタホールに相当する）を、第３の層間絶縁膜１２とストッパー絶縁膜１１を貫通するように形成する。ストッパー絶縁膜をできるだけ薄く（３０〜６０ｎｍ程度）形成しておくことで、開口１２Ａの加工を容易に実施できる。 As shown in FIG. 15, a stopper insulating film 11 using silicon nitride and a third interlayer insulating film 12 using silicon oxide are sequentially formed so as to cover the capacitor contact pad 10. Thereafter, an opening 12A (corresponding to a capacitor hole) is formed so as to penetrate the third interlayer insulating film 12 and the stopper insulating film 11. By forming the stopper insulating film as thin as possible (about 30 to 60 nm), the opening 12A can be easily processed.

図１６に示すように、開口１２Ａの内壁を覆うように２０〜５０ｎｍの膜厚の窒化シリコンを形成した後にエッチバックを行い、窒化シリコン膜３１ａ（支持膜に相当する）をサイドウォール状に開口１２Ａ内に残存させる。窒化シリコンを２０〜５０ｎｍの膜厚で形成しておくことにより、アスペクト比の大きい開口１２Ａの底部においても、窒化シリコンを除去して、容量コンタクトパッド１０を露出させることができる。 As shown in FIG. 16, after silicon nitride having a thickness of 20 to 50 nm is formed so as to cover the inner wall of the opening 12A, etching back is performed to open the silicon nitride film 31a (corresponding to the support film) in a sidewall shape. Remain in 12A. By forming silicon nitride with a thickness of 20 to 50 nm, the silicon nitride can be removed and the capacitive contact pad 10 can be exposed even at the bottom of the opening 12A having a large aspect ratio.

図１７に示すように、ポリシラザン等（第1の材料に相当する）の塗布系絶縁膜５１で開口１２Ａ内を充填した後にエッチバックを行う。これにより、開口１２Ａの底部に１００〜４００ｎｍの膜厚で塗布系絶縁膜５１を残存させる。 As shown in FIG. 17, the opening 12A is filled with a coating insulating film 51 such as polysilazane (corresponding to the first material), and then etch back is performed. Thereby, the coating-type insulating film 51 is left with a film thickness of 100 to 400 nm at the bottom of the opening 12A.

図１８に示すように、加熱したリン酸を薬液として用いた湿式エッチングによって、塗布系絶縁膜５１で覆われていない部分の窒化シリコン膜３１ａを除去する。これによって、残留した窒化シリコン膜３１ａからなる第1の支持部が形成される。開口１２Ａの底面から第1の支持部の上端までの高さ（図１８中のＬ₃）は、塗布系絶縁膜５１の膜厚と同じであり、１００〜４００ｎｍとなる。この際、窒化シリコンで形成されているサポート膜１４のエッチングも進行するので、サポート膜１４が残存するように湿式エッチングの時間を制御する。また、あらかじめ、サポート膜１４の膜減り分を厚めにした膜厚でサポート膜１４の形成をおこなっておくことが好ましい。 As shown in FIG. 18, the portion of the silicon nitride film 31a not covered with the coating insulating film 51 is removed by wet etching using heated phosphoric acid as a chemical solution. As a result, a first support portion made of the remaining silicon nitride film 31a is formed. The height from the bottom surface of the opening 12A to the upper end of the first support portion (L _{3 in} FIG. 18) is the same as the film thickness of the coating insulating film 51, and is 100 to 400 nm. At this time, since the etching of the support film 14 formed of silicon nitride also proceeds, the wet etching time is controlled so that the support film 14 remains. In addition, it is preferable to form the support film 14 in advance with a film thickness in which the thickness of the support film 14 is increased.

引き続き希釈したフッ酸を薬液として用いた湿式エッチングによって、塗布系絶縁膜５１を除去する。ポリシラザン等の塗布系絶縁膜は、ＣＶＤ法で形成した酸化シリコンよりもフッ酸に対するエッチング速度が非常に速い。このため、塗布系絶縁膜５１を湿式エッチングによって選択的に除去できる。但し、この湿式エッチングに際して第３の層間絶縁膜１２のエッチングもわずかに進行するので、隣接する開口１２Ａ間が短絡しないようにエッチング時間を制御する。 Subsequently, the coating insulating film 51 is removed by wet etching using diluted hydrofluoric acid as a chemical solution. A coating insulating film such as polysilazane has a much higher etching rate with respect to hydrofluoric acid than silicon oxide formed by a CVD method. For this reason, the coating type insulating film 51 can be selectively removed by wet etching. However, since the etching of the third interlayer insulating film 12 also proceeds slightly during this wet etching, the etching time is controlled so that the adjacent openings 12A are not short-circuited.

以上の工程により、開口１２Ａの底部に、第1の支持部３１が形成される。引き続き、第１実施例で説明した図１１以降の工程を実施することで、半導体装置が完成する。 Through the above steps, the first support portion 31 is formed at the bottom of the opening 12A. Subsequently, the steps after FIG. 11 described in the first embodiment are performed to complete the semiconductor device.

本実施例では、第１実施例における開口３０Ａ（図９）の形成が不要なため、フォトリソグラフィを用いたマスク形成工程を削減できる。また、開口３０Ａと開口１２Ａ間の位置あわせ（アライメント）も不要となる。 In this embodiment, it is not necessary to form the opening 30A (FIG. 9) in the first embodiment, so that the mask forming process using photolithography can be reduced. In addition, alignment (alignment) between the opening 30A and the opening 12A becomes unnecessary.

１半導体基板
２溝パターン
３素子分離領域
４第１の層間絶縁膜
４Ａビット線コンタクトプラグ
５ゲート電極
５ａゲート絶縁膜
５ｂサイドウォール
５ｃ絶縁膜
６ビット配線
７第２の層間絶縁膜
７Ａ容量コンタクトプラグ
８不純物拡散層
９基板コンタクトプラグ
１０容量コンタクトパッド
１１ストッパー絶縁膜
１２第３の層間絶縁膜
１２Ａ開口
１３下部電極
１３ａ窒化チタン膜
１４サポート膜
１４Ｓ第２の支持部
１５上部電極
２０第４の層間絶縁膜
２１配線層
２２表面保護膜
２５側壁部
２６底部
２７上部
２８端部
２９軸方向
３０支持絶縁膜
３０Ａ開口
３１第１の支持部
３１ａ窒化シリコン膜
５０酸化シリコン膜
５１塗布系絶縁膜
２０５ａ、２０５ｂ、２０５ｃ基板コンタクト部
Ｃａキャパシタ素子
Ｋ活性領域
Ｌ₁ 上部の外径
Ｌ₂ 下部の外径
Ｌ₃ 高さ
ＴｒＭＯＳトランジスタ
Ｗワード配線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Groove pattern 3 Element isolation region 4 1st interlayer insulation film 4A Bit line contact plug 5 Gate electrode 5a Gate insulation film 5b Side wall 5c Insulation film 6 Bit wiring 7 2nd interlayer insulation film 7A Capacitance contact plug 8 Impurity diffusion layer 9 Substrate contact plug 10 Capacitance contact pad 11 Stopper insulating film 12 Third interlayer insulating film 12A Opening 13 Lower electrode 13a Titanium nitride film 14 Support film 14S Second support portion 15 Upper electrode 20 Fourth interlayer insulating film 21 Wiring layer 22 Surface protective film 25 Side wall part 26 Bottom part 27 Upper part 28 End part 29 Axial direction 30 Support insulating film 30A Opening 31 First support part 31a Silicon nitride film 50 Silicon oxide film 51 Coating system insulating films 205a, 205b, 205c substrate contact portion Ca capacitor elements K active regions L ₁ upper Outer diameters of L ₂ lower L ₃ height Tr MOS transistor W word line

Claims

A plurality of lower electrodes having a bottom and a cylindrical side wall;
A first support portion provided on the outer wall side surface of the end portion on the bottom side in the side wall portion of each lower electrode;
A second support portion provided so as to be in contact with at least a part of the side surface of the outer wall not covered with the first support portion of the side wall portion of each lower electrode;
A capacitive insulating film and an upper electrode sequentially provided on the inner wall of the bottom of each lower electrode and the surface of the side wall not covered with the first and second support parts;
A semiconductor device comprising a plurality of capacitors.

An upper electrode;
A plurality of lower electrodes embedded in the upper electrode, the plurality of lower electrodes having a bottom and a cylindrical side wall; and
A first support portion provided on the outer wall side surface of the end portion on the bottom side in the side wall portion of each lower electrode;
A second support portion embedded in the upper electrode so as to be in contact with at least part of the side surface of the outer wall not covered with the first support portion of the side wall portion of each lower electrode;
A portion of each lower electrode that is not covered by the first and second support portions; a capacitive insulating film provided between the upper electrodes;
A semiconductor device comprising a plurality of capacitors.

The side wall portion of the lower electrode is such that the outer diameter of the end portion on the bottom side covered with the first support portion is smaller than the outer diameter of the portion not covered with the first support portion. Or the semiconductor device of 2.

Furthermore,
A MOS transistor;
A bit line connected to the first impurity diffusion layer of the MOS transistor;
Have
The capacitor is connected to a second impurity diffusion layer of the MOS transistor;
The semiconductor device according to claim 1, wherein the semiconductor device constitutes a DRAM (Dynamic Random Access Memory).

Furthermore,
Having a stopper film provided in contact with each first support provided on the outer wall side surface of the side wall of each lower electrode;
The semiconductor device according to claim 1, wherein a film thickness of the stopper film is 100 nm or less.

The semiconductor device according to claim 1, wherein the first support portion is made of silicon nitride.

Forming a lower insulating film;
Forming a plurality of first holes so as to penetrate the lower insulating film;
Forming a first support portion in a sidewall shape on the inner wall side surface of each first hole;
Forming an upper insulating film and a support film in this order on the lower insulating film;
A plurality of second holes are formed on the plurality of first holes so as to penetrate the upper insulating film and the support film, thereby forming a plurality of capacitor holes including the first and second holes. And a process of
Forming a lower electrode so as to cover the side and bottom surfaces of the exposed inner wall in each capacitor hole and the first support;
Removing a part of the support film so as to be in contact with at least a part of an outer wall side surface of each lower electrode, thereby forming a second support part made of the remaining support film;
Removing the upper and lower insulating films using the second support part as a mask;
Forming a capacitor insulating film and an upper electrode in this order on the exposed surface of the lower electrode, thereby obtaining a capacitor;
A method for manufacturing a semiconductor device comprising:

Before the step of forming the lower insulating layer,
Forming a MOS transistor;
Forming a bit line connected to the first impurity diffusion layer of the MOS transistor;
Forming a contact pad connected to the second impurity diffusion layer of the MOS transistor;
Have
In the step of forming the first hole,
Forming the first hole to expose the contact pad;
The contact pad constitutes the bottom surface of the capacitor hole,
The method of manufacturing a semiconductor device according to claim 7, wherein the semiconductor device constitutes a DRAM (Dynamic Random Access Memory).

Forming an interlayer insulating film and a support film in this order;
Forming a plurality of capacitor holes so as to penetrate the interlayer insulating film and the support film;
Forming a support film on the inner wall side surface of each capacitor hole;
Burying a first material under each capacitor hole;
Removing the support film exposed in each capacitor hole using the first material as a mask, thereby forming a first support portion made of the remaining support film in a sidewall shape;
Removing the first material;
Forming a lower electrode so as to cover the side surface and bottom surface of the exposed inner wall of each capacitor hole and the remaining first support portion;
Removing a part of the support film so as to be in contact with at least a part of an outer wall side surface of each lower electrode, thereby forming a second support part made of the remaining support film;
Removing the interlayer insulating film using the second support portion as a mask;
Forming a capacitor insulating film and an upper electrode in this order on the exposed surface of the lower electrode, thereby obtaining a capacitor;
A method for manufacturing a semiconductor device comprising:

The method for manufacturing a semiconductor device according to claim 9, wherein the first material is polysilazane.

In the step of forming the first support portion in a sidewall shape,
The method for manufacturing a semiconductor device according to claim 10, wherein the support film exposed by wet etching using phosphoric acid is removed.

In the step of removing the first material,
The method for manufacturing a semiconductor device according to claim 10, wherein the first material is removed by wet etching using hydrofluoric acid.

Before the step of forming the interlayer insulating film and the support film in this order,
Forming a MOS transistor;
Forming a bit line connected to the first impurity diffusion layer of the MOS transistor;
Forming a contact pad connected to the second impurity diffusion layer of the MOS transistor;
Have
In the step of forming the capacitor hole,
Forming the capacitor hole to expose the contact pad;
The contact pad constitutes the bottom surface of the capacitor hole,
The method of manufacturing a semiconductor device according to claim 9, wherein the semiconductor device constitutes a DRAM (Dynamic Random Access Memory).

In the step of forming the first support portion in a sidewall shape,
The method of manufacturing a semiconductor device according to claim 13, wherein the first support portion is formed so that a height from a bottom surface of the capacitor hole to an upper end of the first support portion is 100 to 400 nm.

The method of manufacturing a semiconductor device according to claim 7, wherein the first support portion is made of silicon nitride.