JP2012003164A

JP2012003164A - Liquid crystal display element

Info

Publication number: JP2012003164A
Application number: JP2010140078A
Authority: JP
Inventors: Shinichi Shimomaki; 伸一下牧; Hiromitsu Ishii; 裕満石井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2010-06-21
Filing date: 2010-06-21
Publication date: 2012-01-05
Anticipated expiration: 2030-06-21
Also published as: JP5720124B2

Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal element with which the occurrence of light leakage current can be suppressed, even in a structure in which supplementary capacity electrodes are placed on thin film transistors.SOLUTION: A liquid crystal display element consists of thin film transistors 8 with supplementary capacity electrodes 11 on the upper surfaces of the thin film transistors 8. The supplementary capacity electrodes 11 include light absorption layers 26 which absorb light and metal layers 27, having a light blocking feature, on the upper surface of the light absorption layers 26.

Description

本発明は、補助容量電極が薄膜トランジスタに重なるように配置された液晶表示素子に関する。 The present invention relates to a liquid crystal display element in which an auxiliary capacitance electrode is disposed so as to overlap a thin film transistor.

近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示素子が開発されている。アクティブマトリクス型の液晶表示素子では、画素電極に書き込んだ表示信号電圧を次の書き込みタイミングまで保持するために補助容量が形成されている。そして、この補助容量は、画素電極との間に絶縁層が介在するように配置された補助容量電極によって形成されている。 In recent years, active matrix liquid crystal display elements using thin film transistors (TFTs) as switching elements have been developed. In the active matrix liquid crystal display element, an auxiliary capacitor is formed to hold the display signal voltage written in the pixel electrode until the next writing timing. The auxiliary capacitance is formed by an auxiliary capacitance electrode arranged so that an insulating layer is interposed between the auxiliary capacitance and the pixel electrode.

ところで、薄膜トランジスタに逆スタガ構造（ボトムゲート構造）のものを適用したものにおいて、液晶層側から該薄膜トランジスタに向かって入射してくる光によって発生する光リークを防止するために、該光に対する遮光膜として補助容量電極を兼用するものが知られている（例えば、特許文献１−図５）。即ち、薄膜トランジスタに重ねるようにしてクロムやモリブデンなどといった遮光性の金属からなる補助容量電極をソース／ドレイン電極層と画素電極層との間に形成したものが知られている。 By the way, in the case where an inverted staggered structure (bottom gate structure) is applied to a thin film transistor, in order to prevent light leakage caused by light incident on the thin film transistor from the liquid crystal layer side, a light shielding film against the light In this case, an electrode that also serves as an auxiliary capacitance electrode is known (for example, Patent Document 1 to FIG. 5). That is, an auxiliary capacitance electrode made of a light-shielding metal such as chromium or molybdenum is formed between a source / drain electrode layer and a pixel electrode layer so as to overlap with a thin film transistor.

特開２００４−３４１１８５号公報JP 2004-341185 A

しかし、補助容量電極は、平坦に形成された絶縁層上に該補助容量電極の下面が絶縁層に接するようにスパッタ法などにより成膜されるため、補助容量電極の下面は鏡面として形成されてしまう。 However, since the auxiliary capacitance electrode is formed on the flat insulating layer by sputtering or the like so that the lower surface of the auxiliary capacitance electrode is in contact with the insulating layer, the lower surface of the auxiliary capacitance electrode is formed as a mirror surface. End up.

このため、薄膜トランジスタが形成された基板側から液晶層に向かう光のうち、該薄膜トランジスタの近傍を通過して補助容量電極に向かう光が、高い光量を維持したまま補助容量電極によって反射され、たとえ逆スタガ構造であったとしてもこの反射光が薄膜トランジスタの半導体層に入射してしまい、ソース電極とドレイン電極との間で光リーク電流が発生してしまうという問題があった。 For this reason, among the light traveling from the substrate side on which the thin film transistor is formed toward the liquid crystal layer, the light traveling through the vicinity of the thin film transistor and traveling toward the storage capacitor electrode is reflected by the storage capacitor electrode while maintaining a high amount of light. Even if it has a staggered structure, the reflected light is incident on the semiconductor layer of the thin film transistor, and there is a problem that a light leakage current is generated between the source electrode and the drain electrode.

そこで、本発明は、補助容量電極を薄膜トランジスタに重ねる構造とした場合であっても、光リーク電流の発生を抑制することができる液晶表示素子を提供することを目的とする。 Accordingly, an object of the present invention is to provide a liquid crystal display element capable of suppressing the occurrence of light leakage current even when the auxiliary capacitance electrode is overlaid on the thin film transistor.

上記の目的を達成するために、請求項１に記載の発明は、薄膜トランジスタの上層側に補助容量電極が前記薄膜トランジスタと重なるように配置された液晶表示素子であって、前記補助容量電極は、光を吸収する光吸収層と、前記光吸収層の上層側に成膜された遮光性を有した金属層と、を備えていることを特徴とする。 In order to achieve the above object, the invention described in claim 1 is a liquid crystal display element in which an auxiliary capacitance electrode is disposed on an upper layer side of a thin film transistor so as to overlap the thin film transistor. A light-absorbing layer, and a light-shielding metal layer formed on the upper side of the light-absorbing layer.

また、請求項２に記載の発明は、請求項１に記載の液晶表示素子において、前記光吸収層は、アモルファスシリコンからなることを特徴とする。 According to a second aspect of the present invention, in the liquid crystal display element according to the first aspect, the light absorption layer is made of amorphous silicon.

また、請求項３に記載の発明は、請求項２に記載の液晶表示素子において、前記補助容量電極は、前記薄膜トランジスタのソース電極またはドレイン電極として成膜された導電層と画素電極として成膜された導電層との間の層として形成されていることを特徴とする。 According to a third aspect of the present invention, in the liquid crystal display element according to the second aspect, the auxiliary capacitance electrode is formed as a conductive layer and a pixel electrode formed as a source electrode or a drain electrode of the thin film transistor. It is characterized by being formed as a layer between the conductive layers.

また、請求項４に記載の発明は、請求項３に記載の液晶表示素子において、前記薄膜トランジスタは、ゲート電極の上層側にゲート絶縁膜が形成されたボトムゲート型の薄膜トランジスタであることを特徴とする。 According to a fourth aspect of the present invention, in the liquid crystal display element according to the third aspect, the thin film transistor is a bottom gate type thin film transistor in which a gate insulating film is formed on an upper layer side of a gate electrode. To do.

また、請求項５に記載の発明は、請求項２から４の何れかに記載の液晶表示素子において、前記光吸収層は、層厚が１００〜３００ｎｍであることを特徴とする。 According to a fifth aspect of the present invention, in the liquid crystal display element according to any one of the second to fourth aspects, the light absorption layer has a layer thickness of 100 to 300 nm.

本発明によれば、補助容量電極を薄膜トランジスタに重ねる構造とした場合であっても、光リーク電流の発生を抑制することができる。 According to the present invention, it is possible to suppress the occurrence of light leakage current even when the auxiliary capacitance electrode is stacked on the thin film transistor.

液晶表示素子の説明図であり、（ａ）は概略平面図、（ｂ）概略断面図。It is explanatory drawing of a liquid crystal display element, (a) is a schematic plan view, (b) A schematic sectional drawing. 薄膜トランジスタアレイの等価回路的平面図。The equivalent circuit top view of a thin-film transistor array. 第１の基板に形成される多層膜の平面図。The top view of the multilayer film formed in a 1st board | substrate. 図３のＡ−Ａ’線に沿う領域の断面図。Sectional drawing of the area | region which follows the A-A 'line | wire of FIG. 第１の基板に形成する多層膜の形成方法の説明図であり、第１の基板に第１の導電層を成膜した状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which formed the 1st conductive layer in the 1st board | substrate. 第１の基板に形成する多層膜の形成方法の説明図であり、第１の導電層をパターニングした状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which patterned the 1st conductive layer. 第１の基板に形成する多層膜の形成方法の説明図であり、第１の絶縁層、半導体層及びエッチング防止層を成膜した状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which formed the 1st insulating layer, the semiconductor layer, and the etching prevention layer into a film. 第１の基板に形成する多層膜の形成方法の説明図であり、エッチング防止層をパターニングした状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which patterned the etching prevention layer. 第１の基板に形成する多層膜の形成方法の説明図であり、オーミックコンタクト層及び第１の金属層を成膜した状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which formed into a film the ohmic contact layer and the 1st metal layer. 第１の基板に形成する多層膜の形成方法の説明図であり、第２の導電層をパターニングした状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which patterned the 2nd conductive layer. 第１の基板に形成する多層膜の形成方法の説明図であり、第２の絶縁層上に第３の導伝層を成膜した状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which formed the 3rd conductive layer on the 2nd insulating layer. 第１の基板に形成する多層膜の形成方法の説明図であり、第３の導電層を補助容量電極としてパターニングした状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state patterned as a 3rd conductive layer as an auxiliary capacity electrode. 第１の基板に形成する多層膜の形成方法の説明図であり、第３の絶縁層上にコンタクトホール形成用のフォトレジストをパターニングした状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which patterned the photoresist for contact hole formation on the 3rd insulating layer. 第１の基板に形成する多層膜の形成方法の説明図であり、第２の絶縁層及び第３の絶縁層にコンタクトホールを形成した状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which formed the contact hole in the 2nd insulating layer and the 3rd insulating layer. 第１の基板に形成する多層膜の形成方法の説明図であり、第４の導電層を成膜した状態。It is explanatory drawing of the formation method of the multilayer film formed in a 1st board | substrate, and the state which formed the 4th conductive layer into a film.

以下、本発明を実施するための形態を、図面を参照して説明する。
図１（ａ）及び図１（ｂ）に示すように、アクティブマトリクス型の液晶表示素子１は、第１の基板２と第２の基板３とが互いに対向するように配置されている。第１の基板２と第２の基板３は、枠形状に形成されたシール材４により貼りあわされている。また、第１の基板２と第２の基板３との間には、シール材４に囲まれた領域に液晶が充填されることにより、液晶層５が形成されている。そして、液晶表示素子１は、表示領域６に、複数の表示画素がマトリクス状に配列されている。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
As shown in FIGS. 1A and 1B, the active matrix type liquid crystal display element 1 is arranged such that the first substrate 2 and the second substrate 3 face each other. The 1st board | substrate 2 and the 2nd board | substrate 3 are pasted together by the sealing material 4 formed in the frame shape. A liquid crystal layer 5 is formed between the first substrate 2 and the second substrate 3 by filling a region surrounded by the sealing material 4 with liquid crystal. In the liquid crystal display element 1, a plurality of display pixels are arranged in a matrix in the display area 6.

図２は、第１の基板２に形成される薄膜トランジスタアレイの等価回路的平面図である。第１の基板２には、１つの表示画素に対して１つの画素電極７が対応するようにして、表示領域６に、複数の画素電極７がマトリクス状に配列されている。そして、複数の画素電極７のそれぞれは、それぞれに対応した薄膜トランジスタ８におけるソース・ドレイン電極のうちの一方、例えば、ソース電極Ｓに接続されている。また、薄膜トランジスタ８におけるソース・ドレイン電極のうちの他方、例えばドレイン電極Ｄは、列方向に沿って延伸する信号線１０に接続されている。さらに、薄膜トランジスタ８におけるゲート電極Ｇは、行方向に沿って延伸する走査線９に接続されている。また、画素電極７との間に補助容量Ｃｓを形成するための補助容量電極１１が薄膜トランジスタ８に重なるように且つ画素電極７の周縁部７ａと重なるように格子形状に形成されている。ここで、薄膜トランジスタ８は、スイッチング素子として機能し、例えばｎＭＯＳ型の薄膜トランジスタを用いることができる。また、走査線９は、薄膜トランジスタ８のゲート電極Ｇに対して薄膜トランジスタ８をオン／オフ制御するための走査信号を供給するためのものであり、信号線１０は、薄膜トランジスタ８を介して画素電極７にデータ信号を供給するためのものである。 FIG. 2 is an equivalent circuit plan view of the thin film transistor array formed on the first substrate 2. On the first substrate 2, a plurality of pixel electrodes 7 are arranged in a matrix in the display region 6 so that one pixel electrode 7 corresponds to one display pixel. Each of the plurality of pixel electrodes 7 is connected to one of the source / drain electrodes in the thin film transistor 8 corresponding thereto, for example, the source electrode S. The other of the source / drain electrodes in the thin film transistor 8, for example, the drain electrode D, is connected to a signal line 10 extending along the column direction. Furthermore, the gate electrode G in the thin film transistor 8 is connected to a scanning line 9 extending along the row direction. Further, the auxiliary capacitance electrode 11 for forming the auxiliary capacitance Cs between the pixel electrode 7 and the pixel electrode 7 is formed in a lattice shape so as to overlap the thin film transistor 8 and the peripheral edge portion 7 a of the pixel electrode 7. Here, the thin film transistor 8 functions as a switching element, and for example, an nMOS type thin film transistor can be used. The scanning line 9 is for supplying a scanning signal for on / off control of the thin film transistor 8 to the gate electrode G of the thin film transistor 8, and the signal line 10 is connected to the pixel electrode 7 via the thin film transistor 8. Is for supplying a data signal.

また、走査線９、信号線１０及び補助容量電極１１は、表示領域６の外側の領域にまで延出されている。そして、走査線９は表示領域６の外側の領域に設けられた第１の外部接続端子１２に接続され、信号線１０は、表示領域６の外側の領域に設けられた第２の外部接続端子１３に接続され、補助容量電極１１は、表示領域６の外側の領域に設けられた第３の外部接続端子１４に接続されている。なお、補助容量電極１１は、各表示画素間で等しい電位になるように互いに電気的に接続されているとともに、トランスパッド１５を介して後述の共通電極１８に電気的に接続される。即ち、補助容量電極１１は、共通電極１８と等しい電位に設定されている。ここで、第１の外部接続端子１２、第２の外部接続端子１３及び第３の外部接続端子１４は、フレキシブル配線基板などの部材が接続されることにより、このフレキシブル配線基板を介して外部回路と電気的に接続される。 Further, the scanning line 9, the signal line 10, and the auxiliary capacitance electrode 11 are extended to a region outside the display region 6. The scanning line 9 is connected to a first external connection terminal 12 provided in an area outside the display area 6, and the signal line 10 is a second external connection terminal provided in an area outside the display area 6. 13 and the auxiliary capacitance electrode 11 is connected to a third external connection terminal 14 provided in a region outside the display region 6. The auxiliary capacitance electrodes 11 are electrically connected to each other so as to have the same potential between the display pixels, and are also electrically connected to a later-described common electrode 18 via the transformer pad 15. That is, the auxiliary capacitance electrode 11 is set to the same potential as the common electrode 18. Here, the first external connection terminal 12, the second external connection terminal 13, and the third external connection terminal 14 are connected to an external circuit via the flexible wiring board by connecting a member such as a flexible wiring board. And electrically connected.

第２の基板３には、図１（ｂ）に示すように、各表示画素間で等しい電位に設定される共通電極１８が形成されている。そして、共通電極１８と画素電極７との間に液晶層５が形成されるように、シール材４で囲まれた領域に液晶が充填されている。 On the second substrate 3, as shown in FIG. 1B, a common electrode 18 that is set to an equal potential between the display pixels is formed. Then, the liquid crystal is filled in the region surrounded by the sealing material 4 so that the liquid crystal layer 5 is formed between the common electrode 18 and the pixel electrode 7.

次に、図３及び図４に基づいて第１の基板２に成膜される各薄膜の層構成について説明する。なお、表示領域の外側の領域に対してはその説明を省略する。ガラス等の透明な部材からなる第１の基板２上には、第１の導電層として、ゲート電極Ｇ及び走査線９が形成されている。第１の導電層は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。そして、第１の導電層は、絶縁性の材料からなる第１の絶縁層２０により覆われている。第１の絶縁層２０は、ゲート絶縁膜としても機能するものであり、例えば、窒化シリコン（ＳｉＮまたはＳｉ₃Ｎ₄）または酸化シリコン（ＳｉＯ₂）等の無機材料で形成されている。 Next, the layer configuration of each thin film formed on the first substrate 2 will be described with reference to FIGS. The description of the area outside the display area is omitted. On the first substrate 2 made of a transparent member such as glass, a gate electrode G and a scanning line 9 are formed as a first conductive layer. The first conductive layer is formed using a light-shielding metal such as chromium, aluminum, molybdenum, or titanium, for example. The first conductive layer is covered with a first insulating layer 20 made of an insulating material. The first insulating layer 20 also functions as a gate insulating film, and is formed of an inorganic material such as silicon nitride (SiN or Si ₃ N ₄ ) or silicon oxide (SiO ₂ ), for example.

第１の絶縁層２０上には、第２の導電層として、ソース電極Ｓ、ソース電極Ｓから延伸された接続パッド部Ｓａ、ドレイン電極Ｄ及び信号線１０が形成されている。第２の導電層は、半導体層２１とオーミックコンタクト層２２と第１の金属層２３とが、順に積層された多層構造に形成されている。そして、半導体層２１は、アモルファスシリコンまたはポリシリコンなどの半導体により形成されている。オーミックコンタクト層２２は、アモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体により形成されている。第１の金属層２３は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。 On the first insulating layer 20, a source electrode S, a connection pad portion Sa extending from the source electrode S, a drain electrode D, and a signal line 10 are formed as a second conductive layer. The second conductive layer is formed in a multilayer structure in which a semiconductor layer 21, an ohmic contact layer 22, and a first metal layer 23 are sequentially stacked. The semiconductor layer 21 is formed of a semiconductor such as amorphous silicon or polysilicon. The ohmic contact layer 22 is formed of a relatively low resistance semiconductor in which an impurity is doped in amorphous silicon or polysilicon. The first metal layer 23 is formed using a light-shielding metal such as chromium, aluminum, molybdenum, or titanium, for example.

なお、薄膜トランジスタ８におけるチャネルに対応する領域には、半導体層２１が形成されるとともに、半導体層２１とオーミックコンタクト層２２との間の層として、絶縁性材料からなるエッチング防止層２４が設けられている。 A semiconductor layer 21 is formed in a region corresponding to the channel in the thin film transistor 8, and an etching preventing layer 24 made of an insulating material is provided as a layer between the semiconductor layer 21 and the ohmic contact layer 22. Yes.

第２の導電層及び薄膜トランジスタ８は、絶縁性の材料からなる第２の絶縁層２５により覆われている。第２の絶縁層２５は、薄膜トランジスタ８や信号線１０によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ₃Ｎ₄）または酸化シリコン（ＳｉＯ₂）等の無機材料で形成されている。 The second conductive layer and the thin film transistor 8 are covered with a second insulating layer 25 made of an insulating material. The second insulating layer 25 also functions as a flattening layer for flattening the level difference caused by the thin film transistor 8 and the signal line 10, and for example, silicon nitride (SiN or Si ₃ N ₄ ) or silicon oxide (SiO ₂ ) or the like. It is made of an inorganic material.

第２の絶縁層２５上には、第３の導電層として補助容量電極１１が形成されている。補助容量電極１１は、走査線９や信号線１０、さらには、薄膜トランジスタ８と重なるように格子形状に形成されている。第３の導電層は、光吸収層２６と第２の金属層２７とが順に積層された２層構造に形成されている。そして、光吸収層２６は、例えばアモルファスシリコンなどの光の吸収率が高い半透過性の材料により形成されている。第２の金属層２７は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。 On the second insulating layer 25, the auxiliary capacitance electrode 11 is formed as a third conductive layer. The auxiliary capacitance electrode 11 is formed in a lattice shape so as to overlap the scanning line 9, the signal line 10, and the thin film transistor 8. The third conductive layer is formed in a two-layer structure in which a light absorption layer 26 and a second metal layer 27 are sequentially stacked. The light absorbing layer 26 is formed of a semi-transmissive material having a high light absorption rate such as amorphous silicon. The second metal layer 27 is formed using a light-shielding metal such as chromium, aluminum, molybdenum, or titanium, for example.

第３の導電層は、絶縁性の材料からなる第３の絶縁層２８により覆われている。第３の絶縁層２８は、薄膜トランジスタ８や信号線１０によって生じる段差、さらには、補助容量電極１１によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ₃Ｎ₄）または酸化シリコン（ＳｉＯ₂）等の無機材料で形成されている。 The third conductive layer is covered with a third insulating layer 28 made of an insulating material. The third insulating layer 28 also functions as a flattening layer for flattening a step caused by the thin film transistor 8 and the signal line 10 and further a step caused by the auxiliary capacitance electrode 11. For example, silicon nitride (SiN or Si ₃ N ₄ ) or an inorganic material such as silicon oxide (SiO ₂ ).

第３の絶縁層２８上には、第４の導電層として画素電極７が形成されている。第４の導電層は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明な導電性材料により形成されている。そして、画素電極７は、第２の絶縁層２５と第３の絶縁層２８に連続的に設けられたコンタクトホール２５ａ，２８ａで接続パッド部Ｓａにおける第１の金属層２３の上面に接触することにより、ソース電極Ｓに対して電気的に接続されている。ここで、画素電極７は、格子形状に形成された補助容量電極１１の開口部１１ａに重なるように且つ該画素電極の周縁部７ａが補助容量電極１１に重なるように形成されている。また、画素電極７は、隣接する画素電極との間の間隙が補助容量電極１１に重なるように配置されている。 On the third insulating layer 28, the pixel electrode 7 is formed as a fourth conductive layer. The fourth conductive layer is formed of a transparent conductive material such as ITO (Indium Tin Oxide), for example. The pixel electrode 7 is in contact with the upper surface of the first metal layer 23 in the connection pad portion Sa through contact holes 25a, 28a provided continuously in the second insulating layer 25 and the third insulating layer 28. Thus, the source electrode S is electrically connected. Here, the pixel electrode 7 is formed so as to overlap the opening 11 a of the auxiliary capacitance electrode 11 formed in a lattice shape and so that the peripheral portion 7 a of the pixel electrode overlaps the auxiliary capacitance electrode 11. Further, the pixel electrode 7 is arranged so that a gap between adjacent pixel electrodes overlaps the auxiliary capacitance electrode 11.

以上のような構成の液晶表示素子では、第２の基板３を通過して薄膜トランジスタ８における半導体層２１に向かう光Ｌ１を補助容量電極１１における第２の金属層２６で反射させることができるため、この光Ｌ１に基づいてソース電極Ｓとドレイン電極Ｄとの間に発生する光リーク電流を効果的に抑制することができる。また、第１の基板２を通過して直接的に薄膜トランジスタ８における半導体層２１に向かう光Ｌ２をゲート電極Ｇで反射させることができるため、この光Ｌ２に基づいてソース電極Ｓとドレイン電極Ｄとの間に発生する光リーク電流を効果的に抑制することができる。さらに、第１の基板２を通過するとともに補助容量電極１１を介して薄膜トランジスタ８における半導体層２１に向かう光Ｌ３を光吸収層２６で減衰させることができるため、この光Ｌ３に基づいてソース電極Ｓとドレイン電極Ｄとの間に発生する光リーク電流を効果的に抑制することができる。 In the liquid crystal display element configured as described above, the light L1 that passes through the second substrate 3 and travels toward the semiconductor layer 21 in the thin film transistor 8 can be reflected by the second metal layer 26 in the auxiliary capacitance electrode 11. The light leakage current generated between the source electrode S and the drain electrode D based on the light L1 can be effectively suppressed. Further, since the light L2 that passes through the first substrate 2 and is directly directed to the semiconductor layer 21 in the thin film transistor 8 can be reflected by the gate electrode G, the source electrode S, the drain electrode D, It is possible to effectively suppress the light leakage current generated during the period. Furthermore, since the light L3 that passes through the first substrate 2 and travels toward the semiconductor layer 21 in the thin film transistor 8 through the auxiliary capacitance electrode 11 can be attenuated by the light absorption layer 26, the source electrode S is based on the light L3. And the light leakage current generated between the drain electrode D and the drain electrode D can be effectively suppressed.

次に、上述したように第１の基板２上に形成されている多層膜の形成方法について図５−図１５に基づいて説明する。なお、図５−図１５は、図３に示したＡ−Ａ’線に沿った領域に対応する断面図である。まず、ガラス等の透明な部材からなる第１の基板２を準備し、図５に示すように、第１の基板２の一面に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属をスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法により第１の導電層４０として成膜する。ここで、第１の導電層４０は、層厚が例えば１００〜５００ｎｍになるように成膜する。 Next, a method for forming the multilayer film formed on the first substrate 2 as described above will be described with reference to FIGS. 5 to 15 are cross-sectional views corresponding to regions along the line A-A ′ shown in FIG. 3. First, a first substrate 2 made of a transparent member such as glass is prepared. As shown in FIG. 5, a light-shielding metal such as chromium, aluminum, molybdenum, or titanium is formed on one surface of the first substrate 2. Is formed as the first conductive layer 40 by sputtering or CVD (Chemical Vapor Deposition). Here, the first conductive layer 40 is formed to have a layer thickness of, for example, 100 to 500 nm.

次に、第１の導電層４０上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第１の導電層４０をエッチングし、その後、フォトレジストを剥離することにより、図６に示すように、パターニングされた第１の導電層４０として、ゲート電極Ｇと走査線９とが形成される。 Next, a photoresist is applied onto the first conductive layer 40, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, the portion of the first conductive layer 40 exposed from the photoresist is etched, and then the photoresist is peeled off, whereby the patterned first layer is formed as shown in FIG. The gate electrode G and the scanning line 9 are formed as one conductive layer 40.

次に、パターニングされた第１の導電層４０を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ₃Ｎ₄）または酸化シリコン（ＳｉＯ₂）等の無機絶縁材料をプラズマＣＶＤ法等により第１の絶縁層２０として成膜する。ここで、例えば、第１の絶縁層２０を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ₄）、副原料ガスとしてアンモニア（ＮＨ₃）、希釈ガスとして窒素（Ｎ₂）が用いられる。また、第１の絶縁層２０は、層厚が例えば２００〜８００ｎｍになるように成膜する。ただし、第１の絶縁層２０は、第１の導電層４０よりも層厚が厚くなるように成膜することが好ましい。 Next, an inorganic insulating material such as silicon nitride (SiN or Si ₃ N ₄ ) or silicon oxide (SiO ₂ ) is plasma-treated on the first substrate 2 so as to cover the patterned first conductive layer 40. The first insulating layer 20 is formed by a CVD method or the like. Here, for example, when the first insulating layer 20 is formed of silicon nitride, the process gas is silane (SiH ₄ ) as the main source gas, ammonia (NH ₃ ) as the auxiliary source gas, and nitrogen (N ₂ ) as the diluent gas. ) Is used. The first insulating layer 20 is formed so as to have a thickness of 200 to 800 nm, for example. However, it is preferable to form the first insulating layer 20 so that the layer thickness is larger than that of the first conductive layer 40.

次に、図７に示すように、第１の絶縁層２０上にプラズマＣＶＤ法等によりアモルファスシリコンまたはポリシリコンからなる半導体層２１を成膜し、その後、半導体層２１上に窒化シリコン（ＳｉＮまたはＳｉ₃Ｎ₄）等の無機絶縁材料をプラズマＣＶＤ法等によりエッチング防止層２４として成膜する。なお、第１の絶縁層２０、半導体層２１及びエッチング防止層２４は、連続的に成膜されることが好ましい。ここで、半導体層２１は、層厚が例えば２０〜６０ｎｍになるように成膜する。また、エッチング防止層２４は、層厚が例えば１００〜２００ｎｍになるように成膜する。 Next, as shown in FIG. 7, a semiconductor layer 21 made of amorphous silicon or polysilicon is formed on the first insulating layer 20 by a plasma CVD method or the like, and then silicon nitride (SiN or SiN) is formed on the semiconductor layer 21. An inorganic insulating material such as Si ₃ N ₄ ) is formed as the etching prevention layer 24 by a plasma CVD method or the like. Note that the first insulating layer 20, the semiconductor layer 21, and the etching prevention layer 24 are preferably formed continuously. Here, the semiconductor layer 21 is formed so as to have a layer thickness of, for example, 20 to 60 nm. The etching prevention layer 24 is formed so that the layer thickness is, for example, 100 to 200 nm.

次に、エッチング防止層２４上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分のエッチング防止層２４をエッチングし、その後、フォトレジストを剥離することにより、チャネルに対応する領域に残存するようにパターニングされたエッチング防止層２４が形成される（図８）。 Next, a photoresist is applied on the etching prevention layer 24, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, the portion of the anti-etching layer 24 exposed from the photoresist is etched, and then the photoresist is peeled off so as to remain in the region corresponding to the channel. An etching prevention layer 24 is formed (FIG. 8).

次に、パターニングされたエッチング防止層２４を覆うようにして、第１の基板２上にアモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体をオーミックコンタクト層２２として成膜し、その後、オーミックコンタクト層２２上に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属からなる第１の金属層２３をスパッタ法またはＣＶＤ法により成膜する（図９）。なお、第１の金属層２３は、必ずしも、遮光性の金属に限定するものではなく、例えばＩＴＯ等の透明性の導電材料であってもよい。ここで、オーミックコンタクト層２２は、層厚が例えば１０〜４０ｎｍになるように成膜する。また、第１の金属層２３は、層厚が例えば１００〜５００ｎｍになるように成膜する。 Next, a relatively low-resistance semiconductor doped with impurities in amorphous silicon or polysilicon is formed on the first substrate 2 as an ohmic contact layer 22 so as to cover the patterned etching prevention layer 24. Thereafter, a first metal layer 23 made of a light-shielding metal such as chromium, aluminum, molybdenum, or titanium is formed on the ohmic contact layer 22 by sputtering or CVD (FIG. 9). Note that the first metal layer 23 is not necessarily limited to a light shielding metal, and may be a transparent conductive material such as ITO. Here, the ohmic contact layer 22 is formed so as to have a layer thickness of, for example, 10 to 40 nm. Further, the first metal layer 23 is formed so as to have a layer thickness of, for example, 100 to 500 nm.

そして、上述のように、半導体層２１、オーミックコンタクト層２２及び第１の金属層２３が順次成膜されることによって、半導体層２１、オーミックコンタクト層２２及び第１の金属層２３の積層膜としての第２の導電層４１が形成される。 As described above, the semiconductor layer 21, the ohmic contact layer 22, and the first metal layer 23 are sequentially formed to form a stacked film of the semiconductor layer 21, the ohmic contact layer 22, and the first metal layer 23. The second conductive layer 41 is formed.

次に、第１の金属層２３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の半導体層２１、オーミックコンタクト層２２及び第１の金属層２３を一括的にまたは連続的にエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第２の導電層４１として、ソース電極Ｓ、接続パッド部Ｓａ、ドレイン電極Ｄ及び信号線１０が形成される（図１０）。なお、エッチング防止層２４により覆われている領域における半導体層２１は、エッチング防止層２４により保護されることによってエッチングされずに残存する。そして、半導体層２１、ゲート電極Ｇ、ソース電極Ｓ及びドレイン電極Ｄを有した薄膜トランジスタ８が形成される。 Next, a photoresist is applied on the first metal layer 23, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, the semiconductor layer 21, the ohmic contact layer 22 and the first metal layer 23 exposed from the photoresist are collectively or continuously etched, and then the photoresist is removed. By peeling, the source electrode S, the connection pad portion Sa, the drain electrode D, and the signal line 10 are formed as the patterned second conductive layer 41 (FIG. 10). The semiconductor layer 21 in the region covered with the etching prevention layer 24 remains unetched by being protected by the etching prevention layer 24. Then, the thin film transistor 8 having the semiconductor layer 21, the gate electrode G, the source electrode S, and the drain electrode D is formed.

次に、パターニングされた第２の導電層４１を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ₃Ｎ₄）または酸化シリコン（ＳｉＯ₂）等の無機絶縁材料をプラズマＣＶＤ法等により第２の絶縁層２５として成膜する。ここで、第２の絶縁層２５を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ₄）、副原料ガスとしてアンモニア（ＮＨ₃）、希釈ガスとして窒素（Ｎ₂）を用いることができる。ここで、第２の絶縁層２５は、層厚が例えば２００〜８００ｎｍになるように成膜する。 Next, an inorganic insulating material such as silicon nitride (SiN or Si ₃ N ₄ ) or silicon oxide (SiO ₂ ) is plasma-treated on the first substrate 2 so as to cover the patterned second conductive layer 41. The second insulating layer 25 is formed by a CVD method or the like. Here, when the second insulating layer 25 is formed of silicon nitride, the process gas is silane (SiH ₄ ) as the main source gas, ammonia (NH ₃ ) as the auxiliary source gas, and nitrogen (N ₂ ) as the diluent gas. Can be used. Here, the second insulating layer 25 is formed so as to have a layer thickness of, for example, 200 to 800 nm.

次に、第２の絶縁層２５上にプラズマＣＶＤ法等によりアモルファスシリコンからなる光吸収層２６を成膜し、その後、光吸収層２６上に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属からなる第２の金属層２７をスパッタ法またはＣＶＤ法により成膜する（図１１）。ここで、上述のように、光吸収層２６と第２の金属層２７とが順次成膜されることによって、光吸収層２６と第２の金属層２７の積層膜としての第３の導電層４２が形成される。なお、光吸収層２６をアモルファスシリコンにより形成する場合には、層厚が５０〜４００ｎｍの範囲に収まるように、より好ましくは、１００〜３００ｎｍの範囲に収まるように成膜する。この範囲の層厚であれば、可視光の波長領域において光を９０％以上吸収させることができるとともに、成膜時間を比較的短い時間に抑えることができる。また、第２の金属層２７は、層厚が例えば１００〜５００ｎｍになるように成膜する。 Next, a light absorption layer 26 made of amorphous silicon is formed on the second insulating layer 25 by a plasma CVD method or the like, and then, for example, light shielding such as chromium, aluminum, molybdenum, titanium, or the like is formed on the light absorption layer 26. A second metal layer 27 made of a conductive metal is formed by sputtering or CVD (FIG. 11). Here, as described above, the light-absorbing layer 26 and the second metal layer 27 are sequentially formed, so that the third conductive layer as a laminated film of the light-absorbing layer 26 and the second metal layer 27 is formed. 42 is formed. In the case where the light absorption layer 26 is formed of amorphous silicon, the film thickness is formed so as to be within the range of 50 to 400 nm, and more preferably within the range of 100 to 300 nm. With a layer thickness in this range, light can be absorbed by 90% or more in the visible light wavelength region, and the film formation time can be suppressed to a relatively short time. Further, the second metal layer 27 is formed so as to have a layer thickness of, for example, 100 to 500 nm.

次に、第２の金属層２７上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の光吸収層２６及び第２の金属層２７を一括的にまたは連続的にエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第３の導電層４２として、補助容量電極１１が形成される（図１２）。 Next, a photoresist is applied onto the second metal layer 27, and the applied photoresist is patterned by exposure and development. Then, by using the patterned photoresist as a mask, the portion of the light absorption layer 26 and the second metal layer 27 exposed from the photoresist are etched collectively or continuously, and then the photoresist is peeled off. Then, the auxiliary capacitance electrode 11 is formed as the patterned third conductive layer 42 (FIG. 12).

次に、パターニングされた第３の導電層４２を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ₃Ｎ₄）または酸化シリコン（ＳｉＯ₂）等の無機絶縁材料をプラズマＣＶＤ法等により第３の絶縁層２８として成膜する。ここで、第３の絶縁層２８を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ₄）、副原料ガスとしてアンモニア（ＮＨ₃）、希釈ガスとして窒素（Ｎ₂）を用いることができる。ここで、第３の絶縁層２８は、層厚が例えば１００〜６００ｎｍになるように成膜する。 Next, an inorganic insulating material such as silicon nitride (SiN or Si ₃ N ₄ ) or silicon oxide (SiO ₂ ) is plasma-treated on the first substrate 2 so as to cover the patterned third conductive layer 42. A third insulating layer 28 is formed by a CVD method or the like. Here, when the third insulating layer 28 is formed of silicon nitride, the process gas is silane (SiH ₄ ) as the main source gas, ammonia (NH ₃ ) as the auxiliary source gas, and nitrogen (N ₂ ) as the diluent gas. Can be used. Here, the third insulating layer 28 is formed so as to have a layer thickness of, for example, 100 to 600 nm.

次に、第３の絶縁層２８上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。このとき、図１３に示すように、パターニングされたフォトレジスト５０は、接続パッド部Ｓａの一部が該フォトレジスト５０から露出するように形成される。 Next, a photoresist is applied onto the third insulating layer 28, and the applied photoresist is patterned by exposure and development. At this time, as shown in FIG. 13, the patterned photoresist 50 is formed so that a part of the connection pad portion Sa is exposed from the photoresist 50.

次に、フォトレジスト５０をマスクにしてフォトレジスト５０から露出された部分の第２の絶縁層２５及び第３の絶縁層２８をドライエッチングにより一括的にエッチングすることで、図１４に示すように、第２の絶縁層２５にコンタクトホール２５ａが形成されるとともに第３の絶縁層２８にコンタクトホール２８ａが形成される。なお、エッチングガスには、例えば、ＣＦ₄、ＳＦ₆、Ｏ₂、Ｈｅ等の混合ガスを用いることができる。 Next, the portions of the second insulating layer 25 and the third insulating layer 28 exposed from the photoresist 50 are collectively etched by dry etching using the photoresist 50 as a mask, as shown in FIG. The contact hole 25 a is formed in the second insulating layer 25 and the contact hole 28 a is formed in the third insulating layer 28. For example, a mixed gas such as CF ₄ , SF ₆ , O ₂ , and He can be used as the etching gas.

次に、フォトレジスト５０を剥離し、コンタクトホールが形成された第３の絶縁層２７を覆うようにして、第１の基板２上に、ＩＴＯ等の透明性の導電材料をスパッタ法等により第４の導電層４３として成膜する（図１５）。ここで、第４の導電層４３は、層厚が例えば３０〜３００ｎｍになるように成膜する。 Next, the photoresist 50 is peeled off, and a transparent conductive material such as ITO is applied to the first substrate 2 by sputtering or the like so as to cover the third insulating layer 27 in which the contact holes are formed. 4 is formed as a conductive layer 43 (FIG. 15). Here, the fourth conductive layer 43 is formed so as to have a layer thickness of, for example, 30 to 300 nm.

次に、第４の導電層４３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第４の導電層４３をエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第４の導電層４３として画素電極７が形成され、図４に示したような多層膜が得られる。 Next, a photoresist is applied on the fourth conductive layer 43, and the applied photoresist is patterned by exposure and development. Then, using the patterned photoresist as a mask, the portion of the fourth conductive layer 43 exposed from the photoresist is etched, and then the photoresist is peeled off to form a pixel as the patterned fourth conductive layer 43. The electrode 7 is formed, and a multilayer film as shown in FIG. 4 is obtained.

なお、上述の実施の形態では、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２８を無機絶縁材料により形成する場合について説明したが、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２８はポリイミド系やアクリル系の有機材料で形成してもよい。 In the above-described embodiment, the case where the first insulating layer 20, the second insulating layer 25, and the third insulating layer 28 are formed using an inorganic insulating material has been described. The second insulating layer 25 and the third insulating layer 28 may be formed of a polyimide or acrylic organic material.

また、上述の実施の形態では、補助容量電極１１を光吸収層２６と第２の金属層２７との２層構造にした場合について説明したが、３層以上の積層構造としてもよい。いずれにしても、補助容量電極の最下層が光吸収層として形成され、この光吸収層よりも上層側に金属層が積層されている構造となっていればよい。 In the above-described embodiment, the case where the auxiliary capacitance electrode 11 has the two-layer structure of the light absorption layer 26 and the second metal layer 27 has been described. However, a three-layer or more laminated structure may be used. In any case, it is sufficient that the lowermost layer of the auxiliary capacitance electrode is formed as a light absorption layer, and the metal layer is laminated on the upper layer side of the light absorption layer.

また、上述の実施の形態では、補助容量電極１１は、光吸収層２６の平面形状と第２の金属層２７の平面形状が等しくなるように形成した場合について説明したが、補助容量電極と薄膜トランジスタが重なる領域及びその近傍において、光吸収層と金属層とが重なるように形成されていれば、光吸収層に対して金属層が大きくまたは小さく形成されていてもよい。 In the above-described embodiment, the auxiliary capacitance electrode 11 has been described so that the planar shape of the light absorption layer 26 and the planar shape of the second metal layer 27 are equal. However, the auxiliary capacitance electrode and the thin film transistor are described. As long as the light absorption layer and the metal layer are formed so as to overlap each other in the region where the light overlaps and in the vicinity thereof, the metal layer may be formed larger or smaller than the light absorption layer.

上述の実施の形態では、光吸収層２６をアモルファスシリコンで形成した場合について説明したが、光吸収特性を有する他の材料で形成されていてもよい。 In the above-described embodiment, the case where the light absorption layer 26 is formed of amorphous silicon has been described. However, the light absorption layer 26 may be formed of another material having light absorption characteristics.

１…液晶表示素子、２，３…基板、５…液晶層、７…画素電極、８…薄膜トランジスタ、９…走査線、１０…信号線、１１…補助容量電極、２０，２５，２８…絶縁層、２６…光吸収層、２３，２７…金属層、Ｇ…ゲート電極、Ｄ…ドレイン電極、Ｓ…ソース電極 DESCRIPTION OF SYMBOLS 1 ... Liquid crystal display element, 2, 3 ... Substrate, 5 ... Liquid crystal layer, 7 ... Pixel electrode, 8 ... Thin-film transistor, 9 ... Scanning line, 10 ... Signal line, 11 ... Auxiliary capacity electrode, 20, 25, 28 ... Insulating layer , 26 ... light absorption layer, 23 and 27 ... metal layer, G ... gate electrode, D ... drain electrode, S ... source electrode

Claims

A liquid crystal display element disposed on an upper layer side of the thin film transistor so that an auxiliary capacitance electrode overlaps the thin film transistor,
The auxiliary capacitance electrode includes a light absorption layer that absorbs light, and a light-shielding metal layer formed on an upper layer side of the light absorption layer.

The liquid crystal display element according to claim 1, wherein the light absorption layer is made of amorphous silicon.

3. The auxiliary capacitance electrode is formed as a layer between a conductive layer formed as a source electrode or a drain electrode of the thin film transistor and a conductive layer formed as a pixel electrode. The liquid crystal display element as described.

4. The liquid crystal display element according to claim 3, wherein the thin film transistor is a bottom gate type thin film transistor in which a gate insulating film is formed on an upper layer side of a gate electrode.

The liquid crystal display element according to claim 2, wherein the light absorption layer has a thickness of 100 to 300 nm.