JPH05303115A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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- JPH05303115A JPH05303115A JP10771292A JP10771292A JPH05303115A JP H05303115 A JPH05303115 A JP H05303115A JP 10771292 A JP10771292 A JP 10771292A JP 10771292 A JP10771292 A JP 10771292A JP H05303115 A JPH05303115 A JP H05303115A
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置に関し、
特に端子エッジに発生する静電気放電による表示不良を
防止した液晶表示装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device,
In particular, the present invention relates to a liquid crystal display device in which a display defect due to electrostatic discharge generated at a terminal edge is prevented.
【０００２】[0002]
【従来の技術】液晶ディスプレイの画面が大きくなり、
画素数が多くなると、欠陥の増大による歩留まり低下が
問題となる。この対策として冗長構造の採用がある。例
えばこの例として、日経ＢＰ社発行の「フラットディス
プレイ１９９１」第１０５頁からには、やむなく使う冗
長構成の説明がされてある。2. Description of the Related Art The screen of a liquid crystal display becomes large,
When the number of pixels increases, the yield decreases due to an increase in defects, which is a problem. As a countermeasure, there is a redundant structure. For example, as an example, page 105 of "Flat Display 1991" issued by Nikkei BP Co., Ltd. describes a redundant configuration which is unavoidably used.
【０００３】例えば１つの画素（例えばスイッチング素
子と表示電極を１組とした１セル）に対して更にもう１
つのＴＦＴを設け、ＴＦＴ不良による点欠陥を防止した
ものや予備ラインを設けて、ラインが断線した時にこの
予備ラインを介して断線を救済するものがある。また本
発明のテーマとして以下述べてゆくが、作業者や製造装
置に保持されている静電気が、端子エッジに発生し易い
ために、特にマトリックス状に配置された画素郡の一番
外側に設けられた画素が、この静電気放電により表示不
良を発生する。このために、この一番外側の更に外側に
ダミー画素を設けていた。For example, one pixel (for example, one cell including a switching element and a display electrode as a set) is provided with another pixel.
There are one that is provided with two TFTs to prevent point defects due to defective TFTs, and one that is provided with a spare line to relieve the disconnection via this spare line when the line is broken. Further, as will be described below as a theme of the present invention, since static electricity held by an operator or a manufacturing apparatus is easily generated at a terminal edge, the static electricity is particularly provided on the outermost side of a pixel group arranged in a matrix. This pixel causes defective display due to the electrostatic discharge. For this reason, dummy pixels are provided outside the outermost part.
【０００４】図４は、その概略図であり、縦方向に交互
に延在されているのが、ガラス基板（１）の上に形成さ
れているゲートと一体のゲートライン（２）である。ま
た横方向に交互に延在されているのが、ＴＦＴのドレイ
ンからゲート絶縁膜上を延在されているドレインライン
（３）である。またこのゲートライン（２）とドレイン
ライン（３）には夫々ゲート端子（４）およびドレイン
端子（５）が、例えばＴＡＢを接続するために表面が露
出されている。FIG. 4 is a schematic view of the gate line. Alternately extending in the vertical direction is a gate line (2) formed integrally with the gate formed on the glass substrate (1). Also, extending in the lateral direction alternately are drain lines (3) extending from the drain of the TFT over the gate insulating film. Further, the gate line (2) and the drain line (3) are respectively exposed at the surface thereof with a gate terminal (4) and a drain terminal (5) for connecting, for example, TAB.
【０００５】また図４の画素領域の一番外側に○印で配
置されているものが、ダミー画素（６）であり、静電気
放電が発生してもダミー画素のみが破壊するだけで本来
の画素が保護できるようになっている。ここで長い端子
と若干短い端子が設けてあるが、長い方が本来の端子で
あり、短い方は、ライン検査を目的として設けたもので
ある。Also, what is arranged at the outermost part of the pixel area in FIG. 4 by a circle is a dummy pixel (6), and even if electrostatic discharge occurs, only the dummy pixel is destroyed and the original pixel is destroyed. Are protected. Here, long terminals and slightly shorter terminals are provided, but the longer one is the original terminal and the shorter one is provided for the purpose of line inspection.
【０００６】[0006]
【発明が解決しようとする課題】前述のように、製造工
程において、どうしても静電気放電が、絶縁性基板
（１）の角部に発生しやすく、特に上または下に設けら
れたゲート端子群の一番左または右側のゲート端子、右
または左に設けられたドレイン端子群の一番上または下
側のドレイン端子に発生しやすい。前述したようにダミ
ー画素で保護できればよいが、このダミー画素だけでは
保護できず、本来の画素が破壊されたり、画素内のＴＦ
Ｔが破壊しないまでも、スレッショルド電圧ＶTHがずれ
たりして、ライン欠陥を発生する問題があった。As described above, in the manufacturing process, electrostatic discharge is apt to occur at the corners of the insulating substrate (1), and one of the gate terminal groups provided above or below is particularly prone to electrostatic discharge. It is likely to occur at the left or right gate terminal and the top or bottom drain terminal of the drain terminal group provided on the right or left. As described above, it suffices if the dummy pixel can be used for protection, but it is not possible to protect only with the dummy pixel, and the original pixel is destroyed or the TF in the pixel is damaged.
Even if T is not destroyed, there is a problem that the threshold voltage V TH shifts and a line defect occurs.
【０００７】[0007]
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、第１に透明な絶縁性基板の角部に接した一
番外側のアドレス端子とデータ端子との間に、前記スイ
ッチング素子の一構成である絶縁膜を誘電体層としたサ
ージ吸収用のコンデンサを設けることで解決するもので
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and firstly, the above-mentioned object is provided between an outermost address terminal and a data terminal which are in contact with a corner portion of a transparent insulating substrate. This is solved by providing a surge absorbing capacitor having an insulating film as a dielectric layer, which is one configuration of a switching element.
【０００８】第２に、ゲートラインと電気的に接続され
たゲート端子群の外側に、このゲート端子と同一工程で
成る第１の端子を設け、ドレインラインと電気的に接続
されたドレイン端子群の外側に、このドレイン端子と同
一工程で成る第２の端子を設け、前記第１の端子は、前
記ゲートラインと同一工程で成るラインと一体で容量の
下層電極とし、前記第２の端子は、前記ドレインライン
と同一工程で成るラインと一体で容量の上層電極とし、
この上層電極と下層電極で成る容量でサージを吸収する
ことで解決するものである。Secondly, a drain terminal group electrically connected to the drain line is provided outside the gate terminal group electrically connected to the gate line, and a first terminal formed in the same step as the gate terminal is provided. A second terminal formed in the same step as the drain terminal is provided outside the first terminal, the first terminal is integrated with a line formed in the same step as the gate line to serve as a lower electrode of a capacitor, and the second terminal is , A line formed in the same step as the drain line and used as a capacitor upper layer electrode,
The solution is to absorb the surge by the capacitance composed of the upper layer electrode and the lower layer electrode.
【０００９】[0009]
【作用】スイッチング素子、例えばＴＦＴやＭＩＭは、
構成として絶縁膜が設けてある。ａ−Ｓｉやｐ−Ｓｉを
使った逆スタガー型のトランジスターでは、ゲート絶縁
膜、ｐ−Ｓｉを使ったスタガー型のトランジスターで
は、ゲート電極とソース電極の間に設けられた絶縁膜を
コンデンサの誘電体層として構成とし、角部に接した一
番外側のアドレス端子とデータ端子の間にコンデンサを
設けることができる。従って一番静電気放電し易い角部
に、コンデンサを設けることで、画素領域にこの静電気
を流すことなく、このコンデンサを介して吸収できる。
従ってライン欠陥を防止できる。[Function] The switching element such as TFT or MIM is
An insulating film is provided as a structure. In the reverse stagger type transistor using a-Si or p-Si, the gate insulating film is used. In the stagger type transistor using p-Si, the insulating film provided between the gate electrode and the source electrode is used as the capacitor dielectric. It can be configured as a body layer, and a capacitor can be provided between the outermost address terminal and data terminal that are in contact with the corners. Therefore, by providing a capacitor at the corner where static electricity is most easily discharged, this static electricity can be absorbed through this capacitor without flowing to the pixel area.
Therefore, line defects can be prevented.
【００１０】第２に逆スタガー型のＴＦＴは、ゲート電
極と半導体層の間にゲート絶縁膜を設けてある。従って
ゲート絶縁膜の下層に設けてあるゲート電極またはゲー
トラインと同一工程で、静電気吸収用のコンデンサの下
層電極が設けられ、ゲート絶縁膜の上層に設けられるド
レイン電極またはドレインラインと同一工程で、前記コ
ンデンサの上層電極が設けられる。この上および下層の
電極を、ドレインラインおよびゲートラインと電気的に
絶縁し、上および下層の電極を角部の一番外側の端子
（例えば図４の左側辺の一番上のドレイン端子および上
側辺の一番左側のゲート端子）と電気的に接続すれば、
一番放電しやすい角部に静電気吸収用のコンデンサを設
けることができる。従って一番静電気放電し易い角部
に、コンデンサを設けることで、画素領域にこの静電気
を流すことなく、このコンデンサを介して吸収できる。
従ってライン欠陥を防止できる。Secondly, the reverse stagger type TFT has a gate insulating film provided between the gate electrode and the semiconductor layer. Therefore, in the same step as the gate electrode or gate line provided in the lower layer of the gate insulating film, the lower electrode of the capacitor for electrostatic absorption is provided, and in the same step as the drain electrode or drain line provided in the upper layer of the gate insulating film, An upper electrode of the capacitor is provided. The upper and lower layer electrodes are electrically insulated from the drain line and the gate line, and the upper and lower layer electrodes are connected to the outermost terminals of the corners (for example, the uppermost drain terminal and the upper side of the left side of FIG. 4). If it is electrically connected to the leftmost gate terminal of the side,
Capacitors for absorbing static electricity can be provided at the corners that are most easily discharged. Therefore, by providing a capacitor at the corner where static electricity is most easily discharged, this static electricity can be absorbed through this capacitor without flowing to the pixel area.
Therefore, line defects can be prevented.
【００１１】[0011]
【実施例】以下に本発明の実施例を説明する。本発明
は、例えばアクティブマトリックス型液晶表示装置に有
効である。理由は、ＴＦＴでもＭＩＭでも一構成として
絶縁層があり、この絶縁層の下層および上層に電極材料
が設けてあるので、この工程を利用すれば工程数を増加
することなく静電気吸収用のコンデンサを設けることが
できる。当然単純マトリックス型の液晶表示装置でも可
能であるが、この場合アクティブマトリックス型と比べ
て構成が少ないため工程を増加すれば可能である。基本
的には、一方の基板には、平行な複数本の第１ライン郡
があり、他方の基板には前記第１ラインと交差する平行
な複数本の第２ライン郡があるだけである。従ってどち
らの基板に設けてもよいが、ライン郡をコンデンサの上
層または下層電極とすると残りの構成のために工程を増
加する必要がある。EXAMPLES Examples of the present invention will be described below. The present invention is effective, for example, in an active matrix type liquid crystal display device. The reason is that both the TFT and the MIM have an insulating layer as one structure, and the electrode material is provided on the lower layer and the upper layer of this insulating layer. Therefore, if this step is used, a capacitor for electrostatic absorption can be provided without increasing the number of steps. Can be provided. Of course, a simple matrix type liquid crystal display device is also possible, but in this case it is possible if the number of steps is increased because the configuration is smaller than in the active matrix type. Basically, one substrate has a plurality of parallel first line groups, and the other substrate has only a plurality of parallel second line groups intersecting the first line. Therefore, it may be provided on either substrate, but if the line group is used as an upper layer electrode or a lower layer electrode of the capacitor, it is necessary to increase the number of steps for the remaining structure.
【００１２】以上、どちらにおいても図５のような概略
構成を有することになる。以下詳細なａ−Ｓｉを使用し
た逆スタガー型トランジスタを説明する前に、簡単にｐ
−Ｓｉのスタガー型トランジスタおよびＭＩＭを採用し
た液晶表示装置で説明してゆく。一般にｐ−Ｓｉを採用
したスタガー型トランジスタは、図６に示すように、透
明な絶縁性基板（１０）に半導体層となるｐ−Ｓｉ（１
１）が設けられ、この上には第１の絶縁膜（１２）が覆
われている。この上にはｐ−Ｓｉで成るゲート（１３）
が設けられ、ゲートを覆うように第２の絶縁膜（１４）
が設けられている。前記第２の絶縁膜は、ソース及びド
レイン領域に対応する領域にコンタクトホールが設けら
れ、表示電極（１５）と電気的に接続されたソース電極
（１６）およびドレイン電極（１７）が設けられてい
る。ここで下層電極は、ゲート電極と同一工程で、図５
の角部に設けられ、第２の絶縁膜をコンデンサの誘電体
層として設け、上層にはソースまたはドレイン電極と同
一工程で設けられた上層電極が前記角部に設けられる。As described above, both of them have a schematic structure as shown in FIG. Before describing a detailed inverted staggered transistor using a-Si, a brief description of p
A liquid crystal display device employing a Si staggered transistor and MIM will be described. Generally, a staggered transistor adopting p-Si has a structure in which a p-Si (1) semiconductor layer is formed on a transparent insulating substrate (10) as shown in FIG.
1) is provided, and the first insulating film (12) is covered thereover. On top of this, a gate made of p-Si (13)
And a second insulating film (14) so as to cover the gate.
Is provided. The second insulating film has contact holes provided in regions corresponding to the source and drain regions, and a source electrode (16) and a drain electrode (17) electrically connected to the display electrode (15). There is. Here, the lower layer electrode is formed in the same process as the gate electrode in FIG.
A second insulating film is provided as a dielectric layer of the capacitor, and an upper layer electrode provided in the same step as the source or drain electrode is provided at the corner.
【００１３】次にＭＩＭ構造の代表例を図７を使って説
明する。透明な絶縁性基板（２０）の上には、Ｔａ電極
（２１）および透明電極材料より成る表示電極（２２）
が設けられている。Ｔａ電極（２１）の表面には、例え
ば陽極酸化により形成されたＴａ2Ｏ3より成る絶縁膜
（２３）が設けられ、この上には例えばＣｒ電極（２
４）が表示電極（２２）まで延在されている。従ってコ
ンデンサの下層電極は、Ｔａ電極（２１）と同一工程で
達成でき、絶縁膜（２３）を介してＣｒ電極（２４）が
上層電極として達成できる。従って工程の増加もなく前
記角部に静電気吸収用のコンデンサが形成できる。Next, a typical example of the MIM structure will be described with reference to FIG. On the transparent insulating substrate (20), a Ta electrode (21) and a display electrode (22) made of a transparent electrode material.
Is provided. An insulating film (23) made of, for example, Ta 2 O 3 formed by anodic oxidation is provided on the surface of the Ta electrode (21), and a Cr electrode (2
4) extends to the display electrode (22). Therefore, the lower electrode of the capacitor can be achieved in the same step as the Ta electrode (21), and the Cr electrode (24) can be achieved as the upper electrode through the insulating film (23). Therefore, a capacitor for absorbing static electricity can be formed at the corner without increasing the number of steps.
【００１４】続いて、逆スタガー型のａ−Ｓｉトランジ
スタを採用した液晶表示装置を図８を参照しながら具体
的に説明してゆく。まず、透明な絶縁性基板（３０）上
に形成されたゲート（３１）、およびこのゲート（３
１）と一体で形成された複数本のゲートライン（３２）
と、このゲートライン（３２）と離間して形成された補
助容量電極（３３）、およびこの補助容量電極と一体で
形成された補助容量ライン（３４）と、実質的に前記絶
縁性基板（３０）の全面に形成されたゲート絶縁膜（３
５）がある。特に補助容量は、図５に於ては省略してあ
る。Next, a liquid crystal display device employing an inverted stagger type a-Si transistor will be specifically described with reference to FIG. First, a gate (31) formed on a transparent insulating substrate (30), and this gate (3
A plurality of gate lines (32) integrally formed with 1)
An auxiliary capacitance electrode (33) formed apart from the gate line (32), and an auxiliary capacitance line (34) formed integrally with the auxiliary capacitance electrode, and substantially the insulating substrate (30). Of the gate insulating film (3
There is 5). In particular, the auxiliary capacitance is omitted in FIG.
【００１５】透明な絶縁性基板（３０）は、例えばガラ
スより成る。このガラス基板（３０）上には、図５のよ
うに、ゲート（３１）と一体のゲートライン（３２）が
上下に平行に延在されており、ゲート（３１）は、ゲー
トライン（３２）より突出しても、ゲートライン（３
２）の一部として形成されてもよい。また補助容量電極
（３３）およびこの電極と一体で成る補助容量ライン
（３４）もゲートライン（３２）と平行に延在されてい
る。またこの両電極は、例えばＣｒやＡｌ材料、またＴ
ａ，Ｔａ−Ｍｏ，Ｃｒ−Ｃｕ等でも良い。ここではゲー
トラインと補助容量ラインは、同一工程で形成されるの
で、ゲートライン（３２）と補助容量ライン（３４）
は、例えば約１５００ÅのＣｒより形成される。またゲ
ート（３１）、ゲートライン（３２）、補助容量電極
（３３）および補助容量ライン（３４）を覆う第１のゲ
ート絶縁膜（３５）は、プラズマＣＶＤ法で形成された
約３０００ÅのＳｉＮｘ膜である。ここでは、ＳｉＮｘ
膜の代りにＳｉＯ2膜を使用しても良いし、この２つの
膜を２層にしても良い。またＳｉＮｘ膜やＳｉＯ2膜を
単独で使う場合、成膜工程を２工程に分け、２層構造と
しても良い。特に２層構造の時は、上層を後述の表示電
極上へ延在させている。The transparent insulating substrate (30) is made of glass, for example. On this glass substrate (30), as shown in FIG. 5, a gate line (32) integrated with the gate (31) is extended in parallel vertically, and the gate (31) is connected to the gate line (32). Even if the gate line (3
It may be formed as part of 2). Further, the auxiliary capacitance electrode (33) and the auxiliary capacitance line (34) formed integrally with this electrode also extend parallel to the gate line (32). Both electrodes are made of, for example, Cr or Al material, or T
Alternatively, a, Ta-Mo, Cr-Cu, or the like may be used. Here, since the gate line and the auxiliary capacitance line are formed in the same process, the gate line (32) and the auxiliary capacitance line (34) are formed.
Is formed of, for example, about 1500 Å Cr. The first gate insulating film (35) covering the gate (31), the gate line (32), the auxiliary capacitance electrode (33) and the auxiliary capacitance line (34) is a SiNx film of about 3000 Å formed by the plasma CVD method. Is. Here, SiNx
A SiO 2 film may be used instead of the film, or these two films may be formed into two layers. When the SiNx film or the SiO 2 film is used alone, the film forming process may be divided into two steps to have a two-layer structure. Especially in the case of a two-layer structure, the upper layer is extended onto the display electrode described later.
【００１６】次に、ＩＴＯより成る表示電極（３６）が
設けられ、ゲート（３１）を一構成とするＴＦＴの活性
領域に、順次積層されたノンドープの第１の非単結晶シ
リコン層（３７）、半導体保護膜（３８）、およびＮ+
型にドープされた第２の非単結晶シリコン層（３９）
と、このソース領域に対応する第２の非単結晶シリコン
層（３９）および表示電極（３６）と電気的に接続する
ソース電極（４０）と、前記ドレイン領域に対応する第
２の非単結晶シリコン層（３９）と電気的に接続したド
レイン電極（４１）と一体で延在されたドレインライン
（４２）がある。Next, a display electrode (36) made of ITO is provided, and a non-doped first non-single-crystal silicon layer (37) sequentially laminated in the active region of the TFT having the gate (31) as one component. , Semiconductor protective film (38), and N +
Second non-single crystalline silicon layer doped in the mold (39)
A source electrode (40) electrically connected to the second non-single crystal silicon layer (39) and the display electrode (36) corresponding to the source region, and a second non-single crystal corresponding to the drain region. There is a drain line (42) extending integrally with a drain electrode (41) electrically connected to the silicon layer (39).
【００１７】ＴＦＴに対応する第１のゲート絶縁膜（３
５）上には、ノンドープのアモルファス・シリコン活性
層（ａ−Ｓｉ層）（３７）およびＮ+型のアモルファス
・シリコンコンタクト層（Ｎ+ａ−Ｓｉ層）（３９）が
積層され、チャンネルに対応するａ−Ｓｉ層（３７）と
Ｎ+ａ−Ｓｉ層（３９）との間には、ＳｉＮｘより成る
半導体保護膜（３８）が設けられている。ドレイン電極
（４１）は、ドレインラインと一体で、ソース電極（４
０）は、表示電極（３６）とコンタクトし、両者とも同
一材料で形成されている。ここでは例えば、ＭＯ，Ａｌ
が積層されている。また表示電極（３６）の上にゲート
絶縁膜が延在されている場合は、コンタクトホールが形
成され、これを介して接続されている。The first gate insulating film (3
5) A non-doped amorphous silicon active layer (a-Si layer) (37) and an N + -type amorphous silicon contact layer (N + a-Si layer) (39) are laminated on the 5) to correspond to the channel. A semiconductor protective film (38) made of SiNx is provided between the a-Si layer (37) and the N + a-Si layer (39). The drain electrode (41) and the source electrode (4
0) contacts the display electrode (36) and both are made of the same material. Here, for example, MO, Al
Are stacked. Further, when the gate insulating film extends on the display electrode (36), a contact hole is formed and connection is made through this.
【００１８】以下は図示していないが上層には、パシベ
ーション膜が設けられたり（省略してもよい。）して、
例えばポリイミド等から成る配向膜が設けられている。
一方、ガラス基板（３０）と対を成す対向ガラス基板が
設けられ、この対向ガラス基板には、ＴＦＴと対応する
位置に遮光膜が設けられ、対向電極が設けられる。更に
は、前述の配向膜が設けられる。Although not shown below, a passivation film may be provided (or omitted) on the upper layer,
For example, an alignment film made of polyimide or the like is provided.
On the other hand, a counter glass substrate forming a pair with the glass substrate (30) is provided, and a light shielding film is provided at a position corresponding to the TFT on the counter glass substrate, and a counter electrode is provided. Furthermore, the above-mentioned alignment film is provided.
【００１９】更には、この一対のガラス基板間にスペー
サが設けられ、周辺を封着材で封着し、注入孔より液晶
が注入されて本装置が得られる。ここでは半導体層とし
てａ−Ｓｉを用いたが、代わりにｐ−Ｓｉを用いてもよ
い。本発明の特徴とする所は、図５に示すように、透明
な絶縁性基板（３０）の角部にコンデンサを設けた点に
ある。この具体的構造を示したもの（左上の角部を拡大
したもの）が図１である。図１の右下に一点鎖線示した
領域が、表示領域である。Further, a spacer is provided between the pair of glass substrates, the periphery is sealed with a sealing material, and liquid crystal is injected through the injection hole to obtain the present device. Although a-Si is used as the semiconductor layer here, p-Si may be used instead. The feature of the present invention is that capacitors are provided at the corners of the transparent insulating substrate (30) as shown in FIG. FIG. 1 shows this specific structure (enlarged upper left corner). The area indicated by the alternate long and short dash line in the lower right of FIG. 1 is the display area.
【００２０】この表示領域から上方に延在されているラ
インがゲートライン（３２）であり、このライン（３
２）とゲート端子（５０）が電気的に接続されている。
ゲートラインは、図８からも判るように、ゲート絶縁膜
（３５）の下層に設けてあるので、例えば図１に示した
×印に上層へ抜けるスルーホールを設ける必要がある。
この断面を示したものが図３であり、ゲート端子（５
０）はゲート絶縁膜（３５）上に設けてある。また一番
左のゲート端子の隣に設けられた第１の端子（５１）
は、前記ゲート端子と同様の構成で、第１の端子とゲー
ト端子、ゲートライン（３２）と第１のライン（５２）
はそれぞれ同一の工程で形成されている。また第１のラ
イン（５２）は、非表示領域（端子やラインが設けられ
ていない角部）でサージ吸収用のコンデンサの下層電極
（５３）となる。A line extending upward from this display area is a gate line (32), and this line (3
2) and the gate terminal (50) are electrically connected.
Since the gate line is provided in the lower layer of the gate insulating film (35) as can be seen from FIG. 8, it is necessary to provide a through hole that leads to the upper layer at the mark x shown in FIG. 1, for example.
This cross section is shown in FIG.
0) is provided on the gate insulating film (35). The first terminal (51) provided next to the leftmost gate terminal
Has the same structure as the gate terminal, and has a first terminal and a gate terminal, and a gate line (32) and a first line (52).
Are formed in the same process. Further, the first line (52) becomes the lower layer electrode (53) of the surge absorbing capacitor in the non-display area (corner portion where terminals and lines are not provided).
【００２１】また表示領域から左方に延在されているラ
インがドレインライン（４２）であり、このライン（４
２）とドレイン端子（５４）が電気的に接続されてい
る。ドレインラインは、図８からも判るように、ゲート
絶縁膜（３５）の上層にあるので、図１に示した×印の
スルーホールは不要である。この断面を示したものが図
２であり、ドレイン端子（５４）はゲート絶縁膜（３
５）上に設けてある。また一番上のゲート端子の隣に設
けられた第２の端子（５５）は、前記ドレイン端子と同
様の構成で、第２の端子とドレイン端子、ドレインライ
ン（４２）と第２のライン（５６）はそれぞれ同一の工
程で形成されている。また第２のライン（５６）は、非
表示領域（端子やラインが設けられていない角部）でサ
ージ吸収用のコンデンサの上層電極（５７）となる。The line extending to the left from the display area is the drain line (42), and this line (4
2) and the drain terminal (54) are electrically connected. As can be seen from FIG. 8, the drain line is on the upper layer of the gate insulating film (35), and therefore the through hole indicated by X shown in FIG. 1 is unnecessary. FIG. 2 shows this cross section, and the drain terminal (54) is a gate insulating film (3
5) It is provided above. The second terminal (55) provided next to the uppermost gate terminal has the same configuration as the drain terminal, and has a second terminal and a drain terminal, a drain line (42) and a second line ( 56) are formed in the same process. The second line (56) serves as the upper layer electrode (57) of the surge absorbing capacitor in the non-display area (corner where no terminals or lines are provided).
【００２２】図１に示すコンデンサは、ゲートラインと
同一工程で形成された下層電極、ゲート絶縁膜およびド
レインラインと同一工程で形成された上層電極でなる。
また静電気放電しやすい角部、特にゲートラインと電気
的に接続されたゲート端子群の左外側に、ドレインライ
ンと電気的に接続されたドレイン端子群の上側に、第１
および第２の端子が設けられているため、この２つの端
子（５１）、（５５）を介したコンデンサを介して、静
電気が一番流れやすい。従って画素領域のＴＦＴに静電
気が流れ込まずＶTHの変化によるライン欠陥の発生を防
止できる。The capacitor shown in FIG. 1 comprises a lower layer electrode formed in the same step as the gate line, a gate insulating film, and an upper layer electrode formed in the same step as the drain line.
In addition, a corner portion where electrostatic discharge is likely to occur, particularly on the left outer side of the gate terminal group electrically connected to the gate line and on the upper side of the drain terminal group electrically connected to the drain line,
Also, since the second terminal is provided, static electricity is most likely to flow through the capacitor via the two terminals (51) and (55). Therefore, the static electricity does not flow into the TFT in the pixel area, so that it is possible to prevent the occurrence of line defects due to the change of V TH .
【００２３】またこのコンデンサは、端子ブロック毎、
つまりゲート端子群が２つ或る場合は、この間に設けて
もよいし、ドレイン端子群が２つあればこの間に設けて
もよい。In addition, this capacitor is
That is, if there are two gate terminal groups, they may be provided between them, or if there are two drain terminal groups, they may be provided between them.
【００２４】[0024]
【発明の効果】以上の説明からも明らかなとおり、第１
に特にアクティブマトリックス型の液晶表示装置では、
スイッチング素子は、絶縁層を介して上層および下層に
電極が形成されているので、これらを活用して絶縁性基
板の角部にコンデンサを設けることができる。また角部
の一番放電しやすい部分、つまり角部の端子が形成され
ていないスペース領域と接した領域に、このコンデンサ
の上層および下層電極と電気的に接続された端子が設け
てあるので、大きな確率で静電気放電によるサージを吸
収できる。As is apparent from the above description, the first
Especially in the active matrix type liquid crystal display device,
Since the switching element has electrodes formed on the upper layer and the lower layer via the insulating layer, it is possible to provide capacitors at the corners of the insulating substrate by utilizing these electrodes. Also, since the terminals that are electrically connected to the upper and lower layer electrodes of this capacitor are provided at the corners that are most easily discharged, that is, in the areas that are in contact with the space areas where the terminals at the corners are not formed, The surge due to electrostatic discharge can be absorbed with a high probability.
【００２５】第２にａ−Ｓｉまたはｐ−Ｓｉを用いた逆
スタガー型トランジスタを用いた液晶表示装置において
も、前述した第１の効果と同様に角部にコンデンサが設
けられるため、静電気放電を効率よく吸収できる。また
下層電極は、ゲートラインと同一工程、上層電極は、ド
レインラインと同一工程および誘電体層はゲート絶縁膜
と同一工程で形成できるので、何ら工程を付加すること
なく実現できる。Secondly, also in the liquid crystal display device using the inverted stagger type transistor using a-Si or p-Si, since the capacitors are provided at the corners similarly to the first effect described above, the electrostatic discharge is prevented. Can be absorbed efficiently. Further, since the lower layer electrode can be formed in the same step as the gate line, the upper layer electrode can be formed in the same step as the drain line, and the dielectric layer can be formed in the same step as the gate insulating film, it can be realized without adding any step.
【００２６】またこのコンデンサは、表示領域以外、特
に端子が形成されていないスペース領域に形成できるの
で、表示領域を狭くしたりすることがなく達成できる。Further, since this capacitor can be formed in a space region other than the display region, particularly in a space where terminals are not formed, it can be achieved without narrowing the display region.
【図１】本発明の液晶表示装置の角部を示す平面図であ
る。FIG. 1 is a plan view showing a corner portion of a liquid crystal display device of the present invention.
【図２】図１の第２のラインに沿った断面図である。FIG. 2 is a sectional view taken along the second line of FIG.
【図３】図１の第１のラインに沿った断面図である。FIG. 3 is a cross-sectional view taken along the first line of FIG.
【図４】従来の液晶表示装置の概略平面図である。FIG. 4 is a schematic plan view of a conventional liquid crystal display device.
【図５】本発明の液晶表示装置の概略平面図である。FIG. 5 is a schematic plan view of a liquid crystal display device of the present invention.
【図６】スタガー型のｐ−ＳｉＴＦＴの断面図である。FIG. 6 is a sectional view of a stagger type p-Si TFT.
【図７】ＭＩＭの断面図である。FIG. 7 is a cross-sectional view of MIM.
【図８】逆スタガー型のａ−ＳｉＴＦＴの断面図であ
る。FIG. 8 is a cross-sectional view of an inverted stagger type a-Si TFT.
（３０） 透明な絶縁性基板 （３１） ゲート （３２） ゲートライン （３６） 表示電極 （３７） 第１の非単結晶シリコン膜 （３９） 第２の非単結晶シリコン膜 （４０） ソース電極 （４１） ドレイン電極 （４２） ドレインライン （５１） 第１の端子 （５２） 第１のライン （５５） 第２の端子 （５６） 第２のライン (30) Transparent Insulating Substrate (31) Gate (32) Gate Line (36) Display Electrode (37) First Non-single Crystalline Silicon Film (39) Second Non-single Crystalline Silicon Film (40) Source Electrode (40) 41) Drain electrode (42) Drain line (51) First terminal (52) First line (55) Second terminal (56) Second line
Claims (2)
アドレス端子群と、この一側辺と角部を共通にした他側
辺に設けられたデータ端子群と、このアドレス端子およ
びデータ端子と電気的に接続されるスイッチング素子
と、このスイッチング素子と電気的に接続された表示電
極とを有する液晶表示装置に於て、 前記角部に接した一番外側のアドレス端子とデータ端子
との間には、前記スイッチング素子の一構成である絶縁
膜を誘電体層としたサージ吸収用のコンデンサが設けら
れることを特徴とした液晶表示装置。1. An address terminal group provided on one side of a transparent insulating substrate, a data terminal group provided on the other side having a corner in common with the one side, and the address terminals and In a liquid crystal display device having a switching element electrically connected to a data terminal and a display electrode electrically connected to the switching element, an outermost address terminal and a data terminal in contact with the corner are provided. A liquid crystal display device characterized in that a surge absorbing capacitor having an insulating film as a dielectric layer, which is one configuration of the switching element, is provided between and.
と一体のゲートラインと、このゲートラインを含む前記
基板全面に形成されたゲート絶縁膜と、前記ゲートを一
構成とするＴＦＴの半導体領域およびコンタクト領域と
なるノンドープの第１の非単結晶シリコン膜および高濃
度にドープされたＮ+型の第２の非単結晶シリコン膜
と、このＴＦＴの近傍に形成された透明電極材料より成
る表示電極と、前記ＴＦＴのソースに対応する前記第２
の非単結晶シリコン膜と前記表示電極とを電気的に接続
するソース電極と、前記ＴＦＴのドレインに対応する前
記第２の非単結晶シリコン膜から延在されるドレイン電
極およびこれと一体のドレインラインとを少なくとも有
する液晶表示装置に於て、 前記ゲートラインと電気的に接続されたゲート端子群の
外側には、このゲート端子と同一工程で成る第１の端子
が設けられ、前記ドレインラインと電気的に接続された
ドレイン端子群の外側には、このドレイン端子と同一工
程で成る第２の端子が設けられ、前記第１の端子は、前
記ゲートラインと同一工程で成るラインと一体で容量の
下層電極となり、前記第２の端子は、前記ドレインライ
ンと同一工程で成るラインと一体で容量の上層電極とな
り、この上層電極と下層電極で成る容量でサージを吸収
することを特徴とした液晶表示装置。2. A gate line formed integrally with a gate formed on a transparent insulating substrate, a gate insulating film formed on the entire surface of the substrate including the gate line, and a semiconductor of a TFT having the gate as one component. A non-doped first non-single-crystal silicon film to be a region and a contact region, a highly doped N + -type second non-single-crystal silicon film, and a transparent electrode material formed in the vicinity of this TFT The second electrode corresponding to the display electrode and the source of the TFT
Source electrode for electrically connecting the non-single-crystal silicon film to the display electrode, a drain electrode extending from the second non-single-crystal silicon film corresponding to the drain of the TFT, and a drain integrated with the drain electrode. In a liquid crystal display device having at least a line, a first terminal formed in the same step as the gate terminal is provided outside the gate terminal group electrically connected to the gate line, and the drain line and A second terminal formed in the same step as the drain terminal is provided outside the electrically connected drain terminal group, and the first terminal is integrated with a line formed in the same step as the gate line to form a capacitance. The second terminal becomes a capacitor upper layer electrode integrally with a line formed in the same step as the drain line, and the capacitor composed of the upper layer electrode and the lower electrode serves as a capacitor. A liquid crystal display device characterized by absorbing light.
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|---|---|---|---|
| JP10771292A JP3054491B2 (en) | 1992-04-27 | 1992-04-27 | Liquid crystal display |
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