JP2012069185A - Ｎａｎｄ型フラッシュメモリ、及び、ｎａｎｄ型フラッシュメモリのテスト方法 - Google Patents

Abstract

【課題】書き込みとベリファイに要する時間を短縮することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのロウデコーダは、アドレス信号および同時選択信号に応じて、複数のブロックのうち第１のブロックと第２のブロックとを選択する。制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。その後、制御回路は、第１のブロックの第１のメモリセルに対してベリファイを実行し、ベリファイをパスした場合には、第１のブロックの第１のメモリセルに記憶されたデータ、および、第２のブロックの第２のメモリセルに記憶されたデータを読み出す。
【選択図】図６Ａ

Description

本発明の実施形態は、ＮＡＮＤ型フラッシュメモリ、及び、ＮＡＮＤ型フラッシュメモリのテスト方法に関する。

ＮＡＮＤ型フラッシュメモリは、例えば、複数のメモリセルが１つのワード線に接続され、複数のワード線を有するブロックで構成される。データの書き込み・読み出しに使われるビット線は、各ブロックの直列接続されたメモリセルの一方の端と選択ゲートトランジスタを介して接続されている。

特開平２−４４５９９ 特開２００６−３１９２０

そこで、書き込みとベリファイに要する時間を短縮することが可能なＮＡＮＤ型フラッシュメモリを提供する。

実施例に従ったＮＡＮＤ型フラッシュメモリにおいて、ロウデコーダは、アドレス信号および同時選択信号に応じて、複数のブロックのうち第１のブロックと第２のブロックとを選択する。制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。その後、制御回路は、第１のブロックの第１のメモリセルに対してベリファイを実行し、ベリファイをパスした場合には、第１のブロックの第１のメモリセルに記憶されたデータ、および、第２のブロックの第２のメモリセルに記憶されたデータを読み出す。

実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。 図１に示すメモリセルアレイ１の構成の一例を示す回路図である。 図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。 図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。 図１に示すロウデコーダ６の回路構成の一例とブロックとを示す図である。 ２つのブロックのメモリセルを同時に選択し書き込む場合における、ＮＡＮＤ型フラッシュメモリのテスト方法の一例を示すフローチャートである。 ２つのブロックのメモリセルを同時に選択し書き込む場合における、図５に示すロウデコーダ６の各信号の波形図である。

以下、実施例について図面に基づいて説明する。

ＮＡＮＤ型フラッシュメモリにおいて、メモリセルへのデータの書き込みは、１ワード線単位でオートプログラムという、書き込みとベリファイを繰り返しながら書き込み電圧を段階的に上昇させて行う方法により実行される。

ここで、上記方法では、同一ビット線に接続された複数のメモリセルに同時に書き込みを実行しようとすると、同じデータしか書き込むことができず、通常の使用においてはメリットが無い。

したがって、上記従来のＮＡＮＤ型フラッシュメモリでは、同一ビット線に繋がる複数のメモリセル同士が、同一ブロックのメモリセルであるか、または、異なる２つのブロックのメモリセルであるかに拘わらず、同時には書き込みが実行できない仕様となっている。

したがって、従来のＮＡＮＤ型フラッシュメモリでは、同一ビット線に繋がる複数のブロックのそれぞれに対して、書き込みとベリファイのための時間を要する。

図１は、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１の構成の一例を示す回路図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、アドレスレジスタ１１と、を備える。

メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。

このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。

このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。

また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、及びステータスリード等の各種コマンド、アドレスも入力される。

ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、外部からデータ入出力端子５、アドレスレジスタ１１を介して入力されたブロックを選択するためのアドレス信号に応じて、メモリセルアレイ１のブロックを選択する。そして、ロウデコーダ６は、選択したブロックのワード線に、制御回路７から供給される読み出し或いは書き込み或いは消去に必要な電圧を、印加する。なお、例えば、テスト動作時は、外部のテスター（図示せず）から該アドレス信号が入力される。

すなわち、ロウデコーダ６は、アドレス信号に応じて、メモリセルアレイ１の後述の複数のブロックのうちの何れかを選択し、ワード線の電圧を制御するようになっている。

ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。

ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７は、メモリセルアレイ（ブロック）１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、及び、ウェル制御回路１０の動作を、制御するようになっている。

ここでは、この制御回路７には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路７は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、及び、ウェル制御回路１０に、供給するようになっている。

この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号及びコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。

また、制御回路７は、既述のテスターから入力されるテストコマンドに応じて、アドレス信号で選択されたブロック以外の他のブロックを同時に選択するための同時選択信号をロウデコーダ６に出力して、複数（例えば、２つ）のブロックをロウデコーダ６に同時に選択させるようになっている。

ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫＭ（なお、以下では、便宜上、単にＢＬＫと表記する場合もある）を有する。このブロックＢＬＫ０〜ＢＬＫＭは、データの書き込み・消去単位となる。

ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜ＭＮと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣ（図示せず）に接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、及び、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。

各行に配置されたメモリセルＭ０〜ＭＮの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬＮに接続されている。

ビット線ＢＬ０〜ＢＬＰは、ワード線ＷＬ０〜ＷＬＮと直行するように配置されている。

また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬＰとの間に接続されている。

また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。

すなわち、ロウデコーダ６は、入力された該アドレスに応じて、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫＭを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、入力された該アドレスに応じて、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。

ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。

図３に示すように、メモリセルＭ（Ｍ０〜ＭＮ）は、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ：ＷＬ０〜ＷＬＮ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、ビット線と直交する方向に列んだ複数のメモリセルＭ間において共通となっている（図２）。

半導体基板に形成されたウェル（ここではｐウェル）４１には、メモリセルＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。

このメモリセルＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。

すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。

一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。

このように、メモリセルＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。

また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。

図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（ＳＧＳ、ＳＧＤ）が形成されている。

ここで、図５は、図１に示すロウデコーダ６の回路構成の一例とブロックとを示す図である。なお、図５においては、一例として、ブロックが８個（Ｍ＝７）の場合について記載している。

図５に示すように、ロウデコーダ６は、ブロックを選択するためのアドレス信号Ｘ０〜Ｘ２およびアドレス信号Ｘ０〜Ｘ２で選択されたブロック以外の他のブロックを同時に選択するための同時選択信号Ｘ０ＣＯＮ〜Ｘ２ＣＯＮが入力されるようになっている。

なお、既述のように、同時選択信号Ｘ０ＣＯＮ〜Ｘ２ＣＯＮは、例えば、テスト動作時に、該テスターから入力されるテストコマンドに応じて制御回路７が出力する信号である。また、後述のように、同時選択信号Ｘ０ＣＯＮ〜Ｘ１ＣＯＮは、書き込み動作時に複数のブロックを同時選択するように設定され、ベリファイ動作時とリード時にはブロックを同時選択しないように設定される。

また、既述のように、アドレス信号Ｘ０〜Ｘ２は、外部（テスター）からデータ入出力端子５、アドレスレジスタ１１を介して入力される信号である。

また、図５に示すように、ロウデコーダ６は、アドレス信号Ｘ０が入力され、アドレス信号Ｘ０の位相を反転した反転信号／Ｘ０を出力するインバータＩＸ０と、ブロックＢＬＫ０ないしブロックＢＬＫ７の何れかを同時に選択するための同時選択信号Ｘ０ＣＯＮ、および、反転信号／Ｘ０が入力され、信号／Ｘ０Ａを出力する第１のＯＲ回路ＯＲ１と、同時選択信号Ｘ０ＣＯＮ、および、アドレス信号Ｘ０が入力され、信号Ｘ０Ａを出力する第２のＯＲ回路ＯＲ２と、を有する。

また、ロウデコーダ６は、アドレス信号Ｘ１が入力され、アドレス信号Ｘ１の位相を反転した反転信号／Ｘ１を出力するインバータＩＸ１と、ブロックＢＬＫ０ないしブロックＢＬＫ７の何れかを同時に選択するための同時選択信号Ｘ１ＣＯＮ、および、反転信号／Ｘ１が入力され、信号／Ｘ１Ａを出力する第３のＯＲ回路ＯＲ３と、同時選択信号Ｘ１ＣＯＮ、および、アドレス信号Ｘ１が入力され、信号Ｘ１Ａを出力する第４のＯＲ回路ＯＲ４と、を有する。

また、ロウデコーダ６は、アドレス信号Ｘ２が入力され、アドレス信号Ｘ２の位相を反転した反転信号／Ｘ２を出力するインバータＩＸ２と、ブロックＢＬＫ０ないしブロックＢＬＫ７の何れかを同時に選択するための同時選択信号Ｘ２ＣＯＮ、および、反転信号／Ｘ２が入力され、信号／Ｘ２Ａを出力する第５のＯＲ回路ＯＲ５と、同時選択信号Ｘ２ＣＯＮ、および、アドレス信号Ｘ２が入力され、信号Ｘ２Ａを出力する第６のＯＲ回路ＯＲ６と、を有する。

また、ロウデコーダ６は、第１ないし第６のＯＲ回路ＯＲ１〜ＯＲ６が出力した信号／Ｘ０Ａ〜／Ｘ２Ａ、Ｘ０Ａ〜Ｘ２Ａに応じて、ブロックＢＬＫ０〜ＢＬＫ７を選択するための選択信号ＳＢＬＫ０〜ＳＢＬＫ７を出力するデコード回路６ａを有する。

このデコード回路６ａは、ＮＡＮＤ回路Ｎ１〜Ｎ８と、インバータＩＮ１〜ＩＮ８と、を含む。

ＮＡＮＤ回路Ｎ１は、信号／Ｘ０Ａ、／Ｘ１Ａ、／Ｘ２Ａが入力され、出力がインバータＩＮ１に接続されている。このインバータＩＮ１は、ＮＡＮＤ回路Ｎ１の出力を反転して得られた選択信号ＳＢＬＫ０を出力するようになっている。

ＮＡＮＤ回路Ｎ２は、信号Ｘ０Ａ、／Ｘ１Ａ、／Ｘ２Ａが入力され、出力がインバータＩＮ２に接続されている。このインバータＩＮ２は、ＮＡＮＤ回路Ｎ２の出力を反転して得られた選択信号ＳＢＬＫ１を出力するようになっている。

ＮＡＮＤ回路Ｎ３は、信号Ｘ／０Ａ、Ｘ１Ａ、／Ｘ２Ａが入力され、出力がインバータＩＮ３に接続されている。このインバータＩＮ３は、ＮＡＮＤ回路Ｎ３の出力を反転して得られた選択信号ＳＢＬＫ２を出力するようになっている。

ＮＡＮＤ回路Ｎ４は、信号Ｘ０Ａ、Ｘ１Ａ、／Ｘ２Ａが入力され、出力がインバータＩＮ４に接続されている。このインバータＩＮ４は、ＮＡＮＤ回路Ｎ４の出力を反転して得られた選択信号ＳＢＬＫ３を出力するようになっている。

ＮＡＮＤ回路Ｎ５は、信号／Ｘ０Ａ、／Ｘ１Ａ、Ｘ２Ａが入力され、出力がインバータＩＮ５に接続されている。このインバータＩＮ５は、ＮＡＮＤ回路Ｎ５の出力を反転して得られた選択信号ＳＢＬＫ４を出力するようになっている。

ＮＡＮＤ回路Ｎ６は、信号Ｘ０Ａ、／Ｘ１Ａ、Ｘ２Ａが入力され、出力がインバータＩＮ６に接続されている。このインバータＩＮ６は、ＮＡＮＤ回路Ｎ６の出力を反転して得られた選択信号ＳＢＬＫ５を出力するようになっている。

ＮＡＮＤ回路Ｎ７は、信号／Ｘ０Ａ、Ｘ１Ａ、Ｘ２Ａが入力され、出力がインバータＩＮ７に接続されている。このインバータＩＮ７は、ＮＡＮＤ回路Ｎ７の出力を反転して得られた選択信号ＳＢＬＫ６を出力するようになっている。

ＮＡＮＤ回路Ｎ８は、信号Ｘ０Ａ、Ｘ１Ａ、Ｘ２Ａが入力され、出力がインバータＩＮ８に接続されている。このインバータＩＮ８は、ＮＡＮＤ回路Ｎ８の出力を反転して得られた選択信号ＳＢＬＫ７を出力するようになっている。

また、ロウデコーダ６は、それぞれのブロックＢＬＫ０〜ＢＬＫ７に対応して、ワード線ＷＬ０〜ＷＬ７にそれぞれ一端が接続された複数のスイッチ素子（ｎＭＯＳトランジスタ）Ｔ０〜Ｔ７（なお、以下では、便宜上、単にＴと表記する場合もある）を有する。

このスイッチ素子Ｔ０〜Ｔ７の他端には、制御回路７から供給される例えば書き込み電圧Ｖｐｇｍ、中間電圧Ｖｐａｓｓ等の電圧が印加される。このスイッチ素子Ｔ０〜Ｔ７は、デコード回路６ａから出力される選択信号ＳＢＬＫ０〜ＳＢＬＫ７によりオン／オフが制御される。

例えば、アドレス信号Ｘ０〜Ｘ２がブロックＢＬＫ０をアドレス指定（選択）し且つ同時選択信号Ｘ０ＣＯＮ〜Ｘ１ＣＯＮがブロックＢＬＫ１を同時選択するものである場合、デコード回路６ａは、選択信号ＳＢＬＫ０〜ＳＢＬＫ７により、選択されたブロックＢＬＫ０、ＢＬＫ１に対応したスイッチ素子Ｔ０〜Ｔ７をオンし、非選択のブロックＢＬＫ２〜ＢＬＫ７に対応したスイッチ素子Ｔ０〜Ｔ７をオフする。

これにより、ロウデコーダ６は、オンしたスイッチ素子Ｔ０〜Ｔ７を介して選択ブロックＢＬＫ０、ＢＬＫ１のワード線ＷＬ０〜ＷＬ７に所定の電圧（図５の状態では、ワード線ＷＬ０に書き込み電圧Ｖｐｇｍ、ワード線ＷＬ１〜ＷＬ７に非書き込みパス電圧（中間電圧）Ｖｐａｓｓ）を印加する。

一方、ロウデコーダ６は、上述のように、非選択ブロックＢＬＫ２〜ＢＬＫ７のワード線ＷＬ０〜ＷＬ７に接続されたスイッチ素子Ｔ０〜Ｔ７をオフすることにより、非選択ブロックＢＬＫ２〜ＢＬＫ７のワード線ＷＬ０〜ＷＬ７をフローティング状態にする。

このように、ロウデコーダ６は、アドレス信号Ｘ０〜Ｘ２および同時選択信号Ｘ０ＣＯＮ〜Ｘ２ＣＯＮに応じて、ブロックＢＬＫ０〜ＢＬＫ７からブロックを選択し、ワード線ＷＬ０〜ＷＬ７の電圧を制御するようになっている。

次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作の一例について説明する。

図６は、２つのブロックのメモリセルを同時に選択し書き込む場合における、ＮＡＮＤ型フラッシュメモリのテスト方法の一例を示すフローチャートである。なお、図６において、ｎは０≦ｎ≦Ｎの範囲で規定される整数であり、ｍは０≦ｍ≦Ｍの範囲で規定される整数である。

図６に示すように、先ず、該テスターから入力されるアドレス信号Ｘ０〜Ｘ２（ブロックＢＬＫｍ（ｍ＝０）をアドレス指定）に応じて、ロウデコーダ６は、ブロックＢＬＫ０を選択する（ステップＳ１）。

このとき、制御回路７は、既述のテスターから入力されるテストコマンドに応じて、アドレス信号で選択されたブロックＢＬＫ０以外の他のブロックＢＬＫ１を同時に選択するための同時選択信号Ｘ０ＣＯＮ〜Ｘ２ＣＯＮをロウデコーダ６に出力する。これにより、制御回路７は、ブロックＢＬＫ０、ＢＬＫ１をロウデコーダ６に同時に選択させる。すなわち、ロウデコーダ６は、アドレス信号Ｘ０〜Ｘ２および同時選択信号Ｘ０ＣＯＮ〜Ｘ２ＣＯＮに応じて、ブロックＢＬＫ０〜ＢＬＫＭのうちブロックＢＬＫ０とブロックＢＬＫ１とを選択する。

次に、該テスターから入力されるテストコマンドに応じて、制御回路７は、ロウデコーダ６を制御することにより、ワード線ＷＬｎ（ｎ＝０）に書き込み電圧Ｖｐｇｍが印加され、他のワード線ＷＬ１〜ＷＬ７に非書き込みパス電圧Ｖｐａｓｓが印加されように設定する（ステップＳ２）。

次に、制御回路７は、書き込み電圧Ｖｐａｓｓを初期値である電圧Ｖｐｇｍ（Ｉｎｉｔｉａｌ）に設定する（ステップＳ３）。

次に、制御回路７は、ブロックＢＬＫｍ（ｍ＝０）のワード線ＷＬｎ（ｎ＝０）に接続されたメモリセルＭｎ（ｎ＝０）、および、ブロックＢＬＫｍ＋１（ｍ＝０）のワード線ＷＬｎ（ｎ＝０）に接続されたメモリセルＭｎ（ｎ＝０）に対して、書き込み動作を同時に実行する（ステップＳ４）。

このとき、制御回路７は、同じビット線に接続された、ブロックＢＬＫｍ（ｍ＝０）のメモリセルＭｎ（ｎ＝０）およびブロックＢＬＫｍ＋１（ｍ＝０）のメモリセルＭｎ（ｎ＝０）に対して、同時に同じデータの書き込み動作を同時に実行する。

すなわち、制御回路７は、ビット線を共有する２つのブロックＢＬＫｍ、ＢＬＫｍ＋１のワード線ＷＬｎ上のメモリセルＭｎに同時に同じデータをオートプログラムで書き込む。

次に、制御回路７は、ブロックＢＬＫｍ（ｍ＝０）のメモリセルＭｎ（ｎ＝０）に所定のデータを書き込みできたか否か、すなわち書き込みデータに対応した値までブロックＢＬＫｍ（ｍ＝０）のメモリセルＭｎ（ｎ＝０）の閾値電圧が変化したか否かをベリファイする（ステップＳ５）。

このように、ステップＳ４、Ｓ５においては、書き込みについては、ブロックＢＬＫｍのワード線ＷＬｎに接続されたメモリセルＭｎ、ブロックＢＬＫｍ＋１のワード線ＷＬｎに接続されたメモリセルＭｎに対して、同時に書き込み動作を実行する。一方、書き込みができたか否かのベリファイについては、ブロックＢＬＫｍのワード線ＷＬｎに接続されたメモリセルＭｎに対してのみ実行する。

次に、制御回路７は、ベリファイをパスしたか否かを判断する（ステップＳ６）。

そして、制御回路７は、ベリファイをパスしていない場合（所定の書き込みができていない場合）は、書き込み電圧Ｖｐｇｍを差分電圧dＶｐｇｍだけ上昇させて（ステップＳ７）、ステップＳ４に戻り、ブロックＢＬＫｍ（ｍ＝０）のワード線ＷＬｎ（ｎ＝０）に接続されたメモリセルＭｎ（ｎ＝０）、および、ブロックＢＬＫｍ＋１（ｍ＝０）のワード線ＷＬｎに接続されたメモリセルＭｎ（ｎ＝０）に対して、再度書き込み動作を同時に実行する。さらに、制御回路７は、ブロックＢＬＫｍ（ｍ＝０）のメモリセルＭｎ（ｎ＝０）に所定のデータを書き込みできたか否か、ブロックＢＬＫｍ（ｍ＝０）のメモリセルＭｎ（ｎ＝０）に対して再度ベリファイを実行する（ステップＳ５）。

一方、ベリファイをパスした場合には、該テスターから入力されるテストコマンドに応じて、制御回路７は、ロウデコーダ６を制御（ｎ＝ｎ＋１に設定）することにより、ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１（ＷＬ１）に書き込み電圧Ｖｐｇｅｍが印加され、他のワード線に非書き込みパス電圧Ｖｐａｓｓが印加されように設定する（ステップＳ８）。

そして、該テスターは、ブロックｍの全てのメモリセルＭ０〜ＭＮについてベリファイをパスしたかを判断する（ステップＳ９）。

ｎ≦Ｎである場合には、ステップＳ３に戻り、ブロックＢＬＫｍのワード線ＷＬｎ＋１に接続されたメモリセルＭｎ＋１と、ブロックＢＬＫｍ＋１のワード線ＷＬｎ＋１に接続されたメモリセルＭｎ＋１とに対して、同時に書き込み動作が実行される。

このように、該テスターが、ブロックｍの全てのメモリセルＭ０〜Ｍｎについてベリファイをパスしたと判断する（ｎ＞Ｎになる）まで、ステップＳ３〜Ｓ８までの処理が繰り返し実行される。

そして、ステップＳ９において、該テスターがブロックｍの全てのメモリセルＭ０〜Ｍｎについてベリファイをパスしたと判断した場合には、該テスターから入力されるアドレス信号Ｘ０〜Ｘ２（ブロックＢＬＫ０（ｍ＝ｍ＋２）をアドレス指定）に応じて、ロウデコーダ６は、ブロックＢＬＫｍ＋２を選択する（ステップＳ１０）。

このとき、制御回路７は、既述のテスターから入力されるテストコマンドに応じて、アドレス信号で選択されたブロックＢＬＫｍ＋２以外の他のブロックＢＬＫｍ＋３を同時に選択するための同時選択信号Ｘ０ＣＯＮ〜Ｘ２ＣＯＮをロウデコーダ６に出力する。これにより、制御回路７は、ブロックＢＬＫｍ＋２、ＢＬＫｍ＋３をロウデコーダ６に同時に選択させる。すなわち、ロウデコーダ６は、アドレス信号Ｘ０〜Ｘ２および同時選択信号Ｘ０ＣＯＮ〜Ｘ２ＣＯＮに応じて、ブロックＢＬＫ０〜ＢＬＫＭのうちブロックＢＬＫｍ＋２とブロックＢＬＫｍ＋３とを選択する。

ここでは、ブロックＢＬＫ０とブロックＢＬＫ１の全ワード線ＷＬ０〜ＷＬＭに接続されたメモリセルＭ０〜ＭＮに対して書き込みが完了した後、ブロックＢＬＫ２のワード線ＷＬ０に接続されたメモリセルＭ０と、ブロックＢＬＫ３のワード線ＷＬ０に接続されたメモリセルＭ０とに対して、同時に書き込みを行う。

そして、ステップＳ１１において、該テスターが、ブロックＢＬＫＭまで書き込み動作を完了したと判断する（ｍ＞Ｍになる）まで、ステップＳ２〜Ｓ１０までの処理が繰り返し実行される。

以上のステップにより、全てのブロックＢＬＫ０〜ＢＬＫＭに対して、書き込み動作が実行される。

そして、ステップＳ１１において、該テスターが、ブロックＢＬＫＭまで書き込み動作を完了したと判断する（ｍ＞Ｍになる）と、全てのブロックＢＬＫ０〜ＢＬＫＭに対して読み出し動作が開始される。すなわち、該テスターから入力されるアドレス信号Ｘ０〜Ｘ２（ブロックＢＬＫｍ（ｍ＝０）をアドレス指定）に応じて、ロウデコーダ６は、ブロックＢＬＫ０を選択する（ステップＳ１２）。

次に、該テスターから入力されるテストコマンドに応じて、制御回路７は、ロウデコーダ６を制御することにより、読み出しの対象としてワード線ＷＬｎ（ｎ＝０）に接続されたメモリセルＭｎ（ｎ＝０）を選択する（ステップＳ１３）。

次に、制御回路７は、ブロックＢＬＫｍ（ｍ＝０）のメモリセルＭｎ（ｎ＝０）に記憶されたデータを読み出す。そして、該テスターは、メモリセルＭｎから読み出されたデータと予め設定された期待値とを比較し、メモリセルＭｎに所定のデータが書き込まれているか否かを判定する（ステップＳ１４）。なお、該期待値は、例えば、メモリセルに書き込まれるデータに対応する値である。

そして、該テスターから入力されるテストコマンドに応じて、制御回路７は、ロウデコーダ６を制御することにより、読み出しの対象としてワード線ＷＬｎ＋１に接続されたメモリセルＭｎ＋１を選択する（ステップＳ１５）。

該テスターは、ブロックｍの全てのメモリセルＭ０〜ＭＮについて、読み出し、パス／フェイル判定をしたかを判断する（ステップＳ１６）。

このように、該テスターが、ブロックｍの全てのメモリセルＭ０〜Ｍｎについて、読み出し、パス／フェイル判定をしたと判断する（ｎ＞Ｎになる）まで、ステップＳ１４〜Ｓ１６までの処理が繰り返し実行される。

そして、ステップＳ１６において、該テスターがブロックｍの全てのメモリセルＭ０〜Ｍｎについて読み出し、パス／フェイル判定をしたと判断した場合には、該テスターから入力されるアドレス信号Ｘ０〜Ｘ２（ブロックＢＬＫ０（ｍ＝ｍ＋２）をアドレス指定）に応じて、ロウデコーダ６は、次のブロックＢＬＫｍ＋１を選択する（ステップＳ１７）。

そして、該テスターが、ブロックＢＬＫＭまで読み出し、パス／フェイル判定を完了したと判断する（ｍ＞Ｍになる）まで（ステップＳ１８）、ステップＳ１３〜Ｓ１８までの処理が繰り返し実行される。

以上のステップにより、全てのブロックＢＬＫ０〜ＢＬＫＭに対して読み出し、パス／フェイル判定が実行される。

すなわち、これらのステップＳ１３〜１８により、書き込んだデータの読み出しを各ブロックＢＬＫｍのワード線ＷＬ毎に順に全ブロックＢＬＫのメモリセルについて実行し、パス／フェイル判定を実施する。

これにより、書き込み時にベリファイを実行しなかったブロックＢＬＫｍ＋１に対しても、正しく書き込みができたか否かを判断できる。

そして、該テスターは、例えば、ステップＳ１４で得られた比較結果（ブロックＢＬＫｍ内のフェイルと判定されたメモリセルＭｎの数等）に基づいて、ブロックＢＬＫｍの状態（使用できるか否か等）を判定する。

このように、メモリセルアレイ１の全てのブロックＢＬＫ０〜ＢＬＫＭにおいて、２つのブロックＢＬＫｍ、ＢＬＫｍ＋２に対して並行して書き込み動作を実行する。これにより、全てのブロックＢＬＫ０〜ＢＬＫＭに対する書き込みに要する時間を、約１／２に短縮することができる。

さらに、メモリセルの書込み／読み出し試験に利用することで、試験に要する時間の短縮を図ることができる。

ここで、図５に示すロウデコーダ６により複数のブロックのメモリセルを同時に選択し、又は、個別に選択する場合の動作の一例について説明する。

図７は、２つのブロックのメモリセルを同時に選択し書き込む場合における、図５に示すロウデコーダ６の各信号の波形図である。なお、図７においては、同時選択信号Ｖ０ＣＯＮのみを変化させている場合について示しているが、同時選択信号Ｖ１ＣＯＮ、Ｘ２ＣＯＮを変化させている場合も同様に説明される。

図７に示すように、始めの２つのブロックの書き込み時（例えば、時間ｔ１〜ｔ２、ｔ３〜ｔ４（Ｖｐｇｍステップアップ））は、アドレス信号Ｘ０〜Ｘ２が“ＬＬＬ”に設定され、制御回路７によりＸ０同時選択信号が”Ｈ”に設定される。このとき、第１、第２のＯＲ回路ＯＲ１、ＯＲ２の出力Ｘ０Ａ、／Ｘ０Ａともに”Ｈ”になるので、選択信号ＳＢＬＫ０、ＳＢＬＫ１が”Ｈ”になり、２つのブロックＢＬＫ０、ＢＬＫ１が同時に選択されることになる。

そして、ベリファイ時（例えば、時間ｔ２〜ｔ３、ｔ４〜ｔ５）は、アドレス信号Ｘ０〜Ｘ２が“ＬＬＬ”に設定され、制御回路７によりＸ０同時選択信号が“Ｌ”に設定される。このとき、第１のＯＲ回路ＯＲ１の出力Ｘ／０Ａが“Ｈ”、第２のＯＲ回路ＯＲ２の出力Ｘ／０Ａが“Ｌ”になるので、選択信号ＳＢＬＫ０が“Ｈ”、選択信号ＳＢＬＫ１が”Ｌ”になり、ブロックＢＬＫ０のみが選択されることになる。

また、次の２つのブロックの書き込み時（例えば、時間ｔ６〜ｔ７、ｔ８〜ｔ９（Ｖｐｇｍステップアップ））は、アドレス信号Ｘ０〜Ｘ２が“ＬＨＬ”に設定され、制御回路７によりＸ０同時選択信号が”Ｈ”に設定される。このとき、第１、第２のＯＲ回路ＯＲ１、ＯＲ２の出力Ｘ０Ａ、／Ｘ０Ａともに”Ｈ”になるので、選択信号ＳＢＬＫ２、ＳＢＬＫ３が”Ｈ”になり、２つのブロックＢＬＫ２、ＢＬＫ３が同時に選択されることになる。

そして、ベリファイ時（例えば、時間ｔ７〜ｔ８、ｔ９〜ｔ１０）は、アドレス信号Ｘ０〜Ｘ２が“ＬＨＬ”に設定され、制御回路７によりＸ０同時選択信号が“Ｌ”に設定される。このとき、第１のＯＲ回路ＯＲ１の出力Ｘ／０Ａが“Ｈ”、第２のＯＲ回路ＯＲ２の出力Ｘ／０Ａが“Ｌ”になるので、選択信号ＳＢＬＫ２が“Ｈ”、選択信号ＳＢＬＫ３が”Ｌ”になり、ブロックＢＬＫ２のみが選択されることになる。

また、読み出し時（例えば、時間ｔ１１〜ｔ１５）は、同時選択信号Ｘ０ＣＯＮからＸ２ＣＯＮが全て“Ｌ”に設定され、アドレス信号Ｘ０〜Ｘ２が“ＬＬＬ”から“ＨＨＨ”に順次変化するように設定されることにより、選択信号ＳＢＬＫ０〜ＳＢＬＫ７が順次“Ｈ”になり、ブロックＢＬＫ０〜ＢＬＫ７が順次個別に選択される。

このように、２つのブロックＢＬＫｍ、ＢＬＫｍ＋１を同時に選択し書き込む場合は、Ｘ０同時選択信号が“Ｈ”、同時選択しないベリファイと読み出しの場合はＸ０同時選択信号が“Ｌ”に設定される。

また、４つのブロックを同時に選択する場合には、例えば、同時選択信号Ｘ０ＣＯＮ、Ｘ１ＣＯＮを”Ｈ”とすれば、時間ｔ１〜ｔ２において、選択信号ＳＢＬＫ０〜ＳＢＬＫ４が”Ｈ”になり、４つのブロックＢＬＫ０〜ＢＬＫ３が選択されることになる。

以上のように、ＮＡＮＤ型フラッシュメモリ１００は、複数のブロックに対して同時に同一データの書き込みを行い、書き込みできたかどうかのべリファイ読み出しについては単一のブロックに対してのみ実施する。これにより、書き込みとベリファイに要する時間を短縮することができる。

また、ベリファイ後に複数のブロックのデータを順に読み出してそれらのデータが期待値と一致するかどうかを比較することにより、書き込んだデータが正しく書かれたかどうかを検査することもできる。すなわち、メモリセルの書込み／読み出し試験に利用することで、試験に要する時間の短縮を図ることができる。

以上のように、本実施例１に係るＮＡＮＤ型フラッシュメモリによれば、書き込みとベリファイに要する時間を短縮することができる。

１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ 半導体記憶装置

Claims (8)

1. 浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能なメモリセルが複数個直列に接続されて構成されるＮＡＮＤストリング、前記ＮＡＮＤストリングの一端とビット線との間に接続された第１の選択ゲートトランジスタ、および、前記ＮＡＮＤストリングの他端とソース線との間に接続された第２の選択ゲートトランジスタ、により構成されるＮＡＮＤセルユニットと、前記メモリセルの制御ゲートにそれぞれ接続されたワード線と、を有するデータの書き込み・消去単位となる複数のブロックと、
   ブロックをアドレス指定するアドレス信号に応じて前記複数のブロックのうちの何れかを選択し、前記ワード線の電圧を制御するロウデコーダと、
   前記ブロックおよび前記ロウデコーダの動作を制御し、また、前記アドレス信号で選択された前記ブロック以外の他のブロックを同時に選択するための同時選択信号を前記ロウデコーダに出力して、２つ以上のブロックを前記ロウデコーダに同時に選択させる制御回路と、を備え、
   前記ロウデコーダは、
   前記アドレス信号および前記同時選択信号に応じて、前記複数のブロックのうち第１のブロックと第２のブロックとを選択し、
   前記制御回路は、
   前記第１のブロックの第１のビット線に接続された第１のメモリセル、および、前記第２のブロックの前記第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行し、
   その後、前記第１のブロックの前記第１のメモリセルに対してベリファイを実行し、
   前記ベリファイをパスした場合には、
   前記第１のブロックの前記第１のメモリセルに記憶されたデータ、および、前記第２のブロックの前記第２のメモリセルに記憶されたデータを読み出す
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
2. 前記ロウデコーダは、
   前記アドレス信号が入力され、前記アドレス信号の位相を反転した反転信号を出力するインバータと、
   前記第１のブロックと前記第２のブロックとを同時に選択するための同時選択信号、および、前記反転信号が入力される第１のＯＲ回路と、
   前記同時選択信号、および、前記アドレス信号が入力される第２のＯＲ回路と、
   前記第１のＯＲ回路の出力および前記第２のＯＲ回路の出力に応じて、前記１のブロックを選択するための第１の選択信号および前記第２のブロックを選択するための第２の選択信号を出力するデコード回路と、を有する
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
3. 前記ロウデコーダは、
   選択ブロックのワード線に所定の電圧を印加し、
   非選択ブロックのワード線をフローティング状態にする
   ことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
4. 前記ロウデコーダは、
   前記ワード線にそれぞれ接続された複数のスイッチ素子を有し、
   前記選択ブロックの前記ワード線に接続された前記スイッチ素子を介して前記選択ブロックの前記ワード線に所定の電圧を印加し、
   前記非選択ブロックの前記ワード線に接続された前記スイッチ素子をオフすることにより、前記非選択ブロックの前記ワード線をフローティング状態にする
   ことを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ。
5. 前記アドレス信号は、外部のテスターから入力され、
   前記制御回路は、前記テスターから入力されるテストコマンドに応じて、前記同時選択信号を出力する
   ことを特徴とする請求項１ないし４のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
6. 前記制御回路は、
   前記第１のメモリセルの制御ゲートに接続されたワード線、および、前記第２のメモリセルの制御ゲートに接続されたワード線に、同じ書き込み電圧を印加することにより、同時に同じデータの書き込み動作を実行する
   ことを特徴とする請求項１ないし５のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
7. 浮遊ゲートに蓄積する電荷量を制御することによりデータを書き換え可能なメモリセルが複数個直列に接続されて構成されるＮＡＮＤストリング、前記ＮＡＮＤストリングの一端とビット線との間に接続された第１の選択ゲートトランジスタ、および、前記ＮＡＮＤストリングの他端とソース線との間に接続された第２の選択ゲートトランジスタ、により構成されるＮＡＮＤセルユニットと、前記メモリセルの制御ゲートにそれぞれ接続されたワード線と、を有するデータの書き込み・消去単位となる複数のブロックと、ブロックをアドレス指定するアドレス信号に応じて前記複数のブロックのうちの何れかを選択し、前記ワード線の電圧を制御するロウデコーダと、前記ブロックおよび前記ロウデコーダの動作を制御し、また、前記アドレス信号で選択された前記ブロック以外の他のブロックを同時に選択するための同時選択信号を前記ロウデコーダに出力して、２つ以上のブロックを前記ロウデコーダに同時に選択させる制御回路と、を備えたＮＡＮＤ型フラッシュメモリのテスト方法であって、
   前記アドレス信号および前記同時選択信号に応じて、前記複数のブロックのうち第１のブロックと第２のブロックとを選択し、
   前記第１のブロックの第１のビット線に接続された第１のメモリセル、および、前記第２のブロックの前記第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行し、
   その後、前記第１のメモリセルに対してベリファイを実行し、
   前記ベリファイをパスした場合には、
   前記第１のブロックの前記第１のメモリセルに記憶されたデータを読み出し、
   前記第２のブロックの前記第２のメモリセルに記憶されたデータを読み出すことを特徴とするＮＡＮＤ型フラッシュメモリのテスト方法。
8. 前記第１のメモリセルから読み出されたデータと予め設定された期待値とを比較し、この比較結果に基づいて、前記第１のブロックの状態を判定し、
   前記第２のメモリセルから読み出されたデータと前記期待値とを比較し、この比較結果に基づいて、前記第２のブロックの状態を判定する
   ことを特徴とする請求項７に記載のＮＡＮＤ型フラッシュメモリのテスト方法。

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