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JP2012059841A - 半導体装置 - Google Patents

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Abstract

【課題】電界効果型トランジスタ部のオン抵抗を下げ、かつショットキーバリアダイオード部のリーク電流を抑制する。
【解決手段】半導体装置は、第１の半導体層と、第２の半導体層と、第３の半導体層と、第３の半導体層の表面から、第２の半導体層を貫通し、第１の半導体層に至る第１のトレンチ内に、第１の絶縁膜を介して設けられた埋め込み電極と、埋め込み電極の上に、第２の絶縁膜を介して設けられた制御電極と、第３の半導体層の表面から、第２の半導体層を貫通し、第１の半導体層に至る第２のトレンチの下端に接続され、第１の半導体層内に選択的に設けられた第４の半導体層と、第１の半導体層に接続された第１の主電極と、第２のトレンチ内に設けられた第２の主電極と、を備える。第２のトレンチの側壁において、第２の主電極と、第１の半導体層と、によるショットキー接合が形成されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の例として、上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果型トランジスタ）がある。このようなパワーＭＯＳＦＥＴのオン抵抗を低減する手段として、ドリフト層内に深いトレンチを形成し、このトレンチ内に絶縁膜を介して埋め込み電極を形成したフィールドプレート構造のパワーＭＯＳＦＥＴがある。フィールドプレート構造は、ドリフト層内に周期的に設けられ、電圧印加時にドリフト層の横方向に対してフィールドプレート構造から空乏層を伸ばすことにより、高耐圧を維持する。その結果、このパワーＭＯＳＦＥＴにおいては、ドリフト層の不純物濃度を、従来のパワーＭＯＳＦＥＴよりも、より高くすることができ、材料限界を越えた低オン抵抗化が実現する。
一方、上下電極構造のパワーＭＯＳＦＥＴは、ベース層と、ドリフト層およびドレイン層と、からなるｐｎダイオード（内蔵ダイオード）を有している。内蔵ダイオードをより高速化する手段としては、ショットキー接合を利用したショットキーバリアダイオード（Shottky Barrier Diode,ＳＢＤ）を半導体装置内に内蔵する方法もある。
しかしながら、パワーＭＯＳＦＥＴの基本単位セル内に、ショットキーバリアダイオードを形成すると、ショットキー接合が形成された領域のセル単位（セルの横方向の周期）が大きくなってしまう。フィールドプレート構造を備えたパワーＭＯＳＦＥＴにおいては、横方向の周期が長くなると、オン抵抗が上昇してしまう。また、横方向の周期が長くなると、ショットキー接合部での電界強度が強くなり、ショットキーバリアダイオードでリーク電流が増加する可能性がある。
特開２００６−２０２９３１号公報
本発明の実施形態は、電界効果型トランジスタ部のオン抵抗を下げ、かつショットキーバリアダイオード部のリーク電流を抑制した半導体装置を提供する。
実施形態の半導体装置は、第１導電形の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電形の第２の半導体層と、前記第２の半導体層の上に設けられた第１導電形の第３の半導体層と、前記第３の半導体層の表面から、前記第２の半導体層を貫通し、前記第１の半導体層に至る第１のトレンチ内に、第１の絶縁膜を介して設けられた埋め込み電極と、前記第１のトレンチ内において、前記埋め込み電極の上に、第２の絶縁膜を介して設けられた制御電極と、を備える。実施形態の半導体装置は、前記第３の半導体層の表面から、前記第２の半導体層を貫通し、前記第１の半導体層に至る第２のトレンチの下端に接続され、前記第１の半導体層内に選択的に設けられた第２導電形の第４の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第２のトレンチ内に設けられ、前記第２の半導体層、前記第３の半導体層、前記第４の半導体層に接続された第２の主電極と、を備える。前記埋め込み電極は、前記第２の主電極あるいは前記制御電極のいずれか一方に電気的に接続され、前記第２のトレンチの側壁において、前記第２の主電極と、前記第１の半導体層と、によるショットキー接合が形成されている。
第１の実施形態に係る半導体装置の要部断面模式図である。 第１の実施形態に係る半導体装置の製造過程を示す要部断面模式図である。 第１の実施形態に係る半導体装置の製造過程を示す要部断面模式図である。 第１の実施形態に係る半導体装置の製造過程を示す要部断面模式図である。 比較例に係る半導体装置の要部断面模式図である。 第１の実施形態の第１の変形例に係る半導体装置の要部断面模式図である。 第１の実施形態の第２の変形例に係る半導体装置の要部断面模式図である。 第２の実施形態に係る半導体装置の要部断面模式図である。 第２の実施形態の変形例に係る半導体装置の要部断面模式図である。 第３の実施形態に係る半導体装置の要部断面模式図である。 第３の実施形態の第１の変形例に係る半導体装置の要部断面模式図である。 第３の実施形態の第２の変形例に係る半導体装置の要部断面模式図である。
以下、図面を参照しつつ、本実施の形態について説明する。
以下の実施形態では、一例として、第１導電形をｎ形、第２導電形をｐ形としている。各図面の同一構成要素には同一の符号を付している。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の要部断面を示す模式図である。図１は、半導体装置の素子部を示している。後述する図２〜図９においても同様である。
半導体装置１ａは、上下電極構造を有するパワーＭＯＳＦＥＴと、ショットキーバリアダイオード（以下、ＳＢＤと記す。）と、を有する。半導体装置１ａにおいては、図１に示すように、ｎ＋形のドレイン層１０の上に、ｎ−形のドリフト層（第１の半導体層）１１が設けられている。ドリフト層１１の表面には、ｐ形のベース層（第２の半導体層）１２が形成されている。ベース層１２の表面には、ｎ＋形のソース層（第３の半導体層）１３が形成されている。本実施の形態においては、ドレイン層１０側を下方、ソース層１３側を上方として実施形態を説明する。すなわち、ソース層１３は、ドレイン層１０よりも浅い位置に設けられている。
ソース層１３の表面からドリフト層１１に向かって、複数のトレンチ２１が設けられている。例えば、トレンチ２１は、ソース層１３の表面からベース層１２を貫通して、ドリフト層１１の内部にまで到達している。それぞれのトレンチ２１は、例えば、ドリフト層１１の主面に対して略平行な方向に周期的に設けられている。それぞれのトレンチ２１は、相互に平行に延在している。
トレンチ２１内の下部には、埋め込み絶縁膜（第１の絶縁膜）４１と、埋め込み電極３１と、が設けられている。トレンチ２１内の上部には、ゲート絶縁膜（第２の絶縁膜）４２と、ゲート電極（制御電極）３２と、が設けられている。埋め込み電極３１は、埋め込み絶縁膜４１によってドリフト層１１及びゲート電極３２から絶縁された、埋め込みフィールドプレート構造（以下、埋込ＦＰ構造と記す。）をなしている。埋め込み電極３１は、埋め込み絶縁膜４１を介して、ドリフト層１１に接している。埋め込み絶縁膜４１の膜厚は、ゲート絶縁膜４２の膜厚よりも厚い。
ゲート電極３２はゲート絶縁膜４２を介してドリフト層１１、ベース層１２、ソース層１３に接している。
ドレイン層１０は、ドリフト層１１の裏面に設けられ、ドレイン電極（第１の主電極）３４に接続されている。ベース層１２とソース層１３はソース層１３の上に設けられたソース電極（第２の主電極）３３に接続されている。ソース電極３３と、ゲート電極３２と、は、ゲート電極３２の上部に設けられた層間絶縁膜４３によって絶縁されている。埋め込み電極３１は、ソース電極３３に電気的に接続されている。
隣接するゲート電極３２のあいだには、ソース層１３の表面からドリフト層１１に達するトレンチ２２が形成されている。トレンチ２２は、ソース層１３およびベース層１２を分断する。トレンチ２２の下端は、ベース層１２の下面よりも深い位置にあり、ゲート電極３２の下面よりも浅い位置にある。トレンチ２２の内部には、ソース電極３３が埋め込まれている。
トレンチ２２の下端には、ｐ＋形のガードリング層（第４の半導体層）１４が接している。ガードリング層１４は、トレンチ２２内に設けられたソース電極３３に接続されている。
トレンチ２２の側壁の一部においては、金属性のソース電極３３がｎ−形のドリフト層１１に接している。これにより、トレンチ２２がドリフト層１１に接する部分においては、ショットキー接合５０が形成されている。すなわち、半導体装置１ａは、ソース電極３３と、ドリフト層１１と、によって形成されたＳＢＤを内蔵している。このＳＢＤは、ソース電極３３とドレイン電極３４とのあいだに接続されている。
なお、ドリフト層１１、ベース層１２、ソース層１３、ドレイン層１０及びガードリング層１４の主成分は、例えば、シリコン（Ｓｉ）であり、埋め込み電極３１及びゲート電極３２の主成分は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）であり、ソース電極３３及びドレイン電極３４の主成分は、例えば、アルミニウム（Ａｌ）であり、埋め込み絶縁膜４１及びゲート絶縁膜４２及び層間絶縁膜４３の主成分は、例えば酸化シリコン（ＳｉＯ２）である。
次に、本実施形態の製造課程の一例について説明する。
図２〜図４は、第１の実施形態に係る半導体装置の製造過程を説明するための要部断面模式図である。
まず、図２（ａ）に示すように、基板状（例えば、半導体ウェーハ状）のｎ＋形のドレイン層１０を用意する。次いで、ドレイン層１０の表面にｎ−形のドリフト層１１をエピタキシャル成長させる。次に、ドリフト層１１の表面上に、図示しないシリコン酸化膜やレジスト等からなるマスクを選択的に形成した後、異方性エッチング（例えば、Reactive Ion Etching,RIE）などを用いて、複数のトレンチ２１をドリフト層１１内に選択的に形成する。
次に、図２（ｂ）に示すように、トレンチ２１内に熱酸化法、ＣＶＤ（Chemical Vaper Deposition）法などを用いて埋め込み絶縁膜４１を形成する。埋め込み絶縁膜４１の材質は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等である。続いて、ポリシリコン（poly−Ｓｉ）を埋め込み絶縁膜４１を介してトレンチ２１内に埋め込む。ポリシリコンの形成方法は、例えば、ＣＶＤ法である。続いて、トレンチ２１内に埋め込んだポリシリコン、ならびに、絶縁膜をエッチバックする。これにより、トレンチ２１の下部において、埋め込み絶縁膜４１を介して、埋め込み電極３１が形成される。
次に、図３（ａ）に示すように、トレンチ２１内に熱酸化法、ＣＶＤ法などを用いてゲート絶縁膜４２を形成する。次いで、ＣＶＤ法によりゲート絶縁膜４２を介して、ポリシリコンを埋め込む。次いで、ポリシリコン、ゲート絶縁膜４２をエッチバックし、ゲート電極３２を形成する。これにより、埋め込み電極３１の上に、ゲート電極３２が形成される。
次に、図３（ｂ）に示すように、イオン注入と熱処理によって、ドリフト層１１の表面に、ｐ形のベース層１２を形成する。続いて、ベース層１２の表面に、イオン注入と熱処理によってｎ＋形のソース層１３を形成する。この時、必要に応じて、イオン注入が不要な部分には、絶縁膜、レジスト層等を被覆してもよい。
次に、図４（ａ）に示すように、ソース層１３の表面に、シリコン酸化膜、レジスト層等からなるマスク６０を選択的に形成した後、ＲＩＥ法などを用いて、トレンチ２２を形成する。さらに、トレンチ２２の底面（下端）から、この底面の下側のドリフト層１１にかけて、イオン注入よってｐ形の不純物を打ち込む。ｐ形の不純物を注入した後においては、必要に応じて熱処理を施す。これにより、トレンチ２２の底面（下端）に接するガードリング層１４が形成される。
次に、図４（ｂ）に示すように、ソース層１３の表面から突き出たゲート電極３２の表面を層間絶縁膜４３で覆う。さらに、トレンチ２２内に金属層をスパッタ法あるいはＣＶＤ法を用いて形成するとともに、ソース層１３の上にソース電極３３を形成する。ソース電極３３とトレンチ２２内に埋め込んだ金属層とは連通するので、この金属層を含めてソース電極３３と呼称する。
ソース電極３３の主成分は、例えば、アルミニウム（Ａｌ）である。金属層とトレンチ２２の内壁とのあいだには、必要に応じて、バリア膜（例えば、チタン（Ｔｉ）を主成分とする膜）を形成してもよい。また、ドレイン層１０の裏面側を必要に応じて研磨し、ドレイン層１０の下側に、ドレイン電極３４を形成する。このような製造過程によって、図１に示した半導体装置１ａが形成される。
次に、半導体装置１ａの作用効果を説明する。
図１に示す半導体装置１ａは、埋込ＦＰ構造と、ＳＢＤと、を備える。ソース層１３、ドレイン層１０、およびゲート電極３２と、を含むＭＯＳＦＥＴと、ＳＢＤと、は、ソース電極３３とドレイン電極３４の間に並列に接続されている。ソース電極３３は、ＳＢＤのアノード電極として機能し、ドレイン電極３１はカソード電極として機能する。
ソース電極３３の方がドレイン電極３４よりも低電位とされた状態で、ゲート電極３２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜４２を介してゲート電極３２に対向するベース層１２にチャネル（反転層）が形成され、ソース電極３３とドレイン電極３４との間が導通する。
これによりＭＯＳＦＥＴがオン状態となり、例えば、電子電流は、ソース電極３３からソース層１３、チャネル、ドリフト層１１、及びドレイン層１０を経由してドレイン電極３４へと流れる。
一方、ゲート電極３２の電位を閾値電圧よりも低い電位にすると、ベース層１２には、チャネルが形成されず、ＭＯＳＦＥＴはオフ状態となる。ＭＯＳＦＥＴがオフ状態では、ソース電極３３とドレイン電極３４とのあいだに高電圧が印加された状態になる。従って、ソース電極３３に電気的に接続された埋め込み絶縁膜４１からは、ドリフト層１１に向かって空乏層が伸びる。すなわち、半導体装置１ａの横方向（ドレイン層１０の主面に対して略平行な方向）に空乏層が延び、隣接する埋め込み絶縁膜４１どうしから伸びた空乏層がつながる。これにより、半導体装置１ａは、高耐圧を維持する。
また、埋め込み絶縁膜４１の膜厚は、ゲート絶縁膜４２の膜厚よりも充分に厚いので、埋め込み絶縁膜４１によって、高耐圧が維持される。その分、ドリフト層１１の不純物濃度を高くし、オン抵抗を下げることができる。さらに、横方向の周期が狭くなるほど、ドリフト層１１が完全に空乏化し易くなるため、その分、ドリフト層１１の不純物濃度をより高くすることができる。これにより、半導体装置１ａのオン抵抗は、より低減する。
ＭＯＳＦＥＴがオフ状態で、且つ、ソース電極３３の方がドレイン電極３４よりも高い電位状態にある場合、ＳＢＤが動作し、ソース電極３３からショットキー接合５０を介し、ドリフト層１１及びドレイン層１０を経由してドレイン電極３４へと順方向電流が流れる。
比較例に係る半導体装置１００の説明をする。
図５は、比較例に係る半導体装置１００の要部断面模式図である。
比較例に係る半導体装置１００においてはソース層１３と、ベース層１２と、ドリフト層１１と、は、ソース電極３３の下面と接続している。半導体装置１００においては、半導体装置１ａに設けられたようなトレンチ２２内に埋め込まれたソース電極３３、ガードリング層１４が存在しない。半導体装置１００では、ドリフト層１１の表面の一部にショットキー接合５００が形成されている。
半導体装置１００においては、ショットキー接合５００はドレイン電極３４に対向している。そのため、ドレイン電極３４に高電圧が印加された時、ショットキー接合５００には電界が強く印加される。従って、ショットキー接合５００においては、リーク電流が発生する可能性がある。
ショットキー接合５００のリーク電流を抑制するためには、ショットキー障壁の高い材料を選択する必要がある。しかしながら、ショットキー障壁の高さは、ＳＢＤの順方向電圧を上げてしまうため、ＳＢＤの低損失化が促進し難くなる。
半導体装置１００のＳＢＤのオン電圧を下げる手段としては、ショットキー接合５００の面積を大きくする必要がある。半導体装置１００においては、ドレイン電極３４に対向するようにショットキー接合５００が設けられ、ドレイン層１０の主面と、ショットキー接合の面と、が略平行になる。このため、ショットキー接合５００の面積を大きくすると、隣接する埋め込み電極３１間の距離が長くなってしまう。従って、半導体装置１００においては、セルピッチを狭小化することが難しくなる。その結果、半導体装置１００においては、横方向の周期を短くすることが難しくなり、オン抵抗を低減することが難しくなる。
これに対し、本実施形態に係る半導体装置１ａにおいては、ショットキー接合５０はゲート電極３２と対向し、ドレイン電極３４と対向していない。このため、ショットキー接合５０の面（界面）は、電流経路に対して垂直な面ではなく、電流経路に沿う方向に対し略平行な面になっている。従って、ソース電極３３とドレイン電極３４とのあいだに高電圧が印加されても、ショットキー接合５０にかかる電界強度は、比較例に係る半導体装置１００に比べ抑制される。さらに、ガードリング層１４によって、電界強度がより緩和されるため、ショットキー接合５０に印加される電界強度は、ゼロに近くなる。さらに、ショットキー接合５０は、ゲート電極３２の底面（下端）よりも浅い位置にある。このため、ショットキー接合５０に印加される電界強度は、増加し難い構造になっている。従って、ショットキー接合５０を流れる逆方向リーク電流は、抑制される。その結果、半導体装置１ａのＳＢＤの性能は、より良好になる。
また、半導体装置１ａにおいては、ショットキー接合５０の面と、ドレイン層１０の主面と、が略垂直になるので、ショットキー接合５０自体の形成によっては、横方向の周期は長くならない。さらに、トレンチ２２を深くすることでショットキー接合５０の面積を広げることができる。このため、基本単位セルの横方向の周期を増加させることなく、所望のショットキー接合面積を得ることができる。従って、ＭＯＳＦＥＴの低オン抵抗を確保しつつ、ＳＢＤの面積を広げて、ＳＢＤのオン電圧を低くすることができる。
また、半導体装置１ａでは、埋め込み電極３１をソース電極３３に接続しているので、ゲート・ドレイン間容量が低減される。これにより、高速スイッチングが実現する。
このように、半導体装置１ａでは、低オン抵抗を有しながら、逆方向リーク電流が小さいＳＢＤを内蔵させた縦型パワーＭＯＳＦＥＴを実現することができる。
次に、半導体装置１ａの変形例について説明する。
（第１の実施形態の第１の変形例）
図６は、第１の実施形態の第１の変形例に係る半導体装置の要部断面模式図である。
第１の実施の形態の変形例に係る半導体装置１ｂおいては、トレンチ２１内において、埋め込み電極３１がゲート電極３２に接続されている。
このような構造であれば、ＭＯＳＦＥＴのオン状態では、埋め込み絶縁膜４１を介して埋め込み電極３１に対向したドリフト層１１にも電子の蓄積層ができる。従って、半導体装置１ｂは、半導体装置１ａに比べて、チャネル密度が増加し、よりオン抵抗が低減する。
（第１の実施形態の第２の変形例）
図７は、第１の実施形態の第２の変形例に係る半導体装置の要部断面模式図である。
半導体装置１ｃにおいては、トレンチ２２の下端がゲート電極３２の下端よりも深い位置にある。
このような構造であれば、ショットキー接合５０の面積が半導体装置１ａ、１ｂに比べより広がる。このため、ＳＢＤのオン電圧がより低減する。また、ゲート絶縁膜４２よりも深い位置に、ガードリング層１４が存在することで、ソース電極３３とドレイン電極３４とのあいだに高電圧を印加した際に、ゲート絶縁膜４２に印加される電界強度を緩和することができる。これにより、半導体装置１ｃにおいては、半導体装置１ａ、１ｂに比べて、ゲート絶縁膜４２の劣化（例えば、絶縁破壊）が抑制され、信頼性が向上する。
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置の要部断面模式図である。
図８に示すように、半導体装置２ａにおいては、ベース層１２の下側の、かつ、トレンチ２１とトレンチ２２とのあいだの領域Ａに、ドリフト層の不純物濃度よりも高い濃度の不純物を含むｎ形の高濃度半導体層（第５の半導体層）１５が設けられている。高濃度半導体層１５の下端は、ガードリング層１４の下端よりも浅い位置にある。高濃度半導体層１５の不純物濃度は、ドリフト層１１の数倍程度である。高濃度半導体層１５の主成分は、例えば、シリコン（Ｓｉ）である。トレンチ２２の側壁の一部においては、金属性のソース電極３３が高濃度半導体層１５に接している。これにより、トレンチ２２が高濃度半導体層１５に接する部分においては、ショットキー接合５０が形成されている。これら以外は、半導体装置１ｃの構成と略同じである。
このような構造であれば、ドレイン電極３４に電圧が印加された場合、ゲート絶縁膜４２と埋め込み絶縁膜４１から空乏層が横方向に伸びると共に、ショットキー接合５０からも空乏層が横方向に伸びる。従ってショットキー接合５０とトレンチ２１とに挟まれた領域Ａは、トレンチ２１どうしの間の領域Ｂよりも完全に空乏化しやすい。このため、耐圧を低下させずに、領域Ａの不純物濃度を上げることが可能である。従って、高濃度半導体層１５が設けられても、半導体装置２ａの耐圧は低下しない。不純物濃度が高い高濃度半導体層１５がドリフト層１１に設けられたことにより、より低オン抵抗なＭＯＳＦＥＴを実現できる。
（第２の実施形態の変形例）
次に半導体装置２ａの変形例について説明する。
図９は、第２の実施形態の変形例に係る半導体装置の要部断面模式図である。
図９に示すように、半導体装置２ｂにおいては、高濃度半導体層１５は、トレンチ２２には接していない。トレンチ２２の側壁の一部においては、金属性のソース電極３３がドリフト層１１に接している。これにより、トレンチ２２がドリフト層１１に接する部分においては、ショットキー接合５０が形成されている。これら以外は、半導体装置２ａの構成と略同じである。
このような構造であれば、半導体装置２ｂにおいては、半導体装置２ａと同様に、ショットキー接合５０から伸びる空乏層により、耐圧を低下させることなく、ドリフト層の不純物濃度を上げ、低オン抵抗を実現できる。ショットキー接合５０を形成している半導体層は、ドリフト層１１であるため、半導体装置２ａと比較して不純物濃度が低い。従って、ＳＢＤを介して流れるリーク電流を抑制することができる。半導体装置２ｂにおいては、オン抵抗を下げるとともに、より低リーク電流のＳＢＤを実現できる。
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置の要部断面模式図である。
図１０では、ＭＯＳＦＥＴが形成された素子領域７１だけでなく、素子領域７１より外側の終端領域７２まで示している。すなわち、半導体装置は、素子領域７１と、素子領域７１を取り囲みその外側に設けられた終端領域７２と、を有する。素子領域７１とは、ＭＯＳＦＥＴのドレイン電極とソース電極とのあいだに主電流経路が形成される領域であり、例えば、図１０においては、ゲート電極３２等を含む領域である。終端領域７２とは、素子領域７１を取り囲みその外周側に配置された領域であり、後述するフィールドプレート電極３５、フィールド絶縁膜４４等が設けられた領域である。図１１及び図１２においても同様である。
図１０に示すように、本実施形態に係る半導体装置３ａにおいては、素子領域７１より外側の終端領域７２に、ドリフト層１１上にフィールド絶縁膜４４が設けられている。フィールド絶縁膜４４上には、ソース電極３３と一体的に形成されたフィールドプレート電極３５が設けられている。トレンチ２１に隣接する終端領域７２には、ｐ形のベース層１２ａが設けられている。ベース層１２ａの上にソース層１３は設けられていない。ベース層１２ａは、フィールド絶縁膜の下まで延在している。
ベース層１２ａには、ベース層１２ａがドリフト層１１と接する側壁１２ｗよりもトレンチ２１に近接するように、トレンチ２２ａが設けられている。トレンチ２２ａはベース層１２ａを分断している。トレンチ２２ａの下端は、ベース層１２ａの下面よりも深い位置にある。トレンチ２２ａの内部には、ソース電極３３が埋め込まれている。トレンチ２２ａの下端には、ｐ＋形のガードリング層１４ａが接している。ガードリング層１４ａは、トレンチ２２ａ内に設けられたソース電極３３に接続されている。トレンチ２２ａの側壁の一部においては、金属性のソース電極３３がｎ−形のドリフト層１１に接している。これにより、トレンチ２２ａがドリフト層１１に接する部分においては、ショットキー接合５０ａが形成されている。
ベース層１２ａがドリフト層１１と接する側壁１２ｗから、トレンチ２２ａの側壁までの距離ａは、ベース層１２ａの底面からガードリング層１４ａの下端の位置までの距離ｂよりも長い。これら以外の素子部は、半導体装置１ａの構成と略同じである。
ドレイン電極３４に高電圧を印加した際には、ベース層１２ａの端に電界が集中する。そのため、半導体装置３ａの耐圧が低下する場合がある。半導体装置３ａにおいては、フィールド絶縁膜４４上にフィールドプレート電極３５を設けたフィールドプレート構造によって電界集中が緩和される。さらに、ガードリング層１４ａによって、電界強度がより緩和される。従って、半導体装置３ａにおいては、耐圧の低下が抑制される。
また、ベース層１２ａの側壁からトレンチ２２ａの側壁までの距離ａを、ベース層１２ａの底面からガードリング層１４ａの下端の位置までの距離ｂよりも長くすることで、ガードリング層１４ａの上にあるショットキー接合５０ａに加わる電界集中が緩和される。従って、ＳＢＤのリーク電流を低減することが可能である。
次に半導体装置３ａの変形例について説明する。
（第３の実施形態の第１の変形例）
図１１は、第３の実施形態の第１の変形例に係る半導体装置の要部断面模式図である。
図１１に示すように、半導体装置３ｂにおいては、ドリフト層１１の表面に、ｐ形半導体の第２のガードリング層（第６の半導体層）１６が設けられる。第２のガードリング層１６は、ベース層１２ａに接して、ベース層１２ａの外側に設けられる。第２のガードリング層１６の表面は、ソース電極３３の下面と接続されている。第２のガードリング層１６の下端の位置は、ベース層１２ａの下端の位置よりも深い。
このような構造であれば、第２のガードリング層１６によって、ベース層１２ａの端への電界集中をさらに抑制することが可能である。図１１では、ガードリング層１６の形状を模式的に矩形で示しているが、実際の接合は、不純物の拡散により端が丸められた形状になる。不純物を深く形成するほど、ｐｎ接合面の曲率半径が大きくなり、第２のガードリング層１６とドリフト層１１からなるｐｎ接合面の端での電界集中が抑制される。従って、半導体装置３ｂでは、終端領域における耐圧を高くすることが可能となる。
（第３の実施形態の第２の変形例）
図１２は、第３の実施形態の第２の変形例に係る半導体装置の要部断面模式図である。
図１２に示すように、半導体装置３ｃにおいては、第２のガードリング層１６の外側に、ｐ形半導体の第３のガードリング層１７が設けられる。第３のガードリング層１７は、ドリフト層１１の表面に設けられる。第３のガードリング層の側面は、第２のガードリング層１６に接していない。第３のガードリング層１７の表面は、フィールド絶縁膜４４に接しているため、ソース電極３３に接していない。従って、第３のガードリング層１７は、いずれの電極にも接続されていない。第３のガードリング層１７の下面の位置は、ベース層１２ａの下面の位置よりも深い。第３のガードリング層１７は、１つでも複数でもよい。
第３のガードリング層１７により、ベース層１２ａの端への電界集中をさらに抑制し、半導体装置３ｃの終端領域での耐圧をさらに高くすることが可能である。
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。
例えば、本実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明をしたが、第１導電形をｐ形、第２導電形をｎ形としても実施可能である。
例えば、ＭＯＳゲート部、埋め込みＦＰ構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状、ハニカム状にしてもよい。
また、半導体装置の半導体材としては、例えば、シリコン（Ｓｉ）が用いられる。しかし、半導体材としては、例えば、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体、ダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
また、本実施の形態で例示した図面は、模式的または概念的なものである。各部分の厚みと幅の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らず、図面上で矩形で表される形状は、現実では丸みを帯びている場合や角度を持っている実施形態も本実施の形態に含まれる。
１ａ、１ｂ、１ｃ、２ａ、２ｂ、３ａ、３ｂ、３ｃ、 半導体装置
１０ ドレイン層
１１ ドリフト層（第１の半導体層）
１２、１２ａ ベース層（第２の半導体層）
１３ ソース層（第３の半導体層）
１４、１４ａ ガードリング層（第４の半導体層）
１５ 高濃度半導体層（第５の半導体層）
１６ 第２のガードリング層（第６の半導体層）
１７ 第３のガードリング層（第７の半導体層）
２１、２２、２２ａ トレンチ
３１ 埋め込み電極
３２ ゲート電極（制御電極）
３３ ソース電極（第２の主電極）
３４ ドレイン電極（第１の主電極）
３５ フィールドプレート電極
３９ 配線
４１ 埋め込み絶縁膜
４２ ゲート絶縁膜
４３ 層間絶縁膜
４４ フィールド絶縁膜
５０、５０ａ、 ショットキー接合
６０ マスク
７１ 素子領域
７２ 終端領域
１００ 半導体装置
５００ ショットキー接合
Ａ、Ｂ 領域
ａ、ｂ 距離

Claims (8)

  1. 第１導電形の第１の半導体層と、
    前記第１の半導体層の上に設けられた第２導電形の第２の半導体層と、
    前記第２の半導体層の上に設けられた第１導電形の第３の半導体層と、
    前記第３の半導体層の表面から、前記第２の半導体層を貫通し、前記第１の半導体層に至る第１のトレンチ内に、第１の絶縁膜を介して設けられた埋め込み電極と、
    前記第１のトレンチ内において、前記埋め込み電極の上に、第２の絶縁膜を介して設けられた制御電極と、
    前記第３の半導体層の表面から、前記第２の半導体層を貫通し、前記第１の半導体層に至る第２のトレンチの下端に接続され、前記第１の半導体層内に選択的に設けられた第２導電形の第４の半導体層と、
    前記第１の半導体層に電気的に接続された第１の主電極と、
    前記第２のトレンチ内に設けられ、前記第２の半導体層、前記第３の半導体層、前記第４の半導体層に接続された第２の主電極と、
    を備え、
    前記埋め込み電極は、前記第２の主電極あるいは前記制御電極のいずれか一方に電気的に接続され、
    前記第２のトレンチの側壁において、前記第２の主電極と、前記第１の半導体層と、によるショットキー接合が形成されていることを特徴とする半導体装置。
  2. 前記第２のトレンチの下端は、前記制御電極の下端よりも深い位置にあることを特徴とする請求項１記載の半導体装置。
  3. 前記第１のトレンチと前記第２のトレンチとのあいだにおいて、前記第２の半導体層の下側に設けられ、前記第１の半導体層の不純物濃度よりも高い不純物を含む、第１導電形の第５の半導体層をさらに備え、
    前記第５の半導体層の下端は、前記第４の半導体層の下端よりも浅い位置にあることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第５の半導体層は、前記第２のトレンチには接していないことを特徴とする請求項３記載の半導体装置。
  5. 前記制御電極が設けられた素子領域の周囲に設けられた終端領域において、
    前記第２の半導体層と、
    前記第２のトレンチ内に設けられた前記第２の主電極と、
    前記第２の主電極に接続された前記第４の半導体層と、
    が設けられたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記素子領域から前記終端領域に延在した前記第２の半導体層の側壁から、前記第２の半導体層の前記側壁に対向する前記第２のトレンチの側壁までの距離は、前記第２の半導体層の底面から前記第４の半導体層の下端の位置までの距離よりも長いことを特徴とする請求項５記載の半導体装置。
  7. 前記第１の半導体層の表面に、前記素子領域から前記終端領域に延在した前記第２の半導体層に接する第２導電形の第６の半導体層がさらに設けられ、
    前記第６の半導体層の底面は、前記第２の半導体層の底面よりも深い位置にあることを特徴とする請求項５または６に記載の半導体装置。
  8. 前記第６の半導体層よりも、さらに外側に、前記第２の主電極と接続されない第２導電形の第７の半導体層が少なくとも１つ設けられ、
    前記第７の半導体層は、前記第６の半導体層に接していないことを特徴とする請求項７記載の半導体装置。
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