JP2011530168A - 拡幅活性領域を有する半導体素子 - Google Patents

Abstract

半導体素子（１０）を半導体層内に、そして半導体層の上に形成する方法が実現される。トレンチ（１８，２０，２２）は、第１活性領域（２４，２６，２８，３０）に隣接して形成される。前記トレンチには、絶縁材料（３２，３４，３６）が充填される。マスクパターン（４８，５０，５２）を前記トレンチの中央部分の上に形成して、前記トレンチのうち、前記マスクパターンの第１側部と前記第１活性領域との間に位置する第１側部を露出させる。前記トレンチの前記第１側部を掘り込むエッチングを行なう工程によって、第１窪み（５４，５６，５８，６０）が前記トレンチに残る。第１エピタキシャル領域（６２，６６）を前記第１窪みに成長させて、前記第１活性領域を延長して前記第１窪みを包含することにより、第１拡幅活性領域を形成する。

Description

本開示は概して半導体処理に関し、特に、拡幅活性領域を有する半導体素子の形成に関する。

半導体処理技術では通常、活性領域間隔及び活性領域幅に関する種々の寸法上の制約が課される。例えば、代表的な９０ｎｍノードＣＭＯＳ技術では、１４０ｎｍの最小活性領域間隔、及び１１０ｎｍの最小活性領域幅が許容される。通常、このような寸法上の制約は、半導体処理時の製造誤差を許容し、かつ十分な素子分離を確実に行なうために課される。具体的には、このような寸法上の制約を課すことにより、活性領域のパターニングがより容易になり、かつシャロウトレンチに形成される隙間を十分に埋めることができる。

しかしながら、このような寸法上の制約によって設計上の柔軟性が低下してしまう。例えば、特定の例では、相対的に幅広の活性領域が、駆動電流を大きくするために望ましいが、従来の設計手法及びプロセス手法によって課される寸法上の制約が厳格であるために、相対的に幅広の活性領域を実現することができない。一例として、ＳＲＡＭセルでは、相対的に幅広の活性領域は、セルサイズの増加という犠牲を伴ってしか実現することができない。従って、拡幅活性領域を有する半導体素子を、特定の半導体処理技術に関する設計ルールによって課される寸法上の制約をほぼ満たしながら形成することが必要になる。

一例として、同じ集積回路では、異なる幅を有する活性領域を形成することができ、この場合、両方の導電型の活性領域は最小許容ピッチで配列される。これによって、標準的な駆動電流素子、及びより大きい電流を流す駆動電流素子を同じ集積回路内に有するという選択肢が許容されるので、設計上の柔軟性を高めることができる。１つの態様では、半導体素子を形成する方法が提供される。前記方法は、トレンチを第１活性領域に隣接して形成する工程を含む。前記方法は更に、前記トレンチに絶縁材料を充填する工程を含む。前記方法は更に、マスクパターンを前記トレンチの中央部分の上に形成して、前記トレンチのうち、前記マスクパターンの第１側部と前記第１活性領域との間に位置する第１側部を露出させる工程を含む。前記方法は更に、前記トレンチの前記第１側部を掘り込むエッチングを行なって、第１窪みを前記トレンチに残す工程を含む。前記方法は更に、第１エピタキシャル領域を前記第１窪みに成長させて、前記第１活性領域を延長して前記第１窪みを包含することにより、第１拡幅活性領域を形成する工程を含む。

別の態様では、半導体素子を形成する方法が提供される。前記方法は、 半導体基板を設ける工程を含む。前記方法は更に、トレンチを活性領域の周りに、前記活性領域の境界を画定するように形成する工程を含む。前記方法は更に、前記トレンチに絶縁材料を充填して絶縁分離領域を形成する工程を含む。前記方法は更に、マスクパターンを前記絶縁分離領域の上に形成して、前記マスクパターンが前記活性領域から離間する辺を有することにより、前記絶縁分離領域の露出領域が、前記マスクパターンの前記辺と前記活性領域との間に現われるようにする工程を含む。前記方法は更に、前記露出領域を掘り込むエッチングを行なって窪みを形成する工程を含む。前記方法は更に、前記窪みに半導体材料を充填して拡幅活性領域を、半導体材料が充填された前記窪みと前記活性領域との合体構造として形成する工程を含む。

更に別の態様では、半導体素子が提供される。前記半導体素子は、上面を有する半導体構造を含む。前記半導体素子は更に、絶縁材料から成り、かつ前記上面から第１深さまで延在する絶縁分離領域を含む。前記半導体素子は更に、半導体材料から成り、かつ中央部分及び隣接部分を有する活性領域を含み：（１）前記中央部分は、前記上面から少なくとも前記第１深さまで延在し；（２）前記隣接部分は、前記上面に位置する上側部分と、そして第２深さにしか達しない下側部分と、を有し；（３） 前記第２深さは前記第１深さよりも浅く；（４）前記隣接部分は、前記中央部分と絶縁分離領域との間に在って、前記上側部分から前記下側部分にまで達し；そして（５）前記絶縁分離領域は、前記隣接部分の前記下側部分の直下に在る。

本発明は、例を通して示され、かつ添付の図によって限定されることがなく、これらの図では、同様の参照記号は同様の構成要素を指している。これらの図における構成要素群は、図が分かり易くなるように示されているので、必ずしも寸法通りには描かれていない。

処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の半導体素子の断面図。 処理工程中の図１０の半導体素子の上面図。

図１は、処理工程中の半導体素子１０の断面図である。半導体素子１０は、半導体基板１２を使用して、かつ従来の半導体処理装置を使用して形成することができる。本明細書において説明する半導体基板１２は、砒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、及び上に列挙した材料の組み合わせのようないずれかの半導体材料または複合材料とすることができる。本発明の１つの実施形態を、バルクシリコン基板を使用して説明しているが、ＳＯＩを含む他の種類の基板を本発明に従って使用することもできる。パッド酸化膜層１４は、基板１２の上面に成長させることができる。一例として、パッド酸化膜層は、５ｎｍ〜２５ｎｍの厚さとすることができる。次に、窒化膜層１６をパッド酸化膜層の上に堆積させることができる。一例として、窒化膜層は、５０ｎｍ〜２００ｎｍの厚さとすることができる。次に、半導体処理技術を使用して、活性領域２４，２６，２８，及び３０を、これらの活性領域がトレンチ１８，２０，及び２２によってそれぞれ分離されるように形成することができる。

次に、図２によれば、トレンチ１８，２０，及び２２への充填を、絶縁材料を使用して行なって、シャロウトレンチ絶縁分離領域３２，３４，及び３６を形成することができる。次に、これらのシャロウトレンチ絶縁分離領域の上面を、例えば化学的機械研磨法を用いて平坦化することができる。

次に、図３によれば、窒化膜層１６を、活性領域２４，２６，２８，及び３０から、例えばウェットリン酸エッチングを用いて除去することができる。次に、パッド酸化膜層１４を、例えばフッ酸エッチングを用いて除去することができる。図３に示すように、トレンチ窪み４６のようなトレンチ窪みが、パッド酸化膜層を除去した結果として形成される可能性がある。次に、犠牲酸化膜層３８，４０，４２，及び４４を成長させることができる。次に、図４に示すように、フォトレジスト部分４８，５０，及び５２を含むパターニング済みフォトレジスト層を形成することができる。図５によれば、フォトレジスト部分４８，５０，及び５２（マスクパターンとも表記される）は、エッチング前にトリミングすることができる。一例として、トリミングでは、アッシング（灰化処理）を行なうことができる。例えば、シャロウトレンチ絶縁分離領域３４の上に形成されるマスクパターン５０によって、露出領域を両側に残すことができる。各露出領域は、マスクパターン５０と対応する活性領域との間に位置する。

次に、図６によれば、犠牲酸化膜層３８，４０，４２，及び４４と、そして酸化膜のうち、トレンチ絶縁分離領域３２，３４，及び３６に位置する部分と、を除去して、窪み５４，５６，５８，及び６０を形成することができる。一例として、フッ酸（ＨＦ）を用いた等方性ドライエッチング、または異方性酸化膜ドライエッチングは、この工程の一部として用いることができる。１つの実施形態では、これらの窪みの深さは、３０ｎｍ〜１００ｎｍとすることができる。次に、図７に示すように、フォトレジスト部分４８，５０，及び５２を除去することができる。

次に、図８によれば、シリコンをエピタキシャル成長させて、エピタキシャル領域６２及び６６を形成することができる。この工程によって、活性領域群の幅を選択的に広くすることができる。このように、例えば元の活性領域６４及び６８の幅が、エピタキシャル領域を成長させた結果として広くなる。しかしながら、同時に、未パターニング領域は、例えば犠牲酸化膜層３８及び４４によって保護される。シリコンをエピタキシャル成長させているので、このシリコンは元の活性領域シリコンと同じ結晶方位を有する。このように、このプロセスを用いて、活性領域を選択的に拡幅して、更に大きい駆動電流を必要に応じて供給することができる。更に、同じシャロウトレンチ絶縁分離領域群を使用して、拡幅活性領域（ｗｉｄｅｎｅｄ ａｃｔｉｖｅ ｒｅｇｉｏｎ）、及び非拡幅活性領域（ｎｏｎ−ｗｉｄｅｎｅｄ ａｃｔｉｖｅ ｒｅｇｉｏｎ）の両方に関する絶縁を実現する。別の表現をすると、９０ｎｍＣＭＯＳのような技術によって課される寸法上の制約を満たしながら、拡幅活性領域を形成することができる。図８は、シリコンをエピタキシャル成長させるときの工程を表わしているが、シリコンは、配設されるシリコンが、活性領域中の元のシリコンと同じ結晶構造及び結晶方位を有する限り、これらの窪みに他の方法を用いて配設することができる。

次に、図９に示すように、素子１０の上面を研磨して、成長エピタキシャル領域を、例えば張り出し活性領域（ｅｘｔｅｎｄｅｄ ａｃｔｉｖｅ ｒｅｇｉｏｎｓ）８２及び８４内に形成されるエピタキシャル成長部分を除いて、除去することができる。一例として、この工程は、化学的機械研磨法を用いて行なうことができる。この工程の結果、活性領域７０及び７２は、元の幅７４とは異なる幅７６を有することができる。詳細には、図９に示すように、張り出し部分７８及び８０を元の幅７４に付加することができる。張り出し活性領域８２及び８４によって、表面積を追加することができるので、トランジスタ駆動電流が大きくなる。しかしながら、活性領域群の張り出し部分によって、シャロウトレンチ絶縁分離領域３４が、参照番号８１で示すように、狭くなる虞がある。次に、図１０に示すように、ゲート誘電体層８６及び８８を、活性領域７０及び７２の上に形成することができる。更に、ゲート電極層９０を図１０に示すように形成することができる。スペーサ群（図示せず）を更に形成してトランジスタ群を形成することができる。

次に、図１０の素子１０の上面図を示す図１１によれば、トランジスタ９６及び９８は、元の幅７４よりも広がった幅７６を有する活性領域９２及び９４にそれぞれ対応するチャネル幅を有するように形成することができる。１つの実施形態では、半導体素子１０は、上面を有する半導体構造（例えば、基板１２）を含むことができる。分離領域３２，３４，及び３６は、基板１２の上面から特定の深さまで延在することができる。活性領域９２は、中央部分（例えば、活性領域７４の範囲に収まる領域を表わす）と、そして隣接部分（例えば、活性領域８４の範囲に収まる領域を表わす）と、を有することができる。活性領域の中央部分は、例えば分離領域３２，３４，及び３６の深さと同じ深さまで少なくとも延在することができる。隣接部分は、中央部分の上面と同じ平面にある上面を有する上側部分を有することができ、そして当該隣接部分は、中央部分が延在する深さよりも浅い特定の深さにしか達しない下側部分を有することができる。種々の図を組み合わせると明らかになるが、分離領域３２の少なくとも一部分（図２に示すが、図１１には示されない）は、隣接部分の下側部分の直下に位置することができる。

更に、記述及び請求項において用いられているとすると、「ｆｒｏｎｔ」、「ｂａｃｋ」、「ｔｏｐ」、「ｂｏｔｔｏｍ」、「ｏｖｅｒ」、「ｕｎｄｅｒ」などの用語は、表現上の目的で使用し、必ずしも恒久的な相対位置を表わすために使用するのではない。このように使用するこれらの用語は適切な状況の下では入れ替え可能であるので、本明細書に記載される本発明の実施形態が、例えば例示の配置以外の他の配置で、または本明細書に記載される配置以外の他の配置で動作することができることを理解されたい。

本発明について特定の実施形態を参照しながら本明細書において記載してきたが、種々の変形及び変更を、以下の請求項に示される本発明の範囲から逸脱しない限り加え得る。従って、本明細書及び図は限定的な意味ではなく、例示として捉えられるべきであり、そして全てのこのような変更は、本発明の範囲に含まれるべきである。特定の実施形態に関して本明細書に記載されるいかなる効果、利点、または技術的問題に対する解決法も、いずれかの請求項、または請求項の全ての、必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。

更に、本明細書において使用する「ａ」または「ａｎ」という用語は、「ｏｎｅ」、または「ｍｏｒｅ ｔｈａｎ ｏｎｅ」として定義される。また、請求項群における「ａｔ ｌｅａｓｔ ｏｎｅ」及び「ｏｎｅ ｏｒ ｍｏｒｅ」のような前置き語句の使用は、別の請求要素の前に不定冠詞「ａ」または「ａｎ」を配置することによって、このような不定冠詞の付いた請求要素を含む特定の請求項が必ず、同じ請求項が前置き語句「ｏｎｅ ｏｒ ｍｏｒｅ」または「ａｔ ｌｅａｓｔ ｏｎｅ」、及び「ａ」または「ａｎ」のような不定冠詞を含む場合においても、このような要素を一つしか含まない発明に限定されてしまうことを意味するものとして解釈されてはならない。同じ解釈が定冠詞の使用に関しても当てはまる。

特に断らない限り、「ｆｉｒｓｔ」及び「ｓｅｃｏｎｄ」のような用語は、このような用語によって記述される構成要素群を任意に区別するために使用される。従って、これらの用語は、必ずしもこのような構成要素群の時間的な優先度、または他の優先度を指すために使用されるのではない。

Claims (20)

1. 半導体素子を半導体層の内部から上方にわたって形成するための方法において、
   トレンチを第１活性領域に隣接して形成する工程と、
   前記トレンチに絶縁材料を充填する工程と、
   前記トレンチのうち、マスクパターンの第１側部と前記第１活性領域との間に位置する第１側部を露出させるように、マスクパターンを前記トレンチの中央部分の上に形成する工程と、
   第１窪みを前記トレンチに残すために、前記トレンチの前記第１側部を掘り込むエッチングを行う工程と、
   第１エピタキシャル領域を前記第１窪みに成長させて、前記第１活性領域を延長して前記第１窪みを包含することにより、第１拡幅活性領域を形成する工程とを備える、方法。
2. 前記第１活性領域は、第１方向に延びる第１幅を有し、前記方法は、
   第１トランジスタを前記第１拡幅活性領域の内部から上方にわたって、前記第１方向に延在するチャネルの上にゲートを有するように形成する工程をさらに備え、前記第１トランジスタは前記第１幅よりも広いチャネル幅を有する、請求項１に記載の方法。
3. 前記第１拡幅活性領域を化学的機械研磨する工程をさらに備える、請求項１に記載の方法。
4. 前記第１活性領域は、第１方向に延びる第１幅を有し、前記方法は、
   化学的機械研磨する前記工程の後に、第１トランジスタを前記第１拡幅活性領域の内部から上方にわたって、前記第１方向に延在するチャネルの上にゲートを有するように形成する工程をさらに備え、前記第１トランジスタは前記第１幅よりも広いチャネル幅を有する、請求項３に記載の方法。
5. エッチングを行なう前記工程の前に、前記マスクパターンをトリミングする工程をさらに備える、請求項１に記載の方法。
6. トリミングする前記工程はさらに、アッシングを行う工程を含むことを特徴とする、請求項５に記載の方法。
7. トレンチを形成する前記工程は、トレンチを前記第１活性領域と第２活性領域との間に設けることを特徴とし、
   前記マスクパターンを形成する工程は、前記トレンチのうち、前記マスクパターンの第２側部と前記第２活性領域との間に位置する第２側部を露出させることを特徴とし、
   エッチングを行う工程は、前記トレンチの前記第２側部を掘り込むエッチングを行なって、第２窪みを前記トレンチに残すことを特徴とし、
   成長させる工程は、第２エピタキシャル領域を前記第２窪みに成長させて、前記第２活性領域を延長して前記第２窪みを包含することにより、第２拡幅活性領域を形成することを特徴とする、請求項１に記載の方法。
8. 前記第１拡幅活性領域及び前記第２拡幅活性領域を化学的機械研磨する工程をさらに備える、請求項７に記載の方法。
9. 化学的機械研磨する前記工程の後に、前記第１拡幅活性領域及び前記第２活性領域の上を延在し、かつ前記第１エピタキシャル領域及び前記第２エピタキシャル領域の上にも延在するゲートを形成する工程をさらに備える、請求項８に記載の方法。
10. 前記マスクパターンを形成する前記工程はさらに、前記マスクパターンがフォトレジストを含むことを特徴とし、前記方法は、エッチングを行う工程の前に、前記フォトレジストをトリミングする工程をさらに備える、請求項９に記載の方法。
11. 半導体素子を形成するために方法において、
    半導体基板を設ける工程と、
    トレンチを活性領域の周りに、前記活性領域の境界を画定するように形成する工程と、
    前記トレンチに絶縁材料を充填して絶縁分離領域を形成する工程と、
    マスクパターンが前記活性領域から離間する辺を有することにより、前記絶縁分離領域の露出領域が、前記マスクパターンの前記辺と前記活性領域との間に現われるようにするように、マスクパターンを前記絶縁分離領域の上に形成する工程と、
    前記露出領域を掘り込むエッチングを行って窪みを形成する工程と、
    前記窪みに半導体材料を充填して拡幅活性領域を、半導体材料が充填された前記窪みと前記活性領域との合体構造として形成する工程とを備える、方法。
12. エッチングを行なう工程の前に、前記マスクパターンをトリミングする工程をさらに備える、請求項１１に記載の方法。
13. ゲートを前記拡幅活性領域の上に形成する工程をさらに備える、請求項１１に記載の方法。
14. 前記ゲートを形成する工程は、前記ゲートが、半導体材料が充填された前記窪みの上を延在することを特徴とする、請求項１１に記載の方法。
15. 前記拡幅活性領域を化学的機械研磨する工程をさらに備える、請求項１１に記載の方法。
16. 前記マスクパターンを形成する工程は、前記露出領域が、前記活性領域の全周に延在することを特徴とする、請求項１１に記載の方法。
17. トランジスタを前記活性領域の内部から上方にわたって形成する工程をさらに備え、前記トランジスタが、半導体材料が充填され、かつ２つの異なる位置に在る前記窪みの上を延在するゲートを有する、請求項１１に記載の方法。
18. 前記窪みに充填する前記工程は、前記半導体材料をエピタキシャル成長させることを特徴とする、請求項１１に記載の方法。
19. 上面を有する半導体構造と、
    絶縁材料から成り、かつ前記上面から第１深さまで延在する絶縁分離領域と、
    半導体材料から成り、かつ中央部分及び隣接部分を有する活性領域と、を備え、
    前記中央部分は、前記上面から少なくとも前記第１深さまで延在し、
    前記隣接部分は、前記上面に位置する上側部分と、第２深さにしか達しない下側部分とを有し、
    前記第２深さは前記第１深さよりも浅く、
    前記隣接部分は、前記中央部分と絶縁分離領域との間に在って、前記上側部分から前記下側部分にまで達し、
    前記絶縁分離領域は、前記隣接部分の前記下側部分の直下に在る、
    半導体素子。
20. 前記活性領域の前記中央部分及び前記隣接部分の上にゲートをさらに備える、請求項１９に記載の半導体素子。

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