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JP2011527115A - ポジティブフォトレジストを使用するダブルパターニングにより高密度柱構造を製造する方法 - Google Patents

ポジティブフォトレジストを使用するダブルパターニングにより高密度柱構造を製造する方法 Download PDF

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Abstract

半導体デバイスを作成する方法は、下位層上に第１のフォトレジスト層を形成することと、第１のフォトレジスト層を第１のフォトレジストパターンとなるようにパターニングすることであって、第１のフォトレジストパターンが下位層上に位置する複数の相隔たる第１のフォトレジストフィーチャをなすことと、複数の第１の相隔たるフィーチャを形成するため、第１のフォトレジストパターンをマスクとして使用して下位層をエッチングすることと、を含む。この方法はさらに、第１のフォトレジストパターンを除去することと、複数の第１の相隔たるフィーチャ上に第２のフォトレジスト層を形成することと、第２のフォトレジスト層を第２のフォトレジストパターンとなるようにパターニングすることであって、第２のフォトレジストパターンが複数の第１の相隔たるフィーチャの端部を覆う複数の第２のフォトレジストフィーチャをなすことと、を含む。この方法はまた、複数の第１の相隔たるフィーチャの複数の相隔たる端部が残るように、第２のフォトレジストパターンをマスクとして使用して複数の第１の相隔たるフィーチャの露出部分をエッチングすることと、第２のフォトレジストパターンを除去することと、を含む。

Description

本発明は、一般的には半導体デバイスを作る方法に関し、より具体的には半導体柱構造を作る方法に関する。
本願は、その全体が本願明細書において参照により援用されている２００８年６月３０日に出願された米国特許出願第１２／２１６，１０８号（特許文献１）の利益を主張する。
電子部品および電子装置でメモリ回路を作るには半導体材からなるデバイスを使用する。データや命令を格納するメモリ回路はそのようなデバイスの根幹にあたる。そのような回路上で単位面積当たりのメモリ素子数を最大化すればコストが最小限に抑えられるため、そのような回路設計にあたってはメモリ素子数の最大化が主要な動因となっている。
半導体ウェハ上に形成される構造物の寸法が縮小するにつれ、これらデバイスの作成に現在利用されているツールは限界に達している。例えば、現在利用されている１９３ｎｍの液浸ツールでは、約８０ｎｍ未満のピッチ（約４０ｎｍ未満のハーフピッチ）で構造物を作ることはできない。今日利用されているツールでこれより小さいフィーチャを製造するには、より複雑なプロセスを使用しなければならない。そうしたプロセスの１つにダブルエクスポージャ／ダブルパターニング手法がある。これとは別のプロセスでは、テンプレートパターン沿いにサイドウォールスペーサを形成し、テンプレートパターンを除去する。下位の膜をエッチングするときには、このサイドウォールスペーサをマスクとして使用する。
単純な一次元の規則的な線と空間からなるパターンなら、これら両手法によってフォトリソグラフィのピッチを２で割ることができる。こうして、フォトリソグラフィツールの分解能を拡大できる。
しかし、規則的に間隔をおく柱の二次元パターンの場合には、ダブルパターニング方式によってピッチは２の平方根ずつ増大する。サイドウォールスペーサ方式は、立体の柱ではなく規則的に間隔をおく円筒形の環を作るので、現状のままではまったく使いものにならない。
米国特許出願第１２／２１６，１０８号 米国特許出願第１２／０００，７５８号 米国特許第６，９５２，０３０号 米国特許出願第１０／９５５，５４９号 米国特許出願第１１／１４８，５３０号
半導体デバイスを作る方法は、下位層上に第１のフォトレジスト層を形成することと、第１のフォトレジスト層を第１のフォトレジストパターンとなるようにパターニングすることであって、第１のフォトレジストパターンが下位層上に位置する複数の相隔たる第１のフォトレジストフィーチャをなすことと、複数の第１の相隔たるフィーチャを形成するため、第１のフォトレジストパターンをマスクとして使用して下位層をエッチングすることと、を含む。この方法はさらに、第１のフォトレジストパターンを除去することと、複数の第１の相隔たるフィーチャ上に第２のフォトレジスト層を形成することと、第２のフォトレジスト層を第２のフォトレジストパターンとなるようにパターニングすることであって、第２のフォトレジストパターンが複数の第１の相隔たるフィーチャの端部を覆う複数の第２のフォトレジストフィーチャをなすことと、を含む。この方法はまた、複数の第１の相隔たるフィーチャの複数の相隔たる端部が残るように、第２のフォトレジストパターンをマスクとして使用して複数の第１の相隔たるフィーチャの露出部分をエッチングすることと、第２のフォトレジストパターンを除去することと、を含む。
不揮発性メモリ装置は、第１の方向に延在する複数のワード線と、第２の方向に延在する複数のビット線と、ワード線とビット線との間に位置する、不規則な楕円断面形状を有する、複数の柱形不揮発性メモリセルと、を備える。複数のワード線は、第１のワード線セットと第２のワード線セットからなる。第１の各ワード線は２つの第２のワード線間に位置し、第１の方向は前記第２の方向から約６０度異なる。第１の各ワード線は第２の各ワード線の２倍のメモリセルと電気的に接触する。
不揮発性メモリセルの斜視図である。 図１のメモリセルからなるアレイの斜視図である。 減法により導電性レールを形成する工程のステップを示す垂直断面図である。 減法により導電性レールを形成する工程のステップを示す垂直断面図である。 減法により導電性レールを形成する工程のステップを示す垂直断面図である。 減法により導電性レールを形成する工程のステップを示す垂直断面図である。 ダマシン法により導電性レールを形成する工程のステップを示す垂直断面図である。 ダマシン法により導電性レールを形成する工程のステップを示す垂直断面図である。 ダマシン法により導電性レールを形成する工程のステップを示す垂直断面図である。 ダマシン法により導電性レールを形成する工程のステップを示す垂直断面図である。 柱構造を形成する前のデバイス層の垂直断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの上面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの上面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの上面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの上面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの断面図である。 本発明の実施形態によりデバイスアレイを作る処理ステップの上面図である。 本発明の代替の実施形態によりデバイスを作る処理ステップの上面図である。 本発明の代替の実施形態によりデバイスを作る処理ステップの上面図である。 本発明の代替の実施形態によりデバイスを作る処理ステップの上面図である。 本発明の代替の実施形態によりデバイスを作る処理ステップの上面図である。 本発明の代替の実施形態によりデバイスを作る処理ステップの上面図である。
本発明者は、第１のフォトレジストパターンをマスクとして使用して複数の第１の相隔たるフィーチャをパターニングし、その後、第２のフォトレジストパターンが第１の相隔たるフィーチャの端部のみを覆うように、これら第１の相隔たるフィーチャ上に第２のフォトレジストパターンを形成するダブルパターニングにより、高密度柱アレイを形成できることに気づいた。次に、第２のフォトレジストパターンをマスクとして使用して第１の相隔たるフィーチャをパターニングし、複数の第１の相隔たるフィーチャの複数の相隔たる端部を残す。ダブルパターニングされた端部は第１の相隔たるフィーチャより小さく、稠密な柱アレイをなす。あるいは、稠密な下位柱アレイをパターニングするためのマスキング層として使用される。
例えば、まずは１つ以上のデバイス層を基板上に形成する。半導体ウェハ（シリコンウェハ、化合物半導体ウェハを含む）や金属、ガラス、セラミック、プラスチック基板等の適した基板を使用できる。基板を１つ以上の絶縁層で覆うこともできるし、かつ／または基板上もしくは基板内にドライバ回路等の１つ以上のデバイスを形成することもできる。デバイス層は、半導体デバイスのための半導体層、電極を形成する導電層、および／またはデバイスの半導体もしくは導電部分を絶縁するための絶縁層をなす。
次に、デバイス層上に直接あるいはデバイス層上に位置する１つ以上のマスキング層上に、第１のフォトレジスト層を形成する。本願明細書で用いるデバイス層および／またはマスキング層は「下位層」と称される。第１のフォトレジスト層は、好ましくはポジティブフォトレジスト層である。
次に、第１のフォトレジスト層をフォトリソグラフィにより第１のフォトレジストパターンとなるようにパターニングする。液浸リソグラフィや非液浸式リソグラフィ等の適したフォトリソグラフィ法を使用できる。第１のフォトレジストパターンは、下位層上に位置する複数の相隔たる第１のフォトレジストフィーチャをなす。第１のフォトレジストフィーチャは上から見て多角形（正方形、三角形、長方形等）、楕円形、円形、不規則形等のあらゆる形状を持つ。次に、第１のフォトレジストパターンをマスクとして使用して下位層をエッチングし、第１のフォトレジストパターンとほぼ同じ形状を持つ複数の第１の相隔たるフィーチャを形成する。例えば、第１の相隔たるフィーチャは、デバイス層上に位置するマスキングフィーチャとなる。あるいは、デバイス層に直接形成されたフィーチャとなる。次に、第１のフォトレジストパターンを削除する。
次に、複数の第１の相隔たるフィーチャ上に第２のフォトレジスト層を形成する。第２のフォトレジスト層は、好ましくはポジティブフォトレジスト層である。第２のフォトレジスト層は、好適なフォトリソグラフィ法を用いて第２のフォトレジストパターンとなるようにパターニングする。第２のフォトレジストパターンは複数の第２のフォトレジストフィーチャをなす。第２のフォトレジストフィーチャの形状は第１のフォトレジストフィーチャと同じか、第１のフォトレジストフィーチャと異なる。第２のフォトレジストフィーチャは上から見て多角形（正方形、三角形、長方形等）、楕円形、円形、不規則形等の形状を持つ。第２のフォトレジストフィーチャのサイズは、第１のフォトレジストフィーチャより小さいか、第１のフォトレジストフィーチャと同じか、第１のフォトレジストフィーチャより大きいサイズを取り得る。
第２のフォトレジストフィーチャは複数の第１の相隔たるフィーチャの端部を覆う。本願明細書で用いる「端部」とは、下に位置する第１の相隔たるフィーチャの１つ以上の端部の少なくとも一部分が第２のフォトレジストフィーチャによって覆われ、第１の相隔たるフィーチャの少なくとも一部分は露出したまま残ることを意味する。第２のフォトレジストフィーチャは、下に位置する第１の相隔たるフィーチャの１つ以上の端部の全域を覆う。あるいは、第２のフォトレジストフィーチャは、下に位置する第１の相隔たるフィーチャの１つ以上の端部の一部分を覆う。つまり、本願明細書で用いる用語「端部」は、上から見て第１の相隔たる各フィーチャの一端から延びるが、これらフィーチャの反対側の端には達しない部分を含む。したがって、上から見て相隔たる各フィーチャの少なくとも一部分は露出され続ける。
次に、第２のフォトレジストパターンをマスクとして使用し、複数の第１の相隔たるフィーチャの露出した部分をパターニング（例えば、エッチング）する。このパターニングステップの後には、複数の第１の相隔たるフィーチャの複数の相隔たる端部が残る。次に、第２のフォトレジストパターンを除去する。
複数の相隔たる端部は、デバイス層上に位置する複数の相隔たるエッジマスキングフィーチャをなす。各エッジマスキングフィーチャのサイズは第１の相隔たる各マスキングフィーチャより小さい。次に、下位デバイス層をパターニング（例えば、エッチング）するマスクとしてエッジマスキングフィーチャを使用し、デバイス層に柱形デバイスを形成する。あるいは、複数の相隔たる端部がデバイス層内に位置する複数の相隔たるエッジフィーチャをなす（つまり、端部そのものが柱形デバイスとなる）。端部は、上から見て多角形（正方形、三角形、長方形を含む）、楕円形、円形、その他不規則形等の適した形状を持つ。
例えば、柱形デバイスは後ほど詳述するように円筒形である。しかし、長方形のデバイスや三角形のデバイスを形成するなら、長方形や三角形等の他の形状を用いることもできる。前述したフィーチャと柱形デバイスは任意の所望のサイズでよい。フィーチャがマスキングフィーチャなら、エッチング用マスクとして使用するにあたって十分な高さまたは厚みが必要である。マスキングフィーチャはハードマスク材、例えば酸化シリコン、窒化シリコン、酸窒化シリコン、および／またはアモルファスカーボン（アドバンストパターニング膜「ＡＰＦ」とも呼ばれる）等の絶縁材、ポリシリコン等の半導体材、タングステン等の導電性材、あるいは窒化シリコン、窒化チタン、その他ハードマスク材により覆われたタングステン等、これらの組み合わせを含む。他の材料を使用することもできる。
マスキングフィーチャとデバイス層は等方性エッチングか異方性エッチングによりエッチングできる。エッジマスキングフィーチャは完成したデバイスに残すか、デバイス層をエッチングした後に除去する。例えば、これらのフィーチャがタングステン等の導電材を含むなら、上部電極の一部として残すことができる。
任意の好適なデバイスを形成できる。デバイスは、後ほど詳述するようにフィーチャの形状次第で概ね円筒形および／または概ね長方形の柱形状となる。柱形以外のデバイスを形成することもできる。デバイスは、ダイオード、トランジスタ、レジスタ、アンチヒューズ誘電体、ヒューズ、抵抗切り替え材、キャパシタ等を含む。論理デバイスまたはアレイ、揮発性メモリデバイスまたはアレイ、不揮発性メモリデバイスまたはアレイを形成できる。一実施形態において、柱形デバイスが複数の不揮発性メモリセルをなし、それぞれのセルは柱状ダイオードステアリング素子と抵抗切り替え素子（つまり、記憶素子）とを含む。例えば、その全体が本願明細書において参照により援用されている、２００７年１２月１７に出願されたPetti らの米国特許出願第１２／０００，７５８号（特許文献２）に記載された柱構造を形成できる。
好適な非限定的な実施形態において、複数のダイオードを備える複数の柱形デバイスを形成する。これは不揮発性メモリセルを含む。図１を参照すると、その全体が本願明細書において参照により援用されているHernerらにより登録された「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献３）が開示する代表的な不揮発性メモリセルは、本発明の実施形態の方法によって形成できる。
メモリセル２０は垂直に向いた円柱形の接合ダイオードを含む。本願明細書で用いる用語「接合ダイオード」は、非オーム伝導特性を備え、２つの端子電極を有し、一方の電極がｐ形で他方がｎ形の半導体材でできた半導体デバイスを指す。例えば、ツェナーダイオードのようにｐ形半導体材とｎ形半導体材とが接触するｐ−ｎダイオードならびにｎ−ｐダイオードや、ｐ形半導体材とｎ形半導体材との間に真性（ドープされていない）半導体材を挟むｐ−ｉ−ｎダイオード等がある。別の実施形態では、金属−絶縁体１−絶縁体２−金属（ｍ−ｉ１−ｉ２−ｍ）トンネルダイオードを含む層を使用し得る。さらに別の実施形態では、そして一般的には、非線形伝導性デバイスが使われ得る。
上部導体２６と下部導体２８の間、もしくは上部電極２６と下部電極２８の間にはダイオード２２と抵抗切り替え素子２４が介在する。垂直向きの接合ダイオード２２は、第１の導電性（ｎ形等）の高濃度にドープされた半導体領域３０と、ドープされていない半導体材か低濃度にドープされた半導体材からなる中間領域３２（以下、真性領域と呼ぶ）と、第２の導電性（ｐ形等）の高濃度にドープされた半導体領域３４とを含み、ｐ−ｉ−ｎダイオードを形成している。ｐおよびｎ形領域の位置は必要に応じて逆にできる。接合ダイオード２２の半導体材は通常、シリコン、ゲルマニウム、もしくはシリコンおよび／またはゲルマニウムの合金である。これとは別の半導体材を使用することもできる。接合ダイオード２２と素子２４は、金属やタングステンおよび／またはＴｉＮ等の他のあらゆる導体からなる下部導体２８と上部導体２６との間に直列に配置される。素子２４はダイオード２２の上に位置しても下に位置してもよい。
メモリセルは、一度だけプログラム可能（ＯＴＰ）な不揮発性メモリセルもしくは再書き込み可能な不揮発性メモリセルをなし得る。例えば、各ダイオード２２はメモリセルのステアリング素子として機能する。素子２４の他の材料もしくは層は導体間にてダイオードと直列に設けられ、抵抗切り替え材として機能する（つまり、データを記憶する）。具体的に、素子２４はアンチヒューズ誘電体、ヒューズ、ポリシリコンメモリ効果材、金属酸化物またはスイッチャブル複合金属酸化物（酸化ニッケルまたはチタン、ペロブスカイト材等）、カーボン抵抗切り替え材（カーボンナノチューブ、微結晶カーボン、アモルファスカーボン、グラファイト、グラフェン等）、相変化材、導電性ブリッジ素子、もしくはスイッチャブルポリマーからなる。素子２４の抵抗切り替え材の抵抗は、電極もしくは導体間に提供される順方向および／または逆方向バイアスに応じて増減できる。
セル２０は簡単に説明すると次のとおりに動作する。素子２４がアンチヒューズ誘電体なら、アンチヒューズ誘電体２４により電流の流れが妨げられるため、最初の状態で上部導体２６と下部導体２８との間に読み出し電圧が印加されると、接合ダイオード２２にはごく僅かな電流しか流れない。上部導体２６と下部導体２８との間にプログラミング電圧が印加されるとアンチヒューズ材の絶縁破壊が起こり、アンチヒューズ２４の中には導電路が永久的に形成される。ダイオード半導体材が高抵抗状態で当初形成されるなら、ダイオード２２の半導体材も変化し低抵抗状態になる。プログラミングの後に読み出し電圧が印加されると、上部導体２６と下部導体２８との間により高い読み出し電流が流れる。こうしてプログラムされていないセルからプログラム済みセルを区別できる。あるいは、素子２４としてアンチヒューズ誘電体を使用する代わりに、カーボン材等の別の抵抗切り替え材を設ける。アンチヒューズの中に導電路を形成するのではなく、そのような材料の場合は印加バイアスに応じて抵抗が変化する。
代替の実施形態では素子２４を省くことが出来る。代わりに、ダイオード２２の多結晶半導体材を比較的高い抵抗状態に形成し、比較的高い抵抗状態にあるダイオード２２の多結晶半導体材にも電流の流れを妨げる傾向がある。いずれも本願明細書において参照により援用されている、２００４年９月２９日に出願されたHernerらによる「NONVOLATILE MEMORY CELL WITHOUT A DIELECTRIC ANTIFUSE HAVING HIGH- AND LOW-IMEPEDANCE STATES」という米国特許出願第１０／９５５，５４９号（特許文献４）と、２００５年６月８日に出願されたHernerらによる「NONVOLATILE MEMORY CELL OPERATING BY INCREASING ORDER IN POLYCRYSTALLINE SEMICONDUCTOR MATERIAL 」という米国特許出願第１１／１４８，５３０号（特許文献５）に記載されている。プログラミング電圧の印加はダイオードの抵抗状態を低下させる。このように、この実施形態ではダイオードが抵抗切り替え材として機能する。
図２を参照すると、図１のセル２０に類似するメモリセル２０からなる第１のメモリレベル３６が見られる。好ましくは単結晶シリコンウェハ等の基板の上に、２、３、４レベル以上のメモリレベル、例えば８レベルを互いに積み重ねて形成して、モノリシックな三次元メモリアレイを形成してもよい。このことは、特許文献３、４、５に記載されている。ダイオード柱２２は、好ましくは１００ｎｍ未満のピッチ、例えば７８ｎｍ以下のピッチを有し、５０ｎｍ以下などの１００ｎｍ以下の直径、例えば３２ｎｍ以下の直径を有する。
下部電極もしくは導体２８は、減法またはダマシン法のいずれかにより、形成できる。減法では導電性の層もしくは膜を相隔たる電極となるようにパターニングした後に、電極間の間隙に絶縁材を充填する。ダマシン法では絶縁材に溝を形成し、溝内と絶縁層上に導電性の層もしくは膜を形成し、次いで導電性の層もしくは膜を平坦化して相隔たる電極を溝内に残す。
レール形の電極もしくは導体２８を形成する減法を図３Ａ〜３Ｄに示す。図３Ａに見られるように、Ｗおよび／またはＴｉＮ層等の１つ以上の導電層４０を基板上に堆積させ、そこにフォトレジスト層４２を回転塗布する。次に、図３Ｂに見られるように、フォトリソグラフィによりフォトレジスト層４２を所望の形状となるようにパターニングする。図３Ｃに見られるように、導電層４０のうち、フォトレジスト層４２によって保護されていない部分はエッチングステップにより除去される。図３Ｄに見られるように、エッチングの後にはフォトレジスト層４２を剥がし、導電もしくは電極レール４０を残す。レール４０間の間隙には、絶縁材４４、例えば酸化シリコン、窒化シリコン、その他絶縁材を充填する。必要であれば、例えば化学的機械的研磨（ＣＭＰ）により絶縁材４４の余剰部分を除去し、絶縁層４４の平らな表面にてレール４０の上面を露出させる。
電極もしくは導体２８を形成するダマシン法の一例を図４Ａ〜４Ｄに示す。まずは酸化シリコン層等の堆積絶縁層５０にフォトレジスト層４８を回転塗布する。フォトレジスト層４８は図４Ｂに見られるようにパターニングする。次に、エッチングステップにより絶縁層５０に溝もしくはトレンチ５２を形成する。図４Ｃでは、フォトレジスト層４８を除去した後に１つ以上の導電層４６、例えばＷおよび／またはＴｉＮ層を堆積させ、溝もしくはトレンチ５２を埋める。図４Ｄに見られるように、例えばＣＭＰやエッチバックにより１つ以上の導電層４６を絶縁層上面とともに平坦化し、レール形の導体を溝内に残す。
図５は、本発明の一実施形態により、柱形の不揮発性メモリセルアレイ等の半導体デバイスを製造する初期段階を示すものである。このアレイには複数のデバイス層１２０があり、図３または４との関係でそれぞれ前述した減法もしくはダマシン法により形成される下部電極を含む。電極は、図１および２に見られるレール形の導体２８に相当する。電極は、タングステン、アルミニウム、それらの合金等の何らかの適した導電性材からなる。電極は、酸化シリコン等の絶縁材によって互いに離隔される。電極の上には任意の接着層を形成できる。この接着層は窒化チタンや窒化タングステンからなる。電極上には図１に見られる抵抗切り替え素子２４とダイオード２２を形成する。ダイオードは１つ以上の半導体層を含む。例えば、半導体層は、下位ｎ形層と、中位真性層と、上位ｐ形層とを含む。ｐ形層は、真性層の上部にｐ形ドーパントをイオン注入するか、真性層上にｐ形のドープされた半導体層を堆積させることにより形成できる。半導体層は、多結晶、アモルファスまたは単結晶であり、約１０００Å〜約３０００Å、例えば約１８００Å〜２０００Åの厚みを持つ。半導体層上には任意の接着層、例えばＴｉＮ層を形成できる。この接着層は、約１００Å〜約３００Å、例えば約１５０Å〜約２００Åの厚みを持つ。ダイオードは、別の実施形態において、トンネルダイオードであり、金属−絶縁体１−絶縁体２−金属（ｍ−ｉ１−ｉ２−ｍ）トンネルダイオードの層をなす。さらに別の実施形態では、そして一般的には、非線形伝導性デバイスが使われる。
デバイス層１２０上には少なくとも１つのマスキング層１４０を形成する。例えば、マスキング層１４０は、図５に見られるように、デバイス層１２０上に位置する酸化タングステン層または酸化シリコン層等のハードマスク層１４２と、ハードマスク層上に位置するアモルファスカーボンアドバンストパターニング膜（ＡＰＦ）１４４と、アモルファスカーボン膜上に位置する酸窒化シリコン層および／または有機底部反射防止被覆（ＢＡＲＣ）等の反射防止被覆層１４６と、反射防止層上に位置する酸化シリコン層等のキャップ層１４８とからなる。キャップ層１４８は、２００〜４００オングストロームと比較的薄く、例えば約３００オングストロームの厚さである。これとは別のマスキング層の組み合わせも可能である。必要であればデバイス層１２０とマスキング層１４０との間に任意のエッチングストップ層を形成できる。
マスキング層１４０上には第１のフォトレジスト層を形成する。図５、６Ａ、および６Ｂに見られるように、第１のフォトレジスト層は、相隔たる第１のフォトレジストフィーチャ１５０を有する第１のフォトレジストパターンとなるようにパターニングされる。図６Ｂは、図６Ａの上面図の線Ａ−Ａに沿った垂直断面図である。
本発明の第１の任意の実施形態では、第１のフォトレジストフィーチャのサイズを増すことで、隣接する第１のフォトレジストフィーチャ１５０間の距離を縮める。フォトレジストフィーチャ１５０のサイズは、リフロー工程あるいはＲＥＬＡＣＳ(Resolution Enhancement Lithography Assisted by Chemical Shrink)工程により増すことができる。リフロー工程ではフォトレジストフィーチャ１５０をアニーリングし、フィーチャ１５０を横方向にフローしてサイズを大きくする。リフロー工程を用いる場合にはフィーチャ１５０のコーナーが丸みをおびるため、フィーチャを上から見るとほぼ楕円形かほぼ円形になる。ＲＥＬＡＣＳ工程ではリキッドコーティングをフィーチャ１５０に施し、これをフィーチャ１５０に結合することでサイズを大きくする。例えば、三菱化学株式会社の許可のもとにＡＺエレクトロニックマテリアルズからそのようなコーティングが販売されている。図７Ａには、フィーチャ１５０のサイズが増した部分１５２が見られる。代わりに、フィーチャ１５０のサイズを増すためにフィーチャ１５０沿いにサイドウォールスペーサ１５２を形成することもできる。サイドウォールスペーサを形成するには、フィーチャを壊さずにフィーチャ上に材料層を被覆し、その後にこの層の選択的異方性スペーサエッチングを行う。
例えば、それぞれのパターン１５０は辺長２Ｆを持つ正方形（上から見た場合）である（Ｆは最小フィーチャサイズ（０．１８ミクロン半導体プロセスなら０．１８ミクロン、０．２５ミクロン半導体プロセスなら０．２５ミクロン））。隣接するパターン１５０は距離２Ｆにより離隔される。部分１５２を加えてフィーチャ１５０のサイズが増すと、隣接する第１のフォトレジストフィーチャ１５０／１５２間の距離は、図７Ａに見られるように約２Ｆから約１Ｆまで減少し、各フィーチャ１５０／１５２の辺長は２Ｆから３Ｆまで増加する。
本発明の第２の任意の実施形態では、図７Ａのサイズを増加するステップを省く。代わりに、図７Ｂに見られるように、間隔を狭めた大きいフォトレジストフィーチャ１５０をフォトレジスト層の露光およびパターニングステップのときに形成する。例えば、リフローやＲＥＬＡＣＳにより辺長３Ｆ、隣接フィーチャ間距離１Ｆのフォトレジストフィーチャ１５０／１５２を形成する代わりに、第１のフォトレジスト層の単純なパターニングにより辺長３Ｆ、距離１Ｆのフィーチャ１５０を形成する。もちろん、これとは別の辺長や距離を使用することもできる。
次に、図６Ｂ、７Ａまたは７Ｂに見られるフォトレジストフィーチャ１５０（または１５０／１５２）をマスクとして使用して、少なくとも１つのマスキング層１４０をエッチングする。例えば、少なくともキャップ層１４８をエッチングする。これにより、図８Ａおよび８Ｂに見られるように、第１の相隔たるマスキングフィーチャ１５４を形成する。図８Ａでは、図７Ａのフィーチャ１５０／１５２をマスクとして使用してマスキングフィーチャ１５４をエッチングしている。図８Ｂでは、図７Ｂのフィーチャ１５０をマスクとして使用してマスキングフィーチャ１５４をエッチングしている。任意で、１つ以上の層１４２〜１４６をもエッチングし、第１のマスキングフィーチャ１５４の一部とすることができる。図８Ｃの上面図に見られるように、マスキングフィーチャ１５４を形成した後には第１のフォトレジストフィーチャ１５０または１５０／１５２を除去する。
好ましくは、第１の相隔たる各フィーチャ１５４の長さまたは幅は、隣接する第１の相隔たるフィーチャ１５４間の間隔より大きい。例えば、図８Ｃに見られるように、第１の相隔たる各フィーチャ１５４の幅は約３Ｆであり、隣接する第１の相隔たるフィーチャ間の間隔は約１Ｆである。
第３の任意の実施形態では、複数の第１の相隔たるフィーチャ１５４の上と、複数の第１の相隔たるフィーチャ１５４の合間に充填材層１６０を形成する。充填材層１６０は、フィーチャの材料に対して優先的にエッチングできる材料層である。例えば、フィーチャ１５４がタングステンからなるなら、層１６０は酸化シリコンからなる。あるいはフィーチャ１５４が酸化シリコンからなるなら、層１６０は窒化シリコンからなる。次に、化学的機械的研磨（ＣＭＰ）等の平坦化法により充填材層１６０を平坦化し、図９Ａに見られるように、複数の第１の相隔たるフィーチャ１５４の上面を露出させる。あるいは、図９Ｂに見られるように、充填材１６０を省くこともできる。
次に、第１の相隔たるフィーチャ１５４上に第２のフォトレジスト層１６２を形成する。充填材１６０が存在するなら、図９Ａに見られるように、複数の第１の相隔たるフィーチャ１５４の上と充填材１６０の上とに第２のフォトレジスト層１６２を形成する。充填材１６０を省くなら、図９Ｂに見られるように、複数の第１の相隔たるフィーチャ１５４の上に第２のフォトレジスト層１６２を形成し、隣接する第１の相隔たるフィーチャ１５４の合間を埋める。
図９Ｃおよび９Ｄに見られるように、複数の第２のフォトレジストフィーチャ１７０からなるフォトレジストパターン内に、第２のフォトレジスト層がパターニングされる。図９Ｃは、図９Ｄの上面図の線Ａ−Ａに沿った垂直断面図である。第２のフォトレジスト層は、複数の第２のフォトレジストフィーチャ１７０が複数の第１の相隔たるフィーチャ１５４の端部を覆い、かつ（材料１６０が存在する場合には）少なくとも充填材１６０の一部分を覆うように、パターニングされる。換言すると、第２のフォトレジストフィーチャ１７０は、図９Ｄに見られるように、充填材１６０の一部分のみを覆う。
図９Ｃおよび９Ｄに見られるように、第２のフォトレジストフィーチャ１７０は複数の第１の相隔たるフィーチャ１５４の端部１５６を覆う。例えば、図９Ｄに見られるように、正方形のフィーチャ１７０が正方形のマスキングフィーチャ１５４のコーナー部分１５６を覆う。フィーチャ１５４および１７０の形状や端部１５６の形状はこれとは別の形状でもよい。端部１５６を覆うフィーチャ１７０は様々な方法により形成できる。
第４の任意の実施形態では、第２のフォトレジストフィーチャ１７０を形成した後にそのサイズを増し、隣接する第２のフォトレジストフィーチャ１７０間の距離を縮める。図７Ａとの関係で前述したように、フィーチャ１７０のサイズはリフロー工程かＲＥＬＡＣＳ工程により増すことができる。図９Ｃにはフィーチャ１７０の増加した部分１７２が見られる。部分１７２を加えてフィーチャ１７０のサイズを増すと、隣接する第２のフォトレジストフィーチャ１７０／１７２間の距離は約２Ｆから約１Ｆまで減少し、各フィーチャ１７０／１７２の辺長は約２Ｆから３Ｆまで増加する。随意的に、この実施形態では、当初の第２のフォトレジストフィーチャ１７０が、マスキングフィーチャ１５４のような第１の相隔たるフィーチャ１５４の端部１５６のかなりの部分には及んでいない。しかし、図９Ｃに見られるように、第２のフォトレジストフィーチャ１７０のサイズを増大させるステップにより、複数の第１の相隔たるフィーチャ１５４の端部１５６に渡って延在する側部１７２が形成される。
本発明の第５の任意の実施形態では、サイズを増加するステップを省く。代わりに、図７Ｂに見られる第１のフォトレジストフィーチャ１５０のプロセスと同様に、間隔を狭めた大きいフォトレジストフィーチャ１７０をフォトレジスト層の露光およびパターニングステップのときに形成する。例えば、リフローやＲＥＬＡＣＳにより辺長３Ｆ、隣接フィーチャ間距離１Ｆのフォトレジストフィーチャ１７０／１７２を形成する代わりに、図９Ｄに見られるように、第２のフォトレジスト層の単純なパターニングにより辺長３Ｆ、距離１Ｆのフィーチャ１７０を形成する。もちろん、これとは別の辺長や距離を使用することもできる。
次に、フォトレジストフィーチャ１７０（または１７０／１７２）をマスクとして使用し、複数の第１の相隔たるフィーチャ１５４の露出した部分をパターニング（例えば、エッチング）する。このパターニングステップの後には、図１０に見られるように、複数の第１の相隔たるフィーチャ１５４の複数の相隔たる端部１５６が残る。次に、第２のフォトレジストパターン（フィーチャ１７０または１７０／１７２）を除去する。
充填材１６０が存在する場合には、フォトレジストフィーチャ１７０または１７０／１７２を除去した後に充填材１６０も選択的に除去し、図１１Ａおよび１１Ｂに見られるように、複数の相隔たる端部１５６を残すことができる。図１１Ａは、図１１Ｂの線Ａ−Ａに沿った垂直断面図である。
エッジマスキング部１５６は、図１１Ｂに見られるように、距離１Ｆにより離隔されサイズ１Ｆを有する正方形等のマスキングエッジフィーチャをなす。次に、マスキングエッジフィーチャ１５６をマスクとして使用して、図１２Ａおよび１２Ｂに見られるように、下位デバイス層１２０をエッチングし、かつ／またはさらなるマスキング層１４２〜１４６をエッチングする。好ましくは、エッジマスキングフィーチャ１５６はキャップ層１４８部分を含む。必要に応じて、フィーチャ１５６はＡＰＦ層１４４と反射防止層１４６をも含む。層１４８または層１４４／１４６／１４８におけるエッジフィーチャ１５６のパターンは、ハードマスク層１４２へ転写できる。次に、図１２Ａおよび１２Ｂに見られるように、このパターンは、層１４４、１４６、または１４８のいずれか１つ以上が除去される前かまたは後に、層１４２のパターンをマスクとして使用して、デバイス層１２０へ転写される。図１２Ａおよび１２Ｂに見られるように、レール形の下部電極２８上のデバイス層１２０から柱形のデバイス１８０が形成される。柱形のデバイス１８０は、例えば図１に見られるダイオードステアリング素子２２とメモリ記憶素子２４とを備えるメモリセルをなす。正方形の柱形デバイス１８０が図に示されているが、上から見てこれとは別の多角形、楕円形、不規則形、円形等、柱は別の形状でもよい。
ハードマスク層１４２のマスキングフィーチャ１５６は、最終的なデバイス１８０に残してもよく、または柱状デバイスの形成後に除去してもよい。例えば、層１４２が導電性なら、そのフィーチャ１５６を柱形デバイス１８０の上部に接する状態で残すことができる。この場合は、図１に見られる上部導体または電極２６を層１４２のフィーチャに接触させ形成する。例えば、４００〜５００Åのタングステンフィーチャをデバイスに残すことができる。あるいは、図１に見られる上部導体または電極２６の形成に先立ち、ハードマスク層１４２のマスキングフィーチャを除去できる。上部導体または電極２６は、図３または４との関係で前述したように、減法かダマシン法によりデバイス１８０上に形成できる。上部電極２６を形成する前に、柱間に酸化シリコン等の絶縁充填材を形成できる。
第２および第５の任意の実施形態における寸法３Ｆおよび１Ｆは単なる例であり、これとは別の寸法を用いることもできる。フォトレジストフィーチャの形状サイズは望ましくは、層のフォトレジストまたはエッチングで達成されるバイアス量を所望のＦの２分の１より小さくするため、２Ｆより大きく、隣接フィーチャ間の間隔もしくは距離は２Ｆより小さい。フォトレジストエッチングにおけるバイアスの量は主に材料とプロセスツールによって決まる。形状が小さくなるほどバイアスのＦの端数は大きくなる。３０ｎｍのフィーチャサイズでは、約２．７Ｆのフィーチャサイズと１．３Ｆのフィーチャ間隔と９ｎｍの合計バイアスにより、フォトレジストパターン下のマスキング層にて約３Ｆのフィーチャサイズと１Ｆの間隔を達成できる。１５ｎｍ等の小さい形状では、マスキングパターンは同じ合計バイアス９ｎｍにより２．４Ｆになり、マスキング層にて最終的形状３Ｆになる。これとは別のリソグラフィ形状ならびに合計バイアスの組み合わせを使用して、ハードマスクにて所望の形状および間隔を達成することもできる。最適な選択は、具体的なフォトリソグラフィツールとプロセス設備と材料の選択次第であり、そのような最適化は当該技術分野において周知である。
前述した実施形態では、複数の第１の相隔たる各マスキングフィーチャ１５４は正方形か長方形である。これらのフィーチャ１５４は格子状に配置される。複数の相隔たるエッジマスキングフィーチャ１５６は複数の第１の相隔たるマスキングフィーチャ１５４のコーナー部分からなる。したがって、これらの方法において、第１および第２のフォトレジストフィーチャ１５０、１７０がチェス盤タイプの格子状に配置された正方形か長方形のフィーチャをなす。第２のフォトレジストフィーチャ１７０は隣接する第１のフォトレジストフィーチャ１５０から斜めにずれ、基板上でのそれぞれの位置はコーナー領域にて重なり合い、ここにエッジマスキングフィーチャ１５６が形成される。例えば、フィーチャ１５６は、正方形と１Ｆの幅および長さを有し、距離１Ｆにより相隔たる。これとは別の形状、サイズ、距離を使用することもできる。正方形のコーナーに丸みをつけることで、最終的なデバイス柱１８０は２つの対角部が丸みをおびた１Ｆ×１Ｆのフィーチャになり、先細りの端部が２箇所ある不規則な楕円形をなす「フットボール」もしくは「ラグビーボール」形になる。これは、フォトレジストフィーチャ１５０、１７０がいずれもリフローにより丸みをおびるので、図１４に見られるように円形フィーチャ１５０、１７０の位置が重なり合うことによりフィーチャ１５６の４隅のうちの２隅が丸みをおびる場合に当てはまる。
以下、正方形もしくは長方形のフィーチャの代わりに、円形もしくは楕円形のフィーチャを使用する代替の実施形態について説明する。
図１３は、上から見て円形となる複数の第１のフィーチャ２５４を示すものである。第１のフィーチャは架空の正三角形の頂点に配置されているため、３つの隣接するフィーチャ２５４により架空の正三角形２５５が形成され、２つの正三角形は共通の１辺を共有して最小の反復パターン単位をなす。反復する六角形パターンとしてより大きいパターンを見ることもでき、六角形の各頂点には６つのフィーチャ２５４が１つずつあり、六角形の中心には７番目のフィーチャがある。
それぞれの円形フィーチャ２５４は直径が約３Ｆあり、６つの隣接する円形フィーチャから約１１Ｆの距離だけ離隔されている（フォトリソグラフィのばらつきや誤差を許容する）。隣接するフィーチャ２５４の中心間の距離は約４Ｆである。したがって、架空の正三角形２５５の辺の長さは、図１３に見られるように、約４Ｆある。
そのようなフィーチャ２５４を形成するには、まずは直径２Ｆを持つ第１のフォトレジストフィーチャを形成し、前の実施形態で説明したように、ＲＥＬＡＣＳ工程かリフロー工程かサイドウォールスペーサ工程により第１のフォトレジストフィーチャの直径を増大させる。あるいは、最初のパターニングで直径３Ｆのフォトレジストフィーチャを形成する。次に、第１のフォトレジストフィーチャをマスクとして使用して下位層をパターニングし、下位層にフィーチャ２５４を形成する。
次に、図１４および１５に見られるように、第２のフォトレジストフィーチャ２７０からなる第２のフォトレジストパターンを第１のフィーチャ２５４上に形成する。図１５は、図１４に見られる１つの第１のフィーチャ２５４の拡大図である。図１５に見られるように、第２のパターニングは三角形の垂直二等分線に沿って約２．３Ｆ（０．８Ｆ＋０．７Ｆ＋０．８Ｆ）ずらされている。第１の各フィーチャ２５４と３つの隣接する第２のフォトレジストフィーチャ２７０が３箇所で重なり合わさるところにエッジフィーチャ２５６が形成される。密度は４．６ Ｆ＾２毎に１エッジフィーチャ２５６となる。不規則な楕円形端部２５６の小径は約０．７Ｆである。これとは別の寸法を使用することもできる。
図１４および１５に見られる配置では柱の密度が若干下がるが、フォトリソグラフィの限界に近いパターニングを可能にする。エッジフィーチャ２５６は、下位デバイス層をパターニングして柱を形成するために使用されるエッジマスキングフィーチャ、または前の実施形態との関係で説明したデバイス柱のいずれかとなる。この実施形態の方法により形成される柱は、エッジフィーチャの形状のために不規則な楕円（「フットボール」または「ラグビーボール」）形になる。
要約すると、前述した実施形態における複数の第１の相隔たる各フィーチャ２５４は円形である。複数の第１の相隔たるフィーチャ２５４は六角形状に配置され、第１の相隔たる各フィーチャ２５４は、等距離をおく６つの最寄の第１の相隔たるフィーチャ２５４によって取り囲まれる。複数の第１の相隔たるフィーチャ２５４の上には複数の第２のフォトレジストフィーチャ２７０が配置されるので、３つの第２のフォトレジストフィーチャ２７０は正三角形２５５を形成し、第１の相隔たる各フィーチャ２５４の３つの端部２５６を覆う。したがって、複数の相隔たる端部２５６は、複数の第１の相隔たるフィーチャ２５４の不規則な楕円形端部をなす。
図１６および１７には好適なアレイ線配置が見られる。例えば、図１６にはワード線２８が見られ、図１７にはビット線２６が見られる。ワード線とビット線の相対的向きを逆にできることに留意するべきである。また、ワード線は柱状デバイスの下に位置するものとして図に示され、ビット線は柱状デバイスの上に位置するものとして図に示されているが、ワード線とビット線の位置は逆でもよい。アレイ線の間隔は前の実施形態の直交アレイ線配置より密だが、ワード線を三角形２５５の一辺に対して平行に向け、ビット線を三角形２５５の別の辺に対して平行に向けることで、隣接する柱までの間隔はゆったりしている。例えば、ワード線２８は三角形の「水平」の辺（基板を９０度回転させるなら三角形の「垂直」の辺）に沿って配置され、ビット線２６はワード線の方向に対して約６０度の角度に延びる（逆も可能）。もちろん、ビット線とワード線は、図１６および１７に見られる三角形２５５の２つの「斜め」の辺（「水平」の辺を除く）に沿って延びてもよい。
奇数のアレイ線には偶数のアレイ線に比べて２倍のセル（図１に見られるメモリセル柱２２等）がある。したがって、複数のワード線２８は第１のワード線セットと第２のワード線セットとからなる。第１の各ワード線（図１６のワード線ＷＬ１およびＷＬ３等）は２本の第２のワード線（ワード線ＷＬ２およびＷＬ４等）の間にある。第１の各ワード線（ＷＬ１、ＷＬ３）は第２のワード線（ＷＬ２、ＷＬ４）の２倍の柱状デバイスと電気的に接触する。図１７に見られるビット線２６にも同じことが当てはまる。サポートロジックにて所望のアレイ線選択を事前に計算することによって、アレイ線上のセル数の可変数に応じてセルアドレスデコードが調整される。バイナリデコード回路技術で周知のあらゆる方法を用いることができる。
以上、第１のメモリレベルの形成を説明した。この第１のメモリレベルの上にさらなるメモリレベルを形成することで、モノリシック型の三次元メモリアレイを形成できる。実施形態によっては複数のメモリレベルで導体を共有できる。つまり、上部導体を次のメモリレベルの下部導体として使用する。別の実施形態では、第１のメモリレベルの上にレベル間誘電体（図示せず）を形成し、その表面を平坦化し、この平坦化されたレベル間誘電体上に第２のメモリレベルを構築し、導体は共有しない。
モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリレベルを形成したものであって、レベル間に基板は介在しない。１メモリレベルを形成する層を、既存レベルの層上に直接堆積もしくは成長させる。これとは対照的に、Leedyによる「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号にあるように、これまで積層されたメモリの構築にあたってはメモリレベルをそれぞれ別々の基板上に形成し、上下のメモリレベルを互いに接着していた。接着に先立ち基板を薄くしたり、メモリレベルから取り除いたりすることもできるが、メモリレベルはそもそも別々の基板上に形成されているから、そのようなメモリは真のモノリシックな三次元メモリアレイとはいえない。
基板上に形成されるモノリシックな三次元メモリアレイは少なくとも、基板から上に第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを備える。そのようなマルチレベルアレイでは、基板の上に３レベル、４レベル、８レベルのメモリレベルを形成でき、実際には何レベルでも形成できる。
この説明では、ある１つの層が別の層の「上」または「下」にあるものとして説明してきた。これらの用語が基板に対する層ならびに素子の位置を表すものであることは理解できるはずである。基板は、ほとんどの実施形態において、単結晶シリコンウェハ基板である。ある１つのフィーチャは、それが別のフィーチャよりウェハ基板から遠い場合にはこのフィーチャの上にあり、別のフィーチャより近い場合にはこのフィーチャの下にある。当然ながら、ウェハもしくはダイは任意の方向に回転できるが、ウェハもしくはダイ上のフィーチャの相対的向きは変わらない。加えて、図面は意図的に一定の縮尺で表示されておらず、層ならびに処理済層を代表するものにすぎない。
これまで本発明を例示的に説明してきた。使用した用語が本質的な制限ではなく、説明のための言葉であることを理解できるはずである。
前述した教示に鑑みれば本発明の数多くの修正ならびに変形が可能である。したがって、本発明は、添付の特許請求の範囲内で、具体的に説明した内容とは異なるやり方で実施することができる。

Claims (21)

  1. 半導体デバイスを作成する方法であって、
    下位層上に第１のフォトレジスト層を形成するステップと、
    前記第１のフォトレジスト層を第１のフォトレジストパターンとなるようにパターニングするステップであって、前記第１のフォトレジストパターンは、前記下位層上に位置する複数の相隔たる第１のフォトレジストフィーチャをなすステップと、
    前記複数の第１の相隔たるフィーチャを形成するため、前記第１のフォトレジストパターンをマスクとして使用して前記下位層をエッチングするステップと、
    前記第１のフォトレジストパターンを除去するステップと、
    前記複数の第１の相隔たるフィーチャ上に第２のフォトレジスト層を形成するステップと、
    前記第２のフォトレジスト層を第２のフォトレジストパターンとなるようにパターニングするステップであって、前記第２のフォトレジストパターンは、前記複数の第１の相隔たるフィーチャの端部を覆う複数の第２のフォトレジストフィーチャをなすステップと、 前記複数の第１の相隔たるフィーチャの複数の相隔たる端部が残るように、前記第２のフォトレジストパターンをマスクとして使用して前記複数の第１の相隔たるフィーチャの露出部分をエッチングするステップと、
    前記第２のフォトレジストパターンを除去するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記下位層は、デバイス層上に位置する少なくとも１つのマスキング層をなし、
    前記複数の第１の相隔たるフィーチャは、複数の相隔たるマスキングフィーチャをなし、
    前記複数の相隔たる端部は、複数の相隔たるエッジマスキングフィーチャをなし、
    各エッジマスキングフィーチャは、それぞれのマスキングフィーチャより小さいサイズを有する方法。
  3. 請求項２記載の方法において、
    複数の柱状デバイスを形成するため、前記複数のエッジマスキングフィーチャをマスクとして使用して前記デバイス層をエッチングするステップをさらに含む方法。
  4. 請求項３記載の方法において、
    前記複数の柱状デバイスは複数の不揮発性メモリセルをなし、各セルは柱状ダイオードステアリング素子と抵抗切り替え素子とを備える方法。
  5. 請求項３記載の方法において、
    前記少なくとも１つのマスキング層は、前記デバイス層上に位置するハードマスク層と、前記ハードマスク層上に位置するアモルファスカーボンパターニング膜と、前記アモルファスカーボンパターニング膜上に位置する反射防止層と、前記反射防止層上に位置するキャップ層とを備える方法。
  6. 請求項１記載の方法において、
    隣接する第１のフォトレジストフィーチャ間の距離を減少させるため、前記下位層をエッチングするステップに先立ち、前記第１のフォトレジストフィーチャのサイズを増加させるステップと、
    隣接する第２のフォトレジストフィーチャ間の距離を減少させるため、前記複数の第１の相隔たるフィーチャの露出部分をエッチングするステップに先立ち、前記第２のフォトレジストフィーチャのサイズを増加させるステップと、
    をさらに含む方法。
  7. 請求項６記載の方法において、
    前記第１および第２のフォトレジストフィーチャのサイズを増加させるステップは、リフロー工程かＲＥＬＡＣＳ工程により前記第１および第２のフォトレジストフィーチャのサイズを増加させることを含む方法。
  8. 請求項６記載の方法において、
    前記隣接する第１のフォトレジストフィーチャ間の距離は、約２Ｆから約１Ｆまで減少され、
    前記隣接する第２のフォトレジストフィーチャ間の距離は、約２Ｆから約１Ｆまで減少される方法。
  9. 請求項６記載の方法において、
    前記第２のフォトレジストフィーチャのサイズを増加させるステップは、前記複数の第１の相隔たるフィーチャの端部にわたって前記第２のフォトレジストフィーチャを延在させる方法。
  10. 請求項１記載の方法において、
    前記第２のフォトレジスト層を形成するステップは、前記複数の第１の相隔たるフィーチャ上に前記第２のフォトレジスト層を形成することと、隣接する第１の相隔たるフィーチャ間の間隙を前記第２のフォトレジスト層により充填することとを含む方法。
  11. 請求項１記載の方法において、
    前記複数の第１の相隔たるフィーチャの上と、前記複数の第１の相隔たるフィーチャ間の間隙とに充填材を形成するステップと、
    前記複数の第１の相隔たるフィーチャの上面を露出するため、前記充填材を平坦化するステップと、
    前記第２のフォトレジストパターンを除去するステップの後に、前記充填材を選択的に除去するステップと、
    をさらに含む方法。
  12. 請求項１１記載の方法において、
    前記第２のフォトレジスト層を形成するステップは、前記複数の第１の相隔たるフィーチャの上と、前記充填材の上とに、前記第２のフォトレジスト層を形成することを含み、
    前記第２のフォトレジスト層をパターニングするステップは、前記複数の第１の相隔たるフィーチャの端部を覆いかつ前記充填材の少なくとも一部分を覆う、複数の第２のフォトレジストフィーチャを形成することを含む方法。
  13. 請求項１記載の方法において、
    第１の相隔たる各フィーチャの幅は、隣接する第１の相隔たるフィーチャ間の間隔より大きい方法。
  14. 請求項１３記載の方法において、
    第１の相隔たる各フィーチャの幅は約３Ｆであり、隣接する第１の相隔たるフィーチャ間の間隔は約１Ｆである方法。
  15. 請求項１記載の方法において、
    前記複数の第１の相隔たる各フィーチャは、正方形または長方形の形状を有し、
    前記複数の第１の相隔たるフィーチャは、格子状に配置され、
    前記複数の相隔たる端部は、前記複数の第１の相隔たるフィーチャのコーナー部分をなす方法。
  16. 請求項１記載の方法において、
    前記複数の第１の相隔たる各フィーチャは、円形の形状を有し、
    前記複数の第１の相隔たるフィーチャは、六角形状に配置され、ここで第１の相隔たる各フィーチャは等距離をおく６つの最寄の隣接する第１の相隔たるフィーチャによって取り囲まれ、
    前記複数の第２のフォトレジストフィーチャは、３つの第２のフォトレジストフィーチャが第１の相隔たる各フィーチャの３つの端部を覆う正三角形を形成するように、前記複数の第１の相隔たるフィーチャ上に配置され、
    前記複数の相隔たる端部は、前記複数の第１の相隔たるフィーチャの不規則な楕円形端部をなす方法。
  17. 請求項１６記載の方法において、
    前記複数の第１の相隔たる各フィーチャは、約３Ｆの直径を有し、
    隣接する第１の相隔たるフィーチャの中心間距離は、約４Ｆであり、
    隣接する第１の相隔たるフィーチャは、約１Ｆの距離だけ離隔され、
    不規則な楕円形の各端部の小径は、約０．７Ｆである方法。
  18. 請求項１６記載の方法において、
    前記下位層の下に複数のワード線を形成するステップと、
    不規則な楕円断面形状を有する複数の柱状デバイスを形成するため、複数のエッジフィーチャをマスクとして使用して前記下位層をエッチングするステップと、
    前記複数の柱状デバイス上に複数のビット線を形成するステップと、
    をさらに含む方法。
  19. 請求項１８記載の方法において、
    前記複数のワード線は、第１の方向に延在し、
    前記複数のビット線は、第２の方向に延在し、
    前記第１の方向は、前記第２の方向から約６０度異なり、
    前記複数のワード線は、第１のワード線セットと第２のワード線セットからなり、
    第１の各ワード線は、２つの第２のワード線間に位置し、
    第１の各ワード線は、第２の各ワード線の２倍の柱状デバイスと電気的に接触する方法。
  20. 請求項１記載の方法において、
    前記第１のフォトレジスト層は、第１のポジティブフォトレジスト層をなし、
    前記第２のフォトレジスト層は、第２のポジティブフォトレジスト層をなす方法。
  21. 不揮発性メモリ装置であって、
    第１の方向に延在する複数のワード線と、
    第２の方向に延在する複数のビット線と、
    前記ワード線と前記ビット線との間に位置する、不規則な楕円断面形状を有する、複数の柱形不揮発性メモリセルと、を備え、
    前記複数のワード線は、第１のワード線セットと第２のワード線セットからなり、
    第１の各ワード線は、２つの第２のワード線間に位置し、
    前記第１の方向は、前記第２の方向から約６０度異なり、
    第１の各ワード線は、第２の各ワード線の２倍のメモリセルと電気的に接触する不揮発性メモリ装置。
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