JP2011228482A

JP2011228482A - Semiconductor device

Info

Publication number: JP2011228482A
Application number: JP2010096968A
Authority: JP
Inventors: Shigeru Hasegawa; 滋長谷川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-04-20
Filing date: 2010-04-20
Publication date: 2011-11-10
Anticipated expiration: 2030-04-20
Also published as: JP5601010B2

Abstract

【課題】本発明は、ゲート配線上にメタルを形成する場合であっても半導体素子全体の均一なスイッチング動作ができる半導体素子を提供することを目的とする。
【解決手段】本発明の半導体素子は、基板の表面側に形成されたゲートパッドと、該基板の表面側に形成され、該ゲートパッドと電気的に接続されたゲート配線と、該ゲート配線上に、外周部分と、該外周部分に囲まれた位置に島状に形成された複数のアイランド部分とを有するように形成されたメタルと、該基板の表面側の該外周部分に囲まれた位置に該メタルと接しないように形成されたエミッタパッドと、を備える。そして、該エミッタパッドは複数の大面積部分と、該複数の大面積部分を接続する接続部分とを有し、該接続部分は該複数のアイランド部分のうちの１つのアイランド部分と他のアイランド部分との間、あるいは該アイランド部分と該外周部分との間に形成されたことを特徴とする。
【選択図】図１An object of the present invention is to provide a semiconductor element capable of performing uniform switching operation of the entire semiconductor element even when a metal is formed on a gate wiring.
A semiconductor device according to the present invention includes a gate pad formed on a surface side of a substrate, a gate wiring formed on the surface side of the substrate and electrically connected to the gate pad, and a gate wiring on the gate wiring. A metal formed so as to have an outer peripheral portion and a plurality of island portions formed in an island shape at a position surrounded by the outer peripheral portion, and a position surrounded by the outer peripheral portion on the surface side of the substrate And an emitter pad formed so as not to contact the metal. The emitter pad includes a plurality of large area portions and a connection portion connecting the plurality of large area portions, and the connection portion includes one island portion and another island portion of the plurality of island portions. Or between the island portion and the outer peripheral portion.
[Selection] Figure 1

Description

本発明は、ゲートパッドとエミッタパッドを基板の表面側に形成した半導体素子に関する。 The present invention relates to a semiconductor device in which a gate pad and an emitter pad are formed on the surface side of a substrate.

パワーデバイスの分野では半導体素子として、耐圧に優れた絶縁ゲート型バイポーラトランジスタ（以後、ＩＧＢＴと称する）を用いることが多い。比較的大電流を扱うＩＧＢＴは、能動領域を拡大するために面積の大きい基板に形成される。ＩＧＢＴの基板の表面側にはゲートパッドとエミッタパッドが形成され、裏面側にはコレクタが形成される。 In the field of power devices, an insulated gate bipolar transistor (hereinafter referred to as IGBT) with excellent breakdown voltage is often used as a semiconductor element. An IGBT that handles a relatively large current is formed on a substrate having a large area in order to expand an active region. A gate pad and an emitter pad are formed on the front surface side of the IGBT substrate, and a collector is formed on the back surface side.

ＩＧＢＴの基板中にはゲート配線が形成される。ゲート配線は、ゲートパッドと電気的に接続され、ゲートパッドからゲート駆動信号の供給を受ける。比較的大電流を扱うＩＧＢＴでは、能動領域の面積が大きくなるためゲート配線が長くなる。ゲート配線が長くなるとゲート配線抵抗により信号伝達の遅延が生じ、ゲートパッドから近い領域とゲートパッドから遠い領域とで均一な動作ができなくなる。これを防止するために、ゲート配線上にメタルを形成してゲート配線抵抗を低減させる場合がある。 Gate wirings are formed in the IGBT substrate. The gate wiring is electrically connected to the gate pad and receives a gate drive signal from the gate pad. In an IGBT that handles a relatively large current, the area of the active region becomes large, so that the gate wiring becomes long. When the gate wiring becomes long, signal transmission delay occurs due to the gate wiring resistance, and uniform operation cannot be performed in a region near the gate pad and a region far from the gate pad. In order to prevent this, a gate wiring resistance may be reduced by forming a metal on the gate wiring.

なお、ゲートに至るまでの配線抵抗を低減する技術はたとえば特許文献１に開示がある。 A technique for reducing the wiring resistance to the gate is disclosed in Patent Document 1, for example.

特開２００４−９６０６７号公報JP 2004-96067 A

上述のように比較的大電流を扱うＩＧＢＴでは、ゲート配線上にメタルを形成するため、メタルと同じく基板表面側に形成されるエミッタパッドは当該メタルを避けるように形成しなければならない。そのため、エミッタパッドは１つのＩＧＢＴの中で複数に分割される場合がある。その場合、能動領域の中央部のエミッタパッドは他のエミッタパッドに囲まれているため温度が上昇しやすい。他方、能動領域の周辺部のエミッタパッドは他のエミッタパッドに囲まれていないため放熱が容易で温度が上昇しづらい。この結果、複数のエミッタパッド間に温度ばらつきが生じて電流アンバランスなどの問題が起こることがある。 As described above, in an IGBT that handles a relatively large current, a metal is formed on the gate wiring. Therefore, the emitter pad formed on the substrate surface side as well as the metal must be formed so as to avoid the metal. Therefore, the emitter pad may be divided into a plurality of parts in one IGBT. In that case, since the emitter pad in the center of the active region is surrounded by other emitter pads, the temperature tends to rise. On the other hand, since the emitter pad in the periphery of the active region is not surrounded by other emitter pads, it is easy to dissipate heat and the temperature does not easily rise. As a result, temperature variations occur between the plurality of emitter pads, and problems such as current imbalance may occur.

さらに、分割された複数のエミッタパッドごとにアルミワイヤ接続が施されるため、アルミワイヤの経路長が不均等になる場合がある。この経路長の不均等および上述の温度ばらつきにより、エミッタパッドの表面の電位がばらつく問題もあった。そのため半導体素子の全体においてスイッチング動作を均一化することが妨げられる問題があった。 Furthermore, since the aluminum wire connection is made for each of the plurality of divided emitter pads, the path length of the aluminum wire may become uneven. There is also a problem that the surface potential of the emitter pad varies due to the uneven path length and the above-described temperature variation. For this reason, there is a problem that the switching operation is prevented from being uniform in the entire semiconductor element.

本発明は、上述のような課題を解決するためになされたもので、ゲート配線上にメタルを形成する場合であっても、半導体素子の全体においてスイッチング動作を均一化することができる半導体素子を提供することを目的とする。 The present invention has been made in order to solve the above-described problems. Even when a metal is formed on a gate wiring, a semiconductor element capable of making the switching operation uniform in the entire semiconductor element is provided. The purpose is to provide.

本発明の半導体素子は、基板の表面側に形成されたゲートパッドと、該基板の表面側に形成され、該ゲートパッドと電気的に接続されたゲート配線と、該ゲート配線上に、外周部分と、該外周部分に囲まれた位置に島状に形成された複数のアイランド部分とを有するように形成されたメタルと、該基板の表面側の該外周部分に囲まれた位置に該メタルと接しないように形成されたエミッタパッドと、を備える。そして、該エミッタパッドは複数の大面積部分と、該複数の大面積部分を接続する接続部分とを有し、該接続部分は該複数のアイランド部分のうちの１つのアイランド部分と他のアイランド部分との間、あるいは該アイランド部分と該外周部分との間に形成されたことを特徴とする。 The semiconductor element of the present invention includes a gate pad formed on the surface side of the substrate, a gate wiring formed on the surface side of the substrate and electrically connected to the gate pad, and an outer peripheral portion on the gate wiring. And a metal formed to have a plurality of island portions formed in an island shape at a position surrounded by the outer peripheral portion, and the metal at a position surrounded by the outer peripheral portion on the surface side of the substrate And an emitter pad formed so as not to contact. The emitter pad includes a plurality of large area portions and a connection portion connecting the plurality of large area portions, and the connection portion includes one island portion and another island portion of the plurality of island portions. Or between the island portion and the outer peripheral portion.

本発明によれば、ゲート配線上にメタルを形成する場合であっても、半導体素子の全体においてスイッチング動作を均一化することができる。 According to the present invention, even when a metal is formed on a gate wiring, the switching operation can be made uniform in the entire semiconductor element.

本発明の実施の形態１の半導体素子の表面側を示す平面図である。It is a top view which shows the surface side of the semiconductor element of Embodiment 1 of this invention. 図１のII−II破線における断面図である。It is sectional drawing in the II-II broken line of FIG. 図１のIII−III破線における断面図である。It is sectional drawing in the III-III broken line of FIG. 図１のIV−IV破線における断面図である。It is sectional drawing in the IV-IV broken line of FIG. 比較例の半導体素子の表面側を示す平面図である。It is a top view which shows the surface side of the semiconductor element of a comparative example. 本発明の実施の形態２の半導体素子の表面側を示す平面図である。It is a top view which shows the surface side of the semiconductor element of Embodiment 2 of this invention. 本発明の実施の形態３の半導体素子の表面側を示す平面図である。It is a top view which shows the surface side of the semiconductor element of Embodiment 3 of this invention.

実施の形態１．
図１ないし図５を参照して本発明の実施の形態１を説明する。なお、同一または対応する構成要素には同一の符号を付して説明の繰り返しを省略する場合がある。本発明の実施の形態２および実施の形態３でも同様である。 Embodiment 1 FIG.
A first embodiment of the present invention will be described with reference to FIGS. In addition, the same code | symbol may be attached | subjected to the same or corresponding component, and description may not be repeated. The same applies to the second and third embodiments of the present invention.

図１は本発明の実施の形態１の半導体素子の表面側を示す平面図である。半導体素子１０はたとえば一辺１０ｍｍの四角形状を有する。半導体素子１０の外枠部分には耐圧保護領域１２が形成されている。耐圧保護領域１２はたとえばガードリングなどで形成されている。以後、耐圧保護領域１２の内側の能動領域について説明する。 FIG. 1 is a plan view showing the surface side of the semiconductor element according to the first embodiment of the present invention. The semiconductor element 10 has, for example, a square shape with a side of 10 mm. A breakdown voltage protection region 12 is formed in the outer frame portion of the semiconductor element 10. The breakdown voltage protection region 12 is formed of, for example, a guard ring. Hereinafter, the active region inside the withstand voltage protection region 12 will be described.

能動領域にはメタル１４が形成されている。メタル１４は外周部分１４ａとアイランド部分１４ｂを備えている。アイランド部分１４ｂは外周部分１４ａに囲まれた位置に島状に複数形成されている。メタル１４は、ゲート駆動信号が外部から入力されるゲートパッド１６と接続されている。 A metal 14 is formed in the active region. The metal 14 includes an outer peripheral portion 14a and an island portion 14b. A plurality of island portions 14b are formed in an island shape at a position surrounded by the outer peripheral portion 14a. The metal 14 is connected to a gate pad 16 to which a gate drive signal is input from the outside.

メタル１４の外周部分１４ａに囲まれた位置にメタル１４と接しないようにエミッタパッド１８が形成されている。エミッタパッド１８は大面積部分１８ａ、１８ｂ、１８ｃ、１８ｄ、および１８ｅを備えている。エミッタパッド１８は上述の各大面積部分に加えて、各大面積部分を接続する接続部分１８ｆを備えている。接続部分１８ｆは１つのアイランド部分１４ｂと他のアイランド部分１４ｂの間、およびアイランド部分１４ｂと外周部分１４ａとの間に形成されている。接続部分１８ｆが各大面積部分を接続していることにより、エミッタパッド１８は全体として一体的に形成されている。また、エミッタパッド１８は全体が同一材料で形成されている。エミッタパッド１８とメタル１４との間には酸化膜２０が形成されている。 An emitter pad 18 is formed at a position surrounded by the outer peripheral portion 14 a of the metal 14 so as not to contact the metal 14. The emitter pad 18 includes large area portions 18a, 18b, 18c, 18d, and 18e. In addition to the large area portions described above, the emitter pad 18 includes a connection portion 18f that connects the large area portions. The connecting portion 18f is formed between one island portion 14b and another island portion 14b, and between the island portion 14b and the outer peripheral portion 14a. Since the connecting portion 18f connects the large area portions, the emitter pad 18 is integrally formed as a whole. The emitter pad 18 is entirely formed of the same material. An oxide film 20 is formed between the emitter pad 18 and the metal 14.

図２は図１のII−II破線における断面図である。図２はアイランド部分１４ｂを含む場所における断面図である。まず基板２２の表面側について説明する。基板２２上には酸化膜２４が形成されている。酸化膜２４上にはゲート配線２６が形成されている。ゲート配線２６はたとえばポリシリコンなどで形成されている。ゲート配線２６上には酸化膜２０が形成されている。酸化膜２０には開口部が形成されている。その開口部においてゲート配線２６と接するように、アイランド部分１４ｂが形成されている。より詳細には、ゲート配線２６上には、ゲート配線２６と接し、かつエミッタパッド１８と接しないようにアイランド部分１４ｂが形成されている。 2 is a cross-sectional view taken along a broken line II-II in FIG. FIG. 2 is a cross-sectional view at a location including the island portion 14b. First, the surface side of the substrate 22 will be described. An oxide film 24 is formed on the substrate 22. A gate wiring 26 is formed on the oxide film 24. The gate wiring 26 is made of, for example, polysilicon. An oxide film 20 is formed on the gate wiring 26. An opening is formed in the oxide film 20. An island portion 14b is formed so as to be in contact with the gate wiring 26 at the opening. More specifically, an island portion 14 b is formed on the gate wiring 26 so as to be in contact with the gate wiring 26 and not in contact with the emitter pad 18.

エミッタパッド１８は酸化膜２０上に形成されている。エミッタパッド１８は基板２２のエミッタと適宜接続されている。また、エミッタパッド１８の一部とアイランド部分１４ｂを覆うように保護膜３０が形成されている。保護膜３０は説明の便宜上の理由により図１では省略している。半導体素子１０の裏面側には裏面構造２８が形成されている。裏面構造２８はコレクタ電極を含むものである。なお、断面図２は、ゲート配線２６近傍のみを図示し、本発明の本質ではないエミッタパッド１８と基板２２の接続領域や、基板２２の内部の不純物拡散層は図示していない。 The emitter pad 18 is formed on the oxide film 20. The emitter pad 18 is appropriately connected to the emitter of the substrate 22. A protective film 30 is formed so as to cover a part of the emitter pad 18 and the island part 14b. The protective film 30 is omitted in FIG. 1 for the convenience of explanation. A back surface structure 28 is formed on the back surface side of the semiconductor element 10. The back surface structure 28 includes a collector electrode. 2 shows only the vicinity of the gate wiring 26, and does not show the connection region between the emitter pad 18 and the substrate 22 and the impurity diffusion layer inside the substrate 22 which are not the essence of the present invention.

図３は図１のIII−III破線における断面図である。図３は接続部分１８ｆを含む場所における断面図である。エミッタパッド１８の接続部分１８ｆとゲート配線２６の間には酸化膜２０が形成されている。図４は図１のIV−IV破線における断面図である。図４はアイランド部分１４ｂも接続部分１８ｆも形成されていない場所における断面図である。図２ないし図４に示す断面図から分かるように、ゲート配線２６は、アイランド部分１４ｂの下、接続部分１８ｆの下、およびアイランド部分１４ｂも接続部分１８ｆも形成されていない部分の下に切れ目なく形成されている。上述のメタル１４はゲート配線２６上に、ゲート配線２６の抵抗を下げるために形成されている。また、ゲート配線２６はゲートパッド１６と電気的に接続されている。半導体素子１０は上述の構成を有する。 3 is a cross-sectional view taken along the broken line III-III in FIG. FIG. 3 is a cross-sectional view at a location including the connecting portion 18f. An oxide film 20 is formed between the connection portion 18 f of the emitter pad 18 and the gate wiring 26. 4 is a cross-sectional view taken along a broken line IV-IV in FIG. FIG. 4 is a cross-sectional view in a place where neither the island portion 14b nor the connection portion 18f is formed. As can be seen from the cross-sectional views shown in FIGS. 2 to 4, the gate wiring 26 is seamlessly formed below the island portion 14b, below the connection portion 18f, and below the portion where neither the island portion 14b nor the connection portion 18f is formed. Is formed. The metal 14 described above is formed on the gate wiring 26 in order to reduce the resistance of the gate wiring 26. The gate wiring 26 is electrically connected to the gate pad 16. The semiconductor element 10 has the above-described configuration.

以下、本発明の実施の形態１にかかる半導体素子１０の動作説明に先立って、その理解を容易にするために比較例について説明する。図５は比較例の半導体素子４０の表面側を示す平面図である。比較例の半導体素子４０において、メタル４２は連続的に形成されていて不連続な部分（切れ目）を有していない。すなわち、メタル４２は外周部分４２ａと直線部分４２ｂを備えている。エミッタパッド４４はメタル４２によって形状が制限された結果、５つに分割された形状を有している。つまり、エミッタパッド４４は大面積部分４４ａ、４４ｂ、４４ｃ、４４ｄ、および４４ｅを備えており、これらは相互に独立している。 Prior to the description of the operation of the semiconductor element 10 according to the first embodiment of the present invention, a comparative example will be described in order to facilitate understanding thereof. FIG. 5 is a plan view showing the surface side of the semiconductor element 40 of the comparative example. In the semiconductor element 40 of the comparative example, the metal 42 is continuously formed and does not have a discontinuous portion (cut). That is, the metal 42 includes an outer peripheral portion 42a and a straight portion 42b. The emitter pad 44 has a shape divided into five as a result of the shape being limited by the metal 42. That is, the emitter pad 44 includes large area portions 44a, 44b, 44c, 44d, and 44e, which are independent of each other.

大面積部分４４ｂ、４４ｃ、および４４ｄは他の大面積部分に挟まれているため温度が上昇しやすい。他方、大面積部分４４ａおよび４４ｅは他の大面積部分に挟まれていないため放熱が容易で温度が上昇しづらい。そのため、半導体素子４０では大面積部分間に温度ばらつきが生じ、電流アンバランスなどが生じやすい。また、この半導体素子４０では、大面積部分ごとに施されるアルミワイヤの経路長が不均等になりやすい。そのため、これらの特性により半導体素子４０においては大面積部分間の電位がばらつき、全体の均一なスイッチング動作が妨げられるという問題が生じやすい。 Since the large area portions 44b, 44c, and 44d are sandwiched between other large area portions, the temperature tends to rise. On the other hand, since the large area portions 44a and 44e are not sandwiched between the other large area portions, heat radiation is easy and the temperature does not easily rise. Therefore, in the semiconductor element 40, temperature variation occurs between large areas, and current imbalance tends to occur. Moreover, in this semiconductor element 40, the path length of the aluminum wire provided for each large area portion tends to be uneven. Therefore, due to these characteristics, in the semiconductor element 40, the potential between large areas varies, and the problem that the uniform switching operation as a whole is hindered is likely to occur.

これに対し、本発明の実施の形態１にかかる半導体素子１０の構成によれば比較例の問題を解消できる。すなわち、半導体素子１０のエミッタパッド１８は、接続部分１８ｆにより大面積部分１８ａ、１８ｂ、１８ｃ、１８ｄ、および１８ｅが接続されており、全体として一体的に形成されている。そのため、エミッタパッド１８の各部分における電位のばらつきや温度のばらつきを比較例の場合と比べて著しく小さくできる。よってゲート配線２６上にメタル１４を形成する場合であっても、半導体素子１０の全体においてスイッチング動作を均一化することができる。さらに、ゲート配線２６上には、連続的ではないもののメタル１４が形成されているため、スイッチング動作のばらつきを実用上十分な程度まで抑制することができる。 On the other hand, according to the configuration of the semiconductor element 10 according to the first embodiment of the present invention, the problem of the comparative example can be solved. That is, the emitter pad 18 of the semiconductor element 10 is connected to the large area portions 18a, 18b, 18c, 18d, and 18e by the connecting portion 18f, and is formed integrally as a whole. Therefore, the potential variation and temperature variation in each part of the emitter pad 18 can be remarkably reduced as compared with the comparative example. Therefore, even when the metal 14 is formed on the gate wiring 26, the switching operation can be made uniform in the entire semiconductor element 10. Further, since the metal 14 is formed on the gate wiring 26, although not continuous, variation in switching operation can be suppressed to a practically sufficient level.

半導体素子１０は、比較例の半導体素子４０の場合と比べて製造工程を増やすことなく容易に製造することができる。すなわち、比較例の製造工程において、酸化膜２０の開口用のマスク、メタル１４のパターン形成用のマスク、およびエミッタパッド１８のパターン形成用のマスクを変更するのみで半導体素子１０を製造することが可能である。 The semiconductor element 10 can be easily manufactured without increasing the number of manufacturing steps as compared with the semiconductor element 40 of the comparative example. That is, in the manufacturing process of the comparative example, the semiconductor element 10 can be manufactured only by changing the mask for opening the oxide film 20, the mask for forming the pattern of the metal 14, and the mask for forming the pattern of the emitter pad 18. Is possible.

メタル１４は電気伝導度の高い金属層で形成されてもよいし、ゲート配線２６の上部の金属シリサイド層で形成されていてもよい。 The metal 14 may be formed of a metal layer having high electrical conductivity, or may be formed of a metal silicide layer above the gate wiring 26.

半導体素子１０はＩＧＢＴであるとしたが本発明はこれに限定されない。基板の表面側に２以上のパッドを形成する場合は本発明を応用できるため、ＩＧＢＴに代えてＭＯＳＦＥＴやサイリスタなどの半導体素子を用いてもよい。 Although the semiconductor element 10 is an IGBT, the present invention is not limited to this. Since the present invention can be applied when two or more pads are formed on the surface side of the substrate, a semiconductor element such as a MOSFET or a thyristor may be used instead of the IGBT.

実施の形態２．
図６を参照して本発明の実施の形態２を説明する。図６は本発明の実施の形態２の半導体素子の表面側を示す平面図である。以後、本発明の実施の形態１にかかる半導体素子１０との相違点を中心に説明する。 Embodiment 2. FIG.
A second embodiment of the present invention will be described with reference to FIG. FIG. 6 is a plan view showing the surface side of the semiconductor element according to the second embodiment of the present invention. Hereinafter, the difference from the semiconductor element 10 according to the first embodiment of the present invention will be mainly described.

メタル５２は外周部分５２ａとアイランド部分５２ｂを備えている。エミッタパッド５４は、大面積部分５４ａ、５４ｂ、５４ｃ、５４ｄ、および５４ｅを備えている。各大面積部分は複数の接続部分５４ｆで接続されている。接続部分５４ｆは、基板の表面の中央に近いものほど幅が太く形成されている。すなわち、図６において基板表面の中央部における接続部分５４ｆ１の幅Ｌａは、基板表面の周辺部における接続部分５４ｆ２の幅Ｌｂよりも太い。なお、中央部や周辺部とは図６のＹ軸方向に関するものである。 The metal 52 includes an outer peripheral portion 52a and an island portion 52b. The emitter pad 54 includes large area portions 54a, 54b, 54c, 54d, and 54e. Each large area portion is connected by a plurality of connection portions 54f. The connection portion 54f is formed so that the width is closer to the center of the surface of the substrate. That is, in FIG. 6, the width La of the connection portion 54f1 at the center of the substrate surface is thicker than the width Lb of the connection portion 54f2 at the periphery of the substrate surface. The central part and the peripheral part relate to the Y-axis direction in FIG.

一般に基板表面の中央部は周辺部と異なり放熱経路が少ないため、温度が高くなる傾向がある。基板表面の温度ばらつきがあると、半導体素子全体の均一なスイッチング動作が妨げられるおそれがある。ところが、半導体素子５０の構成によれば、基板表面の中央部において幅の太い接続部分が形成されているため、エミッタパッド５４の面積が大きくなる。よって基板表面の中央部における放熱が容易にでき、基板表面の温度ばらつきを抑制できる。ゆえに半導体素子５０の全体においてスイッチング動作を均一化することができる。 Generally, the central portion of the substrate surface has a heat radiation path unlike the peripheral portion, so that the temperature tends to increase. If there is temperature variation on the substrate surface, there is a risk that uniform switching operation of the entire semiconductor element may be hindered. However, according to the configuration of the semiconductor element 50, since the connection portion having a large width is formed at the central portion of the substrate surface, the area of the emitter pad 54 is increased. Therefore, heat dissipation at the center of the substrate surface can be facilitated, and temperature variations on the substrate surface can be suppressed. Therefore, the switching operation can be made uniform in the entire semiconductor element 50.

なお、半導体素子５０ではＹ軸方向に関して接続部分５４ｆの幅を変化させたが、Ｘ軸とＹ軸の両方を考慮して接続部分５４ｆの幅を変化させてもよい。 In the semiconductor element 50, the width of the connection portion 54f is changed in the Y-axis direction. However, the width of the connection portion 54f may be changed in consideration of both the X-axis and the Y-axis.

実施の形態３．
図７を参照して本発明の実施の形態３を説明する。図７は本発明の実施の形態３の半導体素子の表面側を示す平面図である。以後、本発明の実施の形態１にかかる半導体素子１０との相違点を中心に説明する。 Embodiment 3 FIG.
A third embodiment of the present invention will be described with reference to FIG. FIG. 7 is a plan view showing the surface side of the semiconductor element according to the third embodiment of the present invention. Hereinafter, the difference from the semiconductor element 10 according to the first embodiment of the present invention will be mainly described.

メタル６２は外周部分６２ａとアイランド部分６２ｂを備えている。基板表面の中央部のアイランド部分６２ｂ１の幅Ｌｃは、基板表面の周辺部のアイランド部分６２ｂ２の幅Ｌｄよりも狭くなっている。なお、中央部や周辺部とは図７のＹ軸方向に関するものである。 The metal 62 includes an outer peripheral portion 62a and an island portion 62b. The width Lc of the island portion 62b1 at the center of the substrate surface is narrower than the width Ld of the island portion 62b2 at the periphery of the substrate surface. The central part and the peripheral part relate to the Y-axis direction in FIG.

エミッタパッド６４は大面積部分６４ａ、６４ｂ、６４ｃ、６４ｄ、および６４ｅを備えている。各大面積部分は、幅の均等な複数の接続部分６４ｆで接続されている。上述のようにアイランド部分６２ｂの幅、すなわちＹ軸方向における長さが、基板表面の周辺部より中央部近傍で狭くなるように調整されているため、基板表面の中央部近傍においてＹ軸方向における各接続部分６４ｆの中心間の距離が短くなっている。そのため、接続部分６４ｆの密度は基板表面の中央部に近づくほど大きくなっている。 The emitter pad 64 includes large area portions 64a, 64b, 64c, 64d, and 64e. Each large area portion is connected by a plurality of connection portions 64f having a uniform width. As described above, the width of the island portion 62b, that is, the length in the Y-axis direction is adjusted to be narrower in the vicinity of the central portion than in the peripheral portion of the substrate surface. The distance between the centers of the connection portions 64f is shortened. Therefore, the density of the connection portion 64f increases as it approaches the center of the substrate surface.

半導体素子６０では、基板の中央部において接続部分６４ｆの密度が高いため、基板の中央部においてエミッタパッド６４の面積が大きくなっている。これにより基板表面の中央部における温度上昇を抑制できる。したがって、半導体素子６０の構成によれば半導体素子６０の全体においてスイッチング動作を均一化することができる。 In the semiconductor element 60, since the density of the connection portions 64f is high in the central portion of the substrate, the area of the emitter pad 64 is large in the central portion of the substrate. Thereby, the temperature rise in the center part of the substrate surface can be suppressed. Therefore, according to the configuration of the semiconductor element 60, the switching operation can be made uniform in the entire semiconductor element 60.

なお、半導体素子６０はＹ軸方向に関してメタル６２の幅を変化させたが、Ｘ軸とＹ軸の両方を考慮してメタル６２の幅を変化させてもよい。 In the semiconductor element 60, the width of the metal 62 is changed in the Y-axis direction. However, the width of the metal 62 may be changed in consideration of both the X-axis and the Y-axis.

１０半導体素子、１２耐圧保護領域、１４メタル、１４ａ外周部分、１４ｂアイランド部分、１６ゲートパッド、１８エミッタパッド、１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ大面積部分、１８ｆ接続部分、２０酸化膜、２２基板、２６ゲート配線 DESCRIPTION OF SYMBOLS 10 Semiconductor element, 12 Withstand pressure | voltage protection area | region, 14 Metal, 14a Outer peripheral part, 14b Island part, 16 Gate pad, 18 Emitter pad, 18a, 18b, 18c, 18d, 18e Large area part, 18f Connection part, 20 Oxide film, 22 Substrate, 26 gate wiring

Claims

A gate pad formed on the surface side of the substrate;
A gate wiring formed on the surface side of the substrate and electrically connected to the gate pad;
A metal formed on the gate wiring so as to have an outer peripheral portion and a plurality of island portions formed in an island shape at a position surrounded by the outer peripheral portion;
An emitter pad formed so as not to contact the metal at a position surrounded by the outer peripheral portion on the surface side of the substrate;
The emitter pad has a plurality of large area portions and a connection portion connecting the plurality of large area portions;
The semiconductor element according to claim 1, wherein the connection portion is formed between one island portion and the other island portion of the plurality of island portions, or between the island portion and the outer peripheral portion.

A plurality of the connecting portions;
2. The semiconductor device according to claim 1, wherein at least one of the connection portions is wider than the other connection portions and is formed in the vicinity of a central portion of the substrate.

A plurality of the connecting portions;
2. The semiconductor device according to claim 1, wherein the density of the connection portion increases as the density approaches the center of the substrate.